KR101177486B1 - Semiconductor device and method for forming the same - Google Patents

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Abstract

본 발명의 반도체 소자의 형성 방법은 소자분리막 및 활성영역이 구비된 셀 영역 및 상기 소자분리막만이 구비된 셀 가장자리 영역을 포함하는 반도체 기판 내 매립된 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상부에 실링절연막을 형성하는 단계와, 상기 실링절연막 상부 및 상기 셀 가장자리 영역의 상기 소자분리막 상부에 배리어막을 형성하는 단계와, 상기 반도체 기판 상부 및 상기 배리어막 사이에 저장전극 콘택플러그를 형성하는 단계 및 상기 셀 가장자리 영역의 상기 배리어막 및 상기 실링절연막을 관통하며 상기 게이트 전극과 연결되는 금속 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 하여, 게이트 금속과 금속 콘택플러그의 연결 시 반도체 기판과 금속 콘택플러그가 연결되는 문제를 방지하여 반도체 소자의 특성을 향상시킬 수 있는 효과를 제공한다.A method of forming a semiconductor device according to the present invention may include forming a gate electrode embedded in a semiconductor substrate including a cell region including an isolation layer and an active region and a cell edge region including only the isolation layer; Forming a sealing insulating film on the semiconductor substrate; forming a barrier film on the sealing insulating film and on the device isolation layer in the cell edge region; forming a storage electrode contact plug between the semiconductor substrate and the barrier film; And forming a metal contact plug penetrating the barrier layer and the sealing insulating layer in the cell edge region and connected to the gate electrode, wherein the semiconductor substrate and the metal contact are connected when the gate metal and the metal contact plug are connected to each other. This prevents the plug from being connected and improves the characteristics of the semiconductor device. It provides an effect that can be improved.

Description

반도체 소자 및 그 형성 방법{Semiconductor device and method for forming the same}Semiconductor device and method for forming the same

본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 자세하게는 금속 콘택플러그를 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.The present invention relates to a semiconductor device and a method for forming the same, and more particularly, to a semiconductor device including a metal contact plug and a method for forming the same.

최근 대부분의 전자 제품들(electronic appliances)은 반도체 소자(semiconductor devices)를 구비한다. 상기 반도체 소자는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다. Recently, most electronic appliances have semiconductor devices. The semiconductor device includes electronic elements such as transistors, resistors, and capacitors, which are designed to perform partial functions of the electronic products and then integrated on the semiconductor substrate. For example, electronic products such as a computer or a digital camera include semiconductor devices such as a memory chip for storing information and a processing chip for controlling information, and the memory chip and the processing chip are semiconductors. And the electronic components integrated on a substrate.

한편, 반도체 소자들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 점점 더 고집적화될 필요가 있다. 반도체 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.On the other hand, semiconductor devices need to be increasingly integrated to meet consumer demands for superior performance and low cost. As the degree of integration of semiconductor devices increases, the number of design rules decreases and the pattern of semiconductor devices becomes finer. As miniaturization and high integration of a semiconductor device progresses, the overall chip area increases in proportion to an increase in memory capacity, but the area of a cell area where a semiconductor device pattern is formed is actually decreasing. Therefore, in order to secure a desired memory capacity, more patterns must be formed in a limited cell region, so that a fine pattern with a reduced critical dimension of the pattern must be formed.

반도체 소자의 종류 중에서 디램(DRAM)은 캐패시터 및 트랜지스터로 구성된 단위 셀(unit cell)을 다수 포함하고 있다. 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있다. 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.Among the types of semiconductor devices, a DRAM includes a plurality of unit cells including capacitors and transistors. Among them, a capacitor is used for temporarily storing data, and a transistor is used for transferring data between a bit line and a capacitor corresponding to a control signal (word line) by using the property of a semiconductor whose electrical conductivity changes according to an environment. A transistor consists of three regions: a gate, a source, and a drain. A charge is transferred between the source and the drain in accordance with a control signal input to the gate. The transfer of charge between the source and drain occurs through the channel region, which uses the nature of the semiconductor.

반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해 왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있다. 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.When a conventional transistor is formed on a semiconductor substrate, a gate is formed on a semiconductor substrate and doping is performed on both sides of the gate to form a source and a drain. In this case, the region between the source and the drain under the gate becomes the channel region of the transistor. A transistor having such a horizontal channel region occupies a semiconductor substrate of a certain area. In the case of a complicated semiconductor memory device, it is difficult to reduce the total area due to a plurality of transistors included in the semiconductor memory device.

반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되는 리세스 게이트를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.By reducing the total area of the semiconductor memory device, the number of semiconductor memory devices that can be produced per wafer can be increased and productivity is improved. Various methods have been proposed to reduce the total area of the semiconductor memory device. In place of a conventional planar gate in which one of them has a horizontal channel region, a recess is formed in the substrate and a gate is formed in the recess, thereby forming a recess in which the channel region is formed along the curved surface of the recess A buried gate is formed by embedding the entire gate in the recess in addition to the recessed gate.

매립형 게이트는 셀 매트(cell mat)의 가장자리 부분에서 금속 콘택플러그와 연결되는데 금속 콘택플러그와 매립형 게이트가 연결되다 보니 금속 콘택플러그의 높이가 증가하고 금속 콘택홀의 깊이도 증가하는 문제가 발생하였다. The buried gate is connected to the metal contact plug at the edge of the cell mat. As the metal contact plug and the buried gate are connected, the height of the metal contact plug increases and the depth of the metal contact hole also increases.

도 1의 (ⅰ)은 종래 기술에 따른 반도체 소자를 나타낸 평면도이고, 도 1의 (ⅱ)는 도 1의 (ⅰ)을 A-A'로 자른 반도체 소자를 나타낸 단면도이다.FIG. 1B is a plan view of a semiconductor device according to the prior art, and FIG. 1B is a cross-sectional view of a semiconductor device taken along the line AA ′ of FIG. 1.

도 1의 (ⅰ)에 도시된 바와 같이, 종래 기술에 따른 반도체 소자는 소자분리막(12)을 포함하는 반도체 기판(10) 내에 매립된 게이트 전극(14)과, 게이트 전극(14)과 수직하여 배열되는 비트라인(17)을 포함하고 셀 가장자리 영역에 구비되는 게이트 전극(14)과 연결되는 금속 콘택플러그(20)을 포함한다. 보다 자세하게는 도 1의 (ⅱ)를 참조하여 설명한다.As shown in FIG. 1B, the semiconductor device according to the related art is perpendicular to the gate electrode 14 and the gate electrode 14 embedded in the semiconductor substrate 10 including the device isolation film 12. The metal contact plug 20 includes a bit line 17 arranged to be connected to the gate electrode 14 provided in the cell edge region. In more detail, it demonstrates with reference to FIG. 1 (ii).

도 1의 (ⅱ)에 도시된 바와 같이, 반도체 기판(10)의 소자분리막(12) 저부에 매립된 게이트 전극(14)과, 게이트 전극(14) 상부에 구비되며 소자분리막(12)내에 매립된 실링절연막(16)과, 실링절연막(16) 상부에 구비되는 층간절연막(18)을 형성한다. 이어서, 게이트 전극(14)이 노출되도록 층간절연막(18) 및 실링절연막(16)을 식각하여 콘택홀을 형성한 후 콘택홀에 도전층을 매립하여 게이트 전극(14)에 전원을 공급하는 금속 콘택플러그(20)를 형성한다. As shown in FIG. 1 (ii), the gate electrode 14 embedded in the bottom of the device isolation film 12 of the semiconductor substrate 10 and the gate electrode 14 are disposed on the gate electrode 14 and embedded in the device isolation film 12. The sealing insulating film 16 and the interlayer insulating film 18 provided on the sealing insulating film 16 are formed. Subsequently, a contact hole is formed by etching the interlayer insulating film 18 and the sealing insulating film 16 so that the gate electrode 14 is exposed, and then a metal contact for supplying power to the gate electrode 14 by embedding a conductive layer in the contact hole. The plug 20 is formed.

그런데, 금속 콘택플러그(20c)와 같이 게이트 전극(14)과 정확하게 연결되는 경우는 큰 문제가 없지만, 금속 콘택플러그(20a)와 같이 사이즈가 커지거나, 금속 콘택플러그(20b)와 같이 금속 콘택플러그가 오정렬되는 경우 게이트 전극(14)과 정확하게 연결되지 못하고 반도체 기판(10)과 연결되는 경우 펀치가 발생하여 반도체 소자의 특성이 저하되는 문제가 발생한다. However, there is no big problem in the case of precisely connecting the gate electrode 14 like the metal contact plug 20c, but the size is increased as in the metal contact plug 20a or the metal contact plug as in the metal contact plug 20b. In the case of misalignment, if the gate electrode 14 is not connected correctly but is connected to the semiconductor substrate 10, a punch may occur to deteriorate the characteristics of the semiconductor device.

본 발명은 게이트 전극과 금속 콘택플러그의 연결 시 오정렬되거나 콘택플러그의 사이즈가 커지는 경우 게이트 전극과 연결되지 못하고 반도체 기판과 연결되어 반도체 소자의 특성을 저하시키는 문제를 해결하고자 한다.The present invention is to solve the problem that when the gate electrode and the metal contact plug is misaligned or the contact plug increases in size, the gate electrode is not connected to the gate electrode and is connected to the semiconductor substrate to deteriorate the characteristics of the semiconductor device.

본 발명의 반도체 소자는 소자분리막 및 활성영역이 구비된 셀 영역 및 상기 소자분리막만이 구비된 셀 가장자리 영역을 포함하는 반도체 기판 내 매립된 게이트 전극과, 상기 게이트 전극 상부에 구비되며 상기 반도체 기판 내 매립된 실링절연막과, 상기 실링절연막 상부 및 상기 셀 가장자리 영역의 상기 소자분리막 상부에 구비되는 배리어막과, 상기 반도체 기판 상부 및 상기 배리어막 사이에 구비되는 저장전극 콘택플러그 및 상기 배리어막 및 상기 실링절연막을 관통하며 상기 게이트 전극과 연결되는 금속 콘택플러그를 포함하는 것을 특징으로 한다.A semiconductor device of the present invention includes a gate electrode embedded in a semiconductor substrate including a cell region including an isolation layer and an active region, and a cell edge region including only the isolation layer, and disposed on the gate electrode and in the semiconductor substrate. A buried sealing insulating film, a barrier film provided on the sealing insulating film and an upper portion of the cell isolation region in the cell edge region, a storage electrode contact plug provided between the semiconductor substrate and the barrier film, the barrier film and the sealing And a metal contact plug penetrating the insulating film and connected to the gate electrode.

그리고, 상기 게이트 전극과 수직하게 배열되며 상기 활성영역의 중앙부와 연결되는 비트라인을 더 포함하는 것을 특징으로 한다.And a bit line arranged perpendicular to the gate electrode and connected to a central portion of the active region.

그리고, 상기 배리어막은 상기 셀 영역의 상기 게이트 전극과 평행한 방향으로 연장되어 배열되며 상기 실링절연막 상부에 구비되는 라인타입의 배리어막 및 상기 셀 가장자리 영역에서 상기 라인타입의 배리어막의 일측단부와 연결되며 상기 비트라인과 평행한 방향으로 연장되고 상기 소자분리막 상부에 구비되는 패드타입의 배리어막을 포함하는 것을 특징으로 한다.The barrier layer extends in a direction parallel to the gate electrode of the cell region and is connected to a line type barrier layer provided on the sealing insulating layer and to one end of the line type barrier layer in the cell edge region. And a pad type barrier film extending in a direction parallel to the bit line and provided on the device isolation film.

그리고, 상기 배리어막 및 상기 실링절연막은 동일한 식각선택비를 갖는 물질을 포함하는 것을 특징으로 한다.The barrier layer and the sealing insulating layer may be formed of a material having the same etching selectivity.

그리고, 상기 배리어막과 상기 실링절연막은 상기 저장전극 콘택플러그보다 식각선택비가 큰 것을 특징으로 한다.The barrier layer and the sealing insulating layer may have an etching selectivity greater than that of the storage electrode contact plug.

그리고, 상기 금속 콘택플러그와 상기 실링절연막 및 상기 배리어막의 적층구조는 교대로 구비되는 것을 특징으로 한다.In addition, the stack structure of the metal contact plug, the sealing insulating film and the barrier film may be alternately provided.

본 발명에 따른 반도체 소자의 형성 방법은 소자분리막 및 활성영역이 구비된 셀 영역 및 상기 소자분리막만이 구비된 셀 가장자리 영역을 포함하는 반도체 기판 내 매립된 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상부에 실링절연막을 형성하는 단계와, 상기 실링절연막 상부 및 상기 셀 가장자리 영역의 상기 소자분리막 상부에 배리어막을 형성하는 단계와, 상기 반도체 기판 상부 및 상기 배리어막 사이에 저장전극 콘택플러그를 형성하는 단계 및 상기 셀 가장자리 영역의 상기 배리어막 및 상기 실링절연막을 관통하며 상기 게이트 전극과 연결되는 금속 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.A method of forming a semiconductor device according to the present invention may include forming a gate electrode embedded in a semiconductor substrate including a cell region including an isolation layer and an active region and a cell edge region including only the isolation layer; Forming a sealing insulating layer on the upper surface of the semiconductor substrate; forming a barrier layer on the sealing insulating layer and on the device isolation layer in the cell edge region; forming a storage electrode contact plug between the semiconductor substrate and the barrier layer; And forming a metal contact plug penetrating the barrier layer and the sealing insulating layer in the cell edge region and connected to the gate electrode.

그리고, 상기 게이트 전극을 형성하는 단계는 상기 소자분리막 및 상기 활성영역을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 저부에 게이트 도전물질을 형성하는 단계를 포함하는 단계를 포함하는 것을 특징으로 한다.The forming of the gate electrode may include forming a trench by etching the device isolation layer and the active region, and forming a gate conductive material on the bottom of the trench.

그리고, 상기 실링절연막을 형성하는 단계는 상기 트렌치가 매립되도록 형성되는 것을 특징으로 한다.In the forming of the sealing insulating layer, the trench may be embedded.

그리고, 상기 실링절연막을 형성하는 단계 이후 상기 활성영역의 중앙부와 연결되는 비트라인을 형성하는 단계를 형성하는 단계를 더 포함하는 것을 특징으로 한다.And forming a bit line connected to a central portion of the active region after the forming of the sealing insulating layer.

그리고, 상기 비트라인을 형성하는 단계 이후 상기 반도체 기판 상에 층간절연막을 형성하는 단계와, 상기 비트라인이 노출되도록 상기 층간절연막에 평탄화 식각 공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.And forming an interlayer insulating film on the semiconductor substrate after the forming of the bit line, and performing a planarization etching process on the interlayer insulating film to expose the bit line.

그리고, 상기 배리어막을 형성하는 단계는 상기 셀 영역의 상기 게이트 전극과 평행한 방향으로 연장되어 배열되며 상기 실링절연막 상부에 라인타입의 배리어막을 형성하고, 상기 셀 가장자리 영역에서 상기 라인타입의 배리어막의 일측단부와 연결되며 상기 비트라인과 평행한 방향으로 연장되고 상기 소자분리막 상부에 패드타입의 배리어막을 형성하는 단계를 포함하는 것을 특징으로 한다.In the forming of the barrier layer, the barrier layer may be formed to extend in a direction parallel to the gate electrode of the cell region. And a pad type barrier layer formed on the device isolation layer and connected to an end thereof and extending in a direction parallel to the bit line.

그리고, 상기 라인타입의 배리어막을 형성하는 단계는상기 셀 영역 및 상기 셀 가장자리 영역의 상기 실링절연막이 노출되도록 상기 층간절연막을 식각하여 라인타입의 배리어 예정영역을 형성하는 단계와, 상기 라인타입의 배리어 예정영역에 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.The forming of the line type barrier layer may include forming a line type barrier predetermined region by etching the interlayer insulating layer so that the sealing insulating layer of the cell region and the cell edge region is exposed. And forming an insulating film in a predetermined region.

그리고, 상기 패드타입의 배리어막을 형성하는 단계는 상기 셀 가장자리 영역에서 상기 라인타입의 배리어 예정영역의 일측단부와 연결되며 상기 비트라인과 평행한 방향으로 연장되고 상기 소자분리막이 노출되도록 상기 층간절연막을 식각하여 패드타입의 배리어 예정영역을 형성하는 단계와, 상기 패드타입의 배리어 예정영역에 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.The forming of the pad type barrier layer may include connecting the interlayer insulating layer to one end of the predetermined line type barrier region in the cell edge region and extending in a direction parallel to the bit line and exposing the device isolation layer. Etching to form a pad type barrier predetermined region, and forming an insulating layer on the pad type barrier predetermined region.

그리고, 상기 저장전극 콘택플러그를 형성하는 단계는 상기 배리어막 양측에 형성된 상기 층간절연막을 식각하여 저장전극 콘택홀을 형성하는 단계와, 상기 저장전극 콘택홀에 도전물질을 형성하는 단계를 포함하는 것을 특징으로 한다.The forming of the storage electrode contact plug may include forming a storage electrode contact hole by etching the interlayer insulating layer formed on both sides of the barrier layer, and forming a conductive material in the storage electrode contact hole. It features.

그리고, 상기 금속 콘택플러그를 형성하는 단계는 상기 게이트 금속이 노출되도록 상기 라인타입의 배리어막 및 상기 실링절연막을 식각하여 금속 콘택홀을 형성하는 단계와, 상기 금속 콘택홀에 도전층을 매립하는 단계를 포함하는 것을 특징으로 한다.The forming of the metal contact plug may include forming a metal contact hole by etching the line type barrier layer and the sealing insulating layer to expose the gate metal, and filling a conductive layer in the metal contact hole. Characterized in that it comprises a.

그리고, 상기 금속 콘택홀을 형성하는 단계는 서로 이웃하는 상기 실링절연막 및 상기 라인타입의 배리어막의 적층구조물 중 하나의 실링절연막 및 라인타입의 배리어막의 적층구조물을 식각하는 단계를 포함하는 것을 특징으로 한다.The forming of the metal contact hole may include etching the stacked structure of one sealing insulating layer and the line type barrier layer among the stacked structures of the sealing insulating layer and the line type barrier layer that are adjacent to each other. .

그리고, 상기 라인타입의 배리어막 및 상기 실링절연막의 적층구조물을 식각하는 단계는 상기 저장전극 콘택플러그와의 식각선택비를 이용하여 식각하는 것을 특징으로 한다.The etching of the stacked structure of the line type barrier layer and the sealing insulating layer may be performed using an etching selectivity with the storage electrode contact plug.

본 발명은 게이트 금속과 금속 콘택플러그의 연결 시 반도체 기판과 금속 콘택플러그가 연결되는 문제를 방지하여 반도체 소자의 특성을 향상시킬 수 있는 효과를 제공한다.The present invention provides an effect of improving the characteristics of the semiconductor device by preventing the problem that the semiconductor substrate and the metal contact plug is connected when the gate metal and the metal contact plug are connected.

도 1의 (ⅰ)은 종래 기술에 따른 반도체 소자를 나타낸 평면도이고, 도 1의 (ⅱ)는 도 1의 (ⅰ)을 A-A'로 자른 반도체 소자를 나타낸 단면도.
도 2의 (ⅰ)은 본 발명에 따른 반도체 소자를 나타낸 평면도이고, 도 2의 (ⅱ)는 도 2의 (ⅰ)을 A-A'로 자른 반도체 소자를 나타낸 단면도.
도 3a 내지 도 3h는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 도면.
도 4는 본 발명의 실시예에 따른 반도체 소자를 나타낸 단면도.FIG. 1B is a plan view showing a semiconductor device according to the prior art, and FIG. 1 (ii) is a cross-sectional view showing a semiconductor device taken along the line A-A 'in FIG.
FIG. 2B is a plan view showing a semiconductor device according to the present invention, and FIG. 2 (ii) is a cross-sectional view showing a semiconductor device taken along the line A-A 'in FIG.
3A to 3H illustrate a method of forming a semiconductor device according to the present invention.
4 is a sectional view showing a semiconductor device according to an embodiment of the present invention.

이하에서는 본 발명에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings in accordance with the present invention will be described in detail.

도 2의 (ⅰ)은 본 발명에 따른 반도체 소자를 나타낸 평면도이고, 도 2의 (ⅱ)는 도 2의 (ⅰ)을 A-A'로 자른 반도체 소자를 나타낸 단면도이다.FIG. 2B is a plan view showing a semiconductor device according to the present invention, and FIG. 2 (ii) is a cross-sectional view showing a semiconductor device taken along the line A-A 'of FIG.

도 2의 (ⅰ)에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 셀 영역(cell) 내에서 소자분리막(102)에 의해 정의되는 활성영역(104)을 포함하고, 셀 가장자리 영역(edge)에서 소자분리막(102) 만을 포함하는 반도체 기판(100)과, 소자분리막(102) 및 활성영역(104) 상부에 구비되는 배리어막(130)과, 배리어막(130)과 수직하는 비트라인(120)과, 배리어막(130)과 비트라인(120) 사이를 매립하는 저장전극 콘택플러그(134)를 포함한다. 여기서, 배리어막(130)은 셀 영역(cell)에서부터 연장되어 형성된 라인타입의 배리어막(130a)과, 라인타입의 배리어막(130a)의 일측단부에 연결되며 비트라인(120)과 수직한 방향으로 구비되는 패드타입의 배리어막(130b)을 포함한다. 라인타입의 배리어막(130a)은 셀 영역(cell) 및 셀 가장자리 영역(edge)에 연장되어 형성되는 것이 바람직하고, 패드타입의 배리어막(130b)은 셀 가장자리 영역(edge)에 형성되는 것이 바람직하다. 보다 구체적으로 도 2의 (ⅰ)을 A-A'로 자른 도 2의 (ⅱ)를 참조하여 설명한다.As shown in FIG. 2 (i), the semiconductor device according to the present invention includes an active region 104 defined by an isolation layer 102 in a cell region, and includes a cell edge region. The semiconductor substrate 100 including only the isolation layer 102, the barrier layer 130 provided on the isolation layer 102 and the active region 104, and the bit line 120 perpendicular to the barrier layer 130. ) And a storage electrode contact plug 134 filling the barrier layer 130 and the bit line 120. Here, the barrier layer 130 is connected to one end of the line type barrier layer 130a and the line type barrier layer 130a formed extending from the cell region, and is perpendicular to the bit line 120. The pad type barrier film 130b is provided. The line type barrier layer 130a is preferably formed to extend in the cell region and the cell edge region, and the pad type barrier layer 130b is preferably formed in the cell edge region. Do. More specifically, it will be described with reference to Fig. 2 (ii) in Fig. 2 (ii) cut to A-A '.

도 2의 (ⅱ)에 도시된 바와 같이, 반도체 기판(100) 내 소자분리막(102) 내 매립된 게이트 전극(106)과, 게이트 전극(106) 상부에 구비되고 소자분리막(102) 내 매립된 실링절연막(108)과, 실링절연막(108) 상부에 연장되어 구비되는 라인타입의 배리어막(130a)과, 라인타입의 배리어막(130a)의 양측에 구비되고 소자분리막(102) 상에 구비되는 저장전극 콘택플러그(134)와, 저장전극 콘택플러그(134) 및 라인타입의 배리어막(130a) 상부에 구비되는 층간절연막(136)과, 층간절연막(136), 라인타입의 배리어막(130a) 및 실링절연막(108)을 관통하고 게이트 전극(106)과 연결되는 금속 콘택플러그(140)를 포함하는 것이 바람직하다. As shown in FIG. 2 (ii), the gate electrode 106 embedded in the device isolation film 102 in the semiconductor substrate 100 and the gate electrode 106 are provided on the gate electrode 106 and embedded in the device isolation film 102. The sealing insulating film 108, the line type barrier film 130a extending over the sealing insulating film 108, and the line type barrier film 130a are provided on both sides of the device isolation film 102. The storage electrode contact plug 134, the interlayer insulating film 136 provided on the storage electrode contact plug 134, and the line type barrier film 130a, the interlayer insulating film 136, and the line type barrier film 130a. And a metal contact plug 140 passing through the sealing insulating film 108 and connected to the gate electrode 106.

도 2의 (ⅱ)에는 패드타입의 배리어막(130b)는 도시되지는 않았지만, 패드타입의 배리어막(130b)은 셀 가장자리 영역(edge)에서 라인타입의 배리어막(130a)의 일측단부와 연결되며 비트라인(120)과 평행한 방향으로 연장되고 소자분리막(102) 상부에 구비되는 것이 바람직하다. Although the pad type barrier film 130b is not shown in FIG. 2 (ii), the pad type barrier film 130b is connected to one end of the line type barrier film 130a at the cell edge. And extend in a direction parallel to the bit line 120 and provided on the device isolation layer 102.

여기서, 배리어막(130)과 실링절연막(108)은 동일한 식각선택비를 갖는 물질을 포함하는 것이 바람직하다. 또한, 금속 콘택플러그(140)는 실링절연막(108) 및 라인타입의 배리어막(130a)의 적층구조와 교대로 배열되는 것이 바람직하다. Here, the barrier layer 130 and the sealing insulating layer 108 preferably include a material having the same etching selectivity. In addition, the metal contact plugs 140 are preferably arranged alternately with the stacked structure of the sealing insulating film 108 and the line type barrier film 130a.

상술한 구성을 갖는 본 발명에 따른 반도체 소자의 형성 방법은 다음과 같다. 도 3a 내지 도 3h는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 도면이다. 여기서 도 3a 내지 도 3e의 (ⅰ)은 평면도를 나타낸 것이고, (ⅱ)는 (ⅰ)의 B-B'를 자른 단면도를 나타낸 것이다. 도 3f의 (ⅰ)은 평면도를 나타낸 것이고, (ⅱ)는 (ⅰ)의 B-B'를 자른 단면도를 나타낸 것이고, (ⅲ)은 평면도(ⅰ)의 A-A'를 자른단면도이다. 그리고, 도 3g 및 도 3h의 (ⅰ)은 평면도를 나타낸 것이고, (ⅱ)는 (ⅰ)의 A-A'를 자른 단면도를 나타낸 것이다.A method of forming a semiconductor device according to the present invention having the above-described configuration is as follows. 3A to 3H illustrate a method of forming a semiconductor device according to the present invention. (A) of FIG. 3A-FIG. 3E here is a top view, (ii) is sectional drawing which cut BB 'of (i). (F) of FIG. 3F shows a top view, (ii) is sectional drawing which cut BB 'of (iii), and (b) is sectional drawing which cut A-A' of the top view (iii). 3G and 3H show a plan view, and (ii) shows a cross-sectional view taken along the line A-A 'of (i).

도 3a에 도시된 바와 같이, 셀 영역(cell)내의 소자분리막(102)에 의해 정의되는 활성영역(104)을 포함하고, 셀 가장자리 영역(edge)내의 소자분리막(102)을 포함하는 반도체 기판(100) 내에 트렌치를 형성한 후, 트렌치 저부에 게이트 도전물질을 매립하여 게이트 전극(106)을 형성한다. 게이트 전극(106) 상부에 실링 절연막(108)을 형성하고 실링절연막(108)을 포함하는 반도체 기판(100) 상부에 캡핑절연막(110)을 형성한다. 이어서 캡핑절연막(110) 상부에 층간절연막(112)을 형성하고, 활성영역(104)의 중앙부가 노출되도록 층간절연막(112) 및 캡핑절연막(110)을 식각하여 콘택홀을 형성하고, 콘택홀의 측벽에 스페이서(113)를 형성한다. 콘택홀이 매립되도록 도전물질을 형성하여 비트라인 콘택플러그(114)를 형성한 후 비트라인 콘택플러그(114) 상부에 비트라인 전극(116) 및 하드마스크층(118)을 형성하여 비트라인(120)을 형성한다. 비트라인(120)은 게이트 전극(106)과 수직하게 배열되는 것이 바람직하다. 이어서, 비트라인(120)의 측벽에 스페이서(122)를 형성한다. As shown in FIG. 3A, a semiconductor substrate including an active region 104 defined by an isolation layer 102 in a cell region and an isolation layer 102 in a cell edge ( After forming the trench in 100, the gate conductive material is embedded in the bottom of the trench to form the gate electrode 106. A sealing insulating layer 108 is formed on the gate electrode 106, and a capping insulating layer 110 is formed on the semiconductor substrate 100 including the sealing insulating layer 108. Subsequently, an interlayer insulating layer 112 is formed on the capping insulating layer 110, and a contact hole is formed by etching the interlayer insulating layer 112 and the capping insulating layer 110 so that the center portion of the active region 104 is exposed. The spacer 113 is formed in the groove. The conductive material is formed to fill the contact hole to form the bit line contact plug 114, and then the bit line electrode 116 and the hard mask layer 118 are formed on the bit line contact plug 114 to form the bit line 120. ). The bit line 120 is preferably arranged perpendicular to the gate electrode 106. Subsequently, a spacer 122 is formed on the sidewall of the bit line 120.

도 3b에 도시된 바와 같이, 층간절연막(112) 상부에 층간절연막(124)을 형성한 후 하드마스크층(118)이 노출되도록 층간절연막(124)에 평탄화 식각 공정을 수행한다. 여기서, 층간절연막(124)은 산화막을 포함하는 것이 바람직하다. As shown in FIG. 3B, after forming the interlayer insulating layer 124 on the interlayer insulating layer 112, the planarization etching process is performed on the interlayer insulating layer 124 to expose the hard mask layer 118. Here, the interlayer insulating film 124 preferably includes an oxide film.

도 3c에 도시된 바와 같이, 층간절연막(124) 및 비트라인(120) 상부에 감광막 패턴(126)을 형성한 후 감광막 패턴(126)을 식각마스크로 게이트 전극(106) 상부에 형성된 실링절연막(108) 및 소자분리막(102)이 노출되도록 층간절연막(124)을 식각하여 배리어 예정 영역(128)을 형성한다. 여기서 소자분리막(102)은 셀 가장자리 영역(edge)에 구비되는 소자분리막(102)을 의미한다. 따라서, 배리어 예정영역(128)은 게이트 전극(106) 상부에 형성된 실링절연막(108) 상부가 노출되도록 형성되므로 셀 영역(cell)에서 게이트 전극(106)과 중첩되도록 연장되어 배열되며 실링절연막(108)을 노출시키는 라인타입의 배리어 예정영역(128a)을 포함하고, 셀 가장자리 영역(edge)에서 라인타입의 배리어 예정영역(128a)의 일측단부와 연결되며 비트라인(120)과 평행한 방향으로 연장되고 소자분리막(102)을 노출시키는 패드타입의 배리어 예정영역(128b)을 포함하는 것이 바람직하다. As shown in FIG. 3C, after the photoresist pattern 126 is formed on the interlayer insulating layer 124 and the bit line 120, the sealing insulation layer formed on the gate electrode 106 using the photoresist pattern 126 as an etch mask ( The barrier insulating region 128 is formed by etching the interlayer insulating layer 124 to expose the 108 and the device isolation layer 102. Here, the device isolation layer 102 means the device isolation layer 102 provided at the cell edge region. Therefore, since the barrier predetermined region 128 is formed to expose the upper portion of the sealing insulating layer 108 formed on the gate electrode 106, the barrier predetermined region 128 extends to overlap the gate electrode 106 in the cell region, and the sealing insulating layer 108 is formed. ) And includes a line-type barrier predetermined region 128a for exposing), and is connected to one end of the line-type barrier predetermined region 128a at a cell edge and extends in a direction parallel to the bit line 120. And a pad type barrier predetermined region 128b exposing the device isolation layer 102.

도 3d에 도시된 바와 같이, 배리어 예정영역(128a, 128b)에 절연막을 매립하여 배리어막(130)을 형성한다. 편의상 배리어 예정영역(128a)에 매립된 절연막은 라인타입의 배리어막(130a)이라 하고, 배리어 예정영역(128b)에 매립된 절연막은 패드타입의 배리어막(130b)이라 한다. As shown in FIG. 3D, an insulating film is embedded in the barrier predetermined regions 128a and 128b to form the barrier film 130. For convenience, the insulating film embedded in the barrier predetermined region 128a is referred to as a line type barrier film 130a, and the insulating film embedded in the barrier predetermined region 128b is referred to as a pad type barrier film 130b.

절연막(130)은 실링절연막(108)과 동일한 식각선택비를 갖는 물질을 적용하는 것이 바람직하고, 층간절연막(124)과 상이한 식각선택비를 갖는 물질을 포함하는 것이 바람직하다. 구체적으로 배리어막(130)은 질화막을 포함하는 것이 바람직하다. The insulating layer 130 may be formed of a material having the same etching selectivity as that of the sealing insulating layer 108, and may preferably include a material having an etching selectivity different from that of the interlayer insulating layer 124. Specifically, the barrier film 130 preferably includes a nitride film.

도 3e에 도시된 바와 같이, 활성영역(104)의 양단부가 노출되도록 층간절연막(124)을 식각하여 저장전극 콘택플러그 영역(132)을 형성한다. 여기서, 저장전극 콘택플러그 영역(132)은 활성영역(104)의 양단부 뿐만 아니라 소자분리막(102) 일부가 노출되도록 형성될 수 있다. 또한, 저장전극 콘택플러그 영역(132)은 셀 가장자리 영역(edge)에서 층간절연막(124)이 식각된 부분에도 형성된다. 여기서 층간절연막(124)은 배리어막(130)과의 상이한 식각선택비를 이용하여 식각되는 것이 바람직하다. As shown in FIG. 3E, the interlayer insulating layer 124 is etched to expose both ends of the active region 104 to form the storage electrode contact plug region 132. The storage electrode contact plug region 132 may be formed to expose not only both ends of the active region 104 but also a portion of the device isolation layer 102. In addition, the storage electrode contact plug region 132 is formed in a portion where the interlayer insulating layer 124 is etched in the cell edge region. The interlayer insulating layer 124 may be etched using a different etching selectivity from the barrier layer 130.

도 3f에 도시된 바와 같이, 저장전극 콘택플러그 영역(132)에 도전층을 매립하여 저장전극 콘택플러그(134)를 형성한다. 여기서, 저장전극 콘택플러그(134)는 도 3f의 (ⅱ)에 도시된 바와 같이 셀 영역(cell)에서는 활성영역(104)의 양단부에 형성될 수 있으며, 도 3f의 (ⅲ)에 도시된 바와 같이 셀 가장자리 영역(edge)에서는 소자분리막(102) 상부에 형성될 수 있다. 셀 가장자리 영역(edge)에서는 저장전극 콘택플러그(134)를 형성한 후 저장전극 콘택플러그(134) 및 라인타입의 배리어막(130a) 상부에 층간절연막(136)을 형성하는 것이 바람직하다. 이때, 저장전극 콘택플러그(134)는 배리어막(130) 및 실링절연막(108) 보다 식각선택비가 작은 물질을 사용하는 것이 바람직하다.As shown in FIG. 3F, a conductive layer is embedded in the storage electrode contact plug region 132 to form the storage electrode contact plug 134. Here, the storage electrode contact plug 134 may be formed at both ends of the active region 104 in the cell region as shown in (ii) of FIG. 3F, and as shown in (i) of FIG. 3F. Likewise, the cell edge may be formed on the device isolation layer 102. In the cell edge region, after forming the storage electrode contact plug 134, the interlayer insulating layer 136 is preferably formed on the storage electrode contact plug 134 and the line type barrier layer 130a. In this case, the storage electrode contact plug 134 may be formed of a material having a smaller etching selectivity than that of the barrier layer 130 and the sealing insulating layer 108.

저장전극 콘택플러그(134) 형성 이후 공정은 셀 가장자리 영역(edge)을 중심으로 이루어지므로 셀 영역(cell)의 단면도는 생략하고 셀 가장자리 영역(edge)을 의 A-A'를 자른 단면도를 참조하여 설명한다. Since the process after the storage electrode contact plug 134 is formed is centered on the cell edge area, the cross-sectional view of the cell area is omitted and the cross-sectional view taken along the line A-A 'of the cell edge area is omitted. Explain.

도 3g에 도시된 바와 같이, 게이트 전극(106)이 노출되도록 층간절연막(136), 라인타입의 배리어막(130a) 및 실링절연막(108)을 식각하여 금속 콘택홀(138)을 형성한다. 여기서, 금속 콘택홀(138)은 도 3g의 (ⅱ)에 서로 이웃하는 실링절연막(108) 및 라인타입의 배리어막(130a)의 적층구조물 중 하나의 실링절연막(108) 및 라인타입의 배리어막(130a)의 적층구조물을 식각하여 형성되는 것이 바람직하다. 라인타입의 배리어막(130a) 및 실링절연막(108)의 적층구조물은 저장전극 콘택플러그(134)와의 식각선택비를 이용하여 식각되는 것이 바람직하다. 라인타입의 배리어막(130a) 및 실링절연막(108)이 저장전극 콘택플러그(134)보다 식각선택비가 크기 때문에 금속 콘택홀(138)이 오정렬되거나 사이즈가 커지더라도 라인타입의 배리어막(130a) 및 실링절연막(108)만을 식각하게 되므로 금속 콘택홀(138)이 반도체 기판(100)까지 연장되어 형성되는 것을 방지할 수 있다. 또한, 라인타입의 배리어막(130a) 및 실링절연막(108)은 동일한 식각선택비를 갖는 물질이기 때문에 게이트 금속(106)이 노출되도록 식각할 때 용이하게 식각될 수 있어 반도체 기판(100)으로 식각되는 것을 방지할 수 있다.As shown in FIG. 3G, the interlayer insulating layer 136, the line type barrier layer 130a, and the sealing insulating layer 108 are etched to expose the gate electrode 106 to form a metal contact hole 138. Here, the metal contact hole 138 is a sealing insulating film 108 and a line type barrier film of one of the stacked structures of the sealing insulating film 108 and the line type barrier film 130a adjacent to each other in Fig. 3G (ii). It is preferable that the laminate structure 130a is formed by etching. The stack structure of the line type barrier layer 130a and the sealing insulating layer 108 may be etched using an etching selectivity with the storage electrode contact plug 134. Since the line type barrier layer 130a and the sealing insulating layer 108 have a larger etching selectivity than the storage electrode contact plug 134, even if the metal contact hole 138 is misaligned or enlarged, the line type barrier layer 130a and Since only the sealing insulating layer 108 is etched, it is possible to prevent the metal contact hole 138 from extending to the semiconductor substrate 100. In addition, since the line-type barrier layer 130a and the sealing insulating layer 108 are materials having the same etching selectivity, they may be easily etched when the gate metal 106 is exposed to be etched, thereby etching the semiconductor substrate 100. Can be prevented.

도 3h에 도시된 바와 같이, 금속 콘택홀(138)에 도전층을 매립하여 금속 콘택플러그(140)를 형성한다. 본 발명에 따른 금속 콘택플러그(140)는 사이즈가 크게 형성된 경우, 오정렬된 경우에도 반도체 기판(100)과 연결되지 않고 게이트 전극(106)에만 연결되도록 형성된다.As shown in FIG. 3H, a metal contact plug 140 is formed by filling a conductive layer in the metal contact hole 138. When the size of the metal contact plug 140 according to the present invention is large, even when misaligned, the metal contact plug 140 is formed to be connected only to the gate electrode 106 without being connected to the semiconductor substrate 100.

도 4에 도시된 바와 같이, 금속 콘택홀(138)의 사이즈가 크게 증가하여 층간절연막(136)이 큰 폭으로 식각되더라도 금속 콘택홀(138)은 라인타입의 배리어막(130a) 및 실링절연막(108)이 식각되어 정의되기 때문에 층간절연막(136)에 형성된 금속 콘택홀의 폭보다 작게 형성된다. 그러므로 금속 콘택홀(138)이 반도체 기판(100)으로 연장되는 것을 근본적으로 방지할 수 있다. 마찬가지로, 금속 콘택홀(138)이 오정렬되는 경우 게이트 전극(106)의 상부 연장선 상의 층간절연막(136)이 식각되지 못하더라도 금속 콘택홀(138)은 게이트 전극(106)과 오버랩되는 부분의 라인타입의 배리어막(130a) 및 실링절연막(108)이 식각되어 형성되므로 반도체 기판(100)으로 연장되는 것을 방지할 수 있다. 따라서, 금속 콘택홀(138)의 사이즈가 크게 증가하는 경우의 금속 콘택플러그(140a)와 금속 콘택홀(138)이 오정렬되어 형성되는 금속 콘택플러그(140b)는 본 발명에 따라 형성된 금속 콘택플러그(140c)와 같이 게이트 전극(106)과 용이하게 연결될 수 있다.As shown in FIG. 4, even though the size of the metal contact hole 138 is greatly increased so that the interlayer insulating film 136 is etched to a large width, the metal contact hole 138 is a line type barrier film 130a and a sealing insulating film ( 108 is formed to be smaller than the width of the metal contact hole formed in the interlayer insulating film 136. Therefore, it is possible to fundamentally prevent the metal contact hole 138 from extending to the semiconductor substrate 100. Similarly, when the metal contact hole 138 is misaligned, the metal contact hole 138 is a line type of a portion overlapping with the gate electrode 106 even if the interlayer insulating film 136 on the upper extension line of the gate electrode 106 is not etched. Since the barrier layer 130a and the sealing insulating layer 108 are formed by etching, it may be prevented from extending to the semiconductor substrate 100. Accordingly, the metal contact plug 140b formed by misaligning the metal contact plug 140a and the metal contact hole 138 when the size of the metal contact hole 138 is greatly increased is the metal contact plug formed according to the present invention. It may be easily connected to the gate electrode 106, such as 140c.

본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention as defined by the appended claims. Of the present invention.

Claims (18)

소자분리막 및 활성영역이 구비된 셀 영역 및 상기 소자분리막만이 구비된 셀 가장자리 영역을 포함하는 반도체 기판 내 매립된 게이트 전극;
상기 게이트 전극 상부에 구비되며 상기 반도체 기판 내 매립된 실링절연막;
상기 실링절연막 상부 및 상기 셀 가장자리 영역의 상기 소자분리막 상부에 구비되는 배리어막;
상기 반도체 기판 상부 및 상기 배리어막 사이에 구비되는 저장전극 콘택플러그; 및
상기 배리어막 및 상기 실링절연막을 관통하며 상기 게이트 전극과 연결되는 금속 콘택플러그를 포함하는 것을 특징으로 하는 반도체 소자.A gate electrode embedded in a semiconductor substrate including a cell region including an isolation layer and an active region and a cell edge region including only the isolation layer;
A sealing insulating layer disposed on the gate electrode and buried in the semiconductor substrate;
A barrier layer provided on the sealing insulating layer and on the device isolation layer in the cell edge region;
A storage electrode contact plug provided between the semiconductor substrate and the barrier layer; And
And a metal contact plug penetrating the barrier layer and the sealing insulating layer and connected to the gate electrode. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 청구항 1에 있어서,
상기 게이트 전극과 수직하게 배열되며 상기 활성영역의 중앙부와 연결되는 비트라인을 더 포함하는 것을 특징으로 하는 반도체 소자.The method according to claim 1,
And a bit line arranged perpendicular to the gate electrode and connected to a central portion of the active region. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 has been abandoned due to the setting registration fee. 청구항 1에 있어서,
상기 배리어막은
상기 셀 영역의 상기 게이트 전극과 평행한 방향으로 연장되어 배열되며 상기 실링절연막 상부에 구비되는 라인타입의 배리어막; 및
상기 셀 가장자리 영역에서 상기 라인타입의 배리어막의 일측단부와 연결되며 비트라인과 평행한 방향으로 연장되고 상기 소자분리막 상부에 구비되는 패드타입의 배리어막을 포함하는 것을 특징으로 하는 반도체 소자.The method according to claim 1,
The barrier film is
A line type barrier layer arranged in a direction parallel to the gate electrode of the cell region and disposed above the sealing insulating layer; And
And a pad type barrier layer connected to one end of the line type barrier layer in the cell edge region and extending in a direction parallel to the bit line and disposed on the device isolation layer. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 has been abandoned due to the setting registration fee. 청구항 1에 있어서,
상기 배리어막 및 상기 실링절연막은 동일한 식각선택비를 갖는 물질을 포함하는 것을 특징으로 하는 반도체 소자.The method according to claim 1,
And the barrier layer and the sealing insulating layer include materials having the same etching selectivity. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 청구항 1에 있어서,
상기 배리어막과 상기 실링절연막은 상기 저장전극 콘택플러그보다 식각선택비가 큰 것을 특징으로 하는 반도체 소자.The method according to claim 1,
And the barrier layer and the sealing insulating layer have an etching selectivity greater than that of the storage electrode contact plug. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 has been abandoned due to the setting registration fee. 청구항 1에 있어서,
상기 금속 콘택플러그와 상기 실링절연막 및 상기 배리어막의 적층구조는 교대로 구비되는 것을 특징으로 하는 반도체 소자.The method according to claim 1,
And the stack structure of the metal contact plug, the sealing insulating film, and the barrier film are alternately provided. 소자분리막 및 활성영역이 형성된 셀 영역 및 상기 소자분리막만이 형성된 셀 가장자리 영역을 포함하는 반도체 기판 내 매립된 게이트 전극을 형성하는 단계;
상기 게이트 전극 상부에 실링절연막을 형성하는 단계;
상기 실링절연막 상부 및 상기 셀 가장자리 영역의 상기 소자분리막 상부에 배리어막을 형성하는 단계;
상기 반도체 기판 상부 및 상기 배리어막 사이에 저장전극 콘택플러그를 형성하는 단계; 및
상기 셀 가장자리 영역의 상기 배리어막 및 상기 실링절연막을 관통하며 상기 게이트 전극과 연결되는 금속 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.Forming a gate electrode embedded in a semiconductor substrate including a cell region in which an isolation layer and an active region are formed, and a cell edge region in which only the isolation layer is formed;
Forming a sealing insulating film on the gate electrode;
Forming a barrier layer on the sealing insulating layer and on the device isolation layer in the cell edge region;
Forming a storage electrode contact plug between the semiconductor substrate and the barrier layer; And
And forming a metal contact plug penetrating the barrier layer and the sealing insulating layer in the cell edge region and connected to the gate electrode. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 청구항 7에 있어서,
상기 게이트 전극을 형성하는 단계는
상기 소자분리막 및 상기 활성영역을 식각하여 트렌치를 형성하는 단계; 및
상기 트렌치 저부에 게이트 도전물질을 형성하는 단계를 포함하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 7,
Forming the gate electrode
Etching the device isolation layer and the active region to form a trench; And
And forming a gate conductive material on the bottom of the trench. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 has been abandoned due to the setting registration fee. 청구항 8에 있어서,
상기 실링절연막을 형성하는 단계는 상기 트렌치가 매립되도록 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.The method according to claim 8,
The forming of the sealing insulating film may include forming the trench to fill the trench. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 has been abandoned due to the setting registration fee. 청구항 7에 있어서,
상기 실링절연막을 형성하는 단계 이후
상기 활성영역의 중앙부와 연결되는 비트라인을 형성하는 단계를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 7,
After forming the sealing insulating film
And forming a bit line connected to the central portion of the active region. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 청구항 10에 있어서,
상기 비트라인을 형성하는 단계 이후
상기 반도체 기판 상에 층간절연막을 형성하는 단계; 및
상기 비트라인이 노출되도록 상기 층간절연막에 평탄화 식각 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 10,
After forming the bit line
Forming an interlayer insulating film on the semiconductor substrate; And
And performing a planarization etch process on the interlayer insulating layer to expose the bit line. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 is abandoned in setting registration fee. 청구항 11에 있어서,
상기 배리어막을 형성하는 단계는
상기 셀 영역의 상기 게이트 전극과 평행한 방향으로 연장되어 배열되며 상기 실링절연막 상부에 라인타입의 배리어막을 형성하고, 상기 셀 가장자리 영역에서 상기 라인타입의 배리어막의 일측단부와 연결되며 상기 비트라인과 평행한 방향으로 연장되고 상기 소자분리막 상부에 패드타입의 배리어막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 11,
Forming the barrier film
An array extending in a direction parallel to the gate electrode of the cell region, and forming a line-type barrier layer on the sealing insulation layer, connected to one end of the line-type barrier layer in the cell edge region, and parallel to the bit line And forming a pad type barrier film over the device isolation film and extending in one direction. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 청구항 12에 있어서,
상기 라인타입의 배리어막을 형성하는 단계는
상기 셀 영역 및 상기 셀 가장자리 영역의 상기 실링절연막이 노출되도록 상기 층간절연막을 식각하여 라인타입의 배리어 예정영역을 형성하는 단계; 및
상기 라인타입의 배리어 예정영역에 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 12,
Forming the line type barrier film
Etching the interlayer insulating layer to expose the sealing insulating layer of the cell region and the cell edge region to form a line type barrier predetermined region; And
And forming an insulating film in the barrier predetermined region of the line type. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 has been abandoned due to the setting registration fee. 청구항 12에 있어서,
상기 패드타입의 배리어막을 형성하는 단계는
상기 셀 가장자리 영역에서 상기 라인타입의 배리어 예정영역의 일측단부와 연결되며 상기 비트라인과 평행한 방향으로 연장되고 상기 소자분리막이 노출되도록 상기 층간절연막을 식각하여 패드타입의 배리어 예정영역을 형성하는 단계; 및
상기 패드타입의 배리어 예정영역에 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 12,
Forming the pad type barrier film
Forming a pad type barrier predetermined region by etching the interlayer insulating layer to be connected to one end of the line type barrier predetermined region in the cell edge region and extending in a direction parallel to the bit line and exposing the device isolation layer; ; And
And forming an insulating film on the pad type barrier predetermined region. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.Claim 15 is abandoned in the setting registration fee payment. 청구항 12에 있어서,
상기 저장전극 콘택플러그를 형성하는 단계는
상기 배리어막 양측에 형성된 상기 층간절연막을 식각하여 저장전극 콘택홀을 형성하는 단계; 및
상기 저장전극 콘택홀에 도전물질을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 12,
Forming the storage electrode contact plug
Etching the interlayer dielectric layers formed on both sides of the barrier layer to form a storage electrode contact hole; And
And forming a conductive material in the storage electrode contact hole. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.Claim 16 has been abandoned due to the setting registration fee. 청구항 12에 있어서,
상기 금속 콘택플러그를 형성하는 단계는
상기 게이트 금속이 노출되도록 상기 라인타입의 배리어막 및 상기 실링절연막을 식각하여 금속 콘택홀을 형성하는 단계; 및
상기 금속 콘택홀에 도전층을 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 12,
Forming the metal contact plug
Forming a metal contact hole by etching the line type barrier layer and the sealing insulating layer to expose the gate metal; And
Forming a conductive layer in the metal contact hole. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.Claim 17 has been abandoned due to the setting registration fee. 청구항 16에 있어서,
상기 금속 콘택홀을 형성하는 단계는
서로 이웃하는 상기 실링절연막 및 상기 라인타입의 배리어막의 적층구조물 중 하나의 실링절연막 및 라인타입의 배리어막의 적층구조물을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.18. The method of claim 16,
Forming the metal contact hole
And etching one of a sealing structure of one of the stacked structures of the sealing insulating film and the line-type barrier film and a stacked structure of the line-type barrier film. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.Claim 18 has been abandoned due to the setting registration fee. 청구항 17에 있어서,
상기 라인타입의 배리어막 및 상기 실링절연막의 적층구조물을 식각하는 단계는 상기 저장전극 콘택플러그와의 식각선택비를 이용하여 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.18. The method of claim 17,
And etching the stacked structure of the line type barrier layer and the sealing insulating layer using an etch selectivity with respect to the storage electrode contact plug.
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