KR101225193B1 - 반도체 패키지 및 이의 제조 방법 - Google Patents

반도체 패키지 및 이의 제조 방법 Download PDF

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Abstract

반도체 패키지는 적어도 하나의 제1 구멍이 형성된 실리콘 기판 위에 제1 금속층을 형성하고, 상기 적어도 하나의 제1 구멍을 유기 물질로 채워서 절연층을 형성한 후, 상기 유기 물질로 채워진 적어도 하나의 제1 구멍의 위치에 상기 제1 구멍의 크기보다 작은 크기로 적어도 하나의 제2 구멍을 형성하고, 적어도 하나의 제 구멍을 금속으로 채워서 제2 금속층을 형성함으로써, 제작된다.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACAKGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.
적층 칩 패키지에서 집적 회로(Integrated Circuit, IC) 칩을 적층할 때 실리콘 관통 비아(through silicon via, TSV) 기술을 이용하고 있다.
TSV는 반도체 기판 재료인 실리콘에 수직으로 관통하여 전극을 형성해 IC 칩을 적층할 때 IC 칩간 신호 전달 경로를 제공하는 기술이다. 그런데 실리콘을 반도체 기판으로 이용할 때, 실리콘의 나쁜 절연 특성으로 인해 큰 전기적 손실이 발생할 수 있다. 특히, 실리콘의 나쁜 절연 특성은 고주파 영역에서 필요한 수동 소자의 특성을 저하시켜 실리콘 기판을 반도체 기판으로 사용하는 데 단점으로 작용되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 실리콘 기판의 나쁜 절연 특성으로 인한 전기적 손실을 최소화하고 이종의 집적 회로(Integrated Circuit, IC)를 내장(embedding)할 수 있는 반도체 패키지 및 이의 제조 방법을 제공하는 것이다.
본 발명의 실시 예에 따르면, 반도체 패키지의 제조 방법이 제공된다. 이 방법은, 실리콘 기판에 적어도 하나의 제1 구멍을 형성하는 단계, 상기 적어도 하나의 제1 구멍이 형성된 실리콘 기판 위에 제1 금속층을 형성하는 단계, 상기 적어도 하나의 제1 구멍을 유기 물질로 채워서 상기 제1 금속층 위에 절연층을 형성하는 단계, 상기 유기 물질로 채워진 적어도 하나의 제1 구멍의 위치에 상기 제1 구멍의 크기보다 작은 크기의 적어도 하나의 제2 구멍을 형성하는 단계, 그리고 상기 적어도 하나의 제2 구멍을 금속으로 채워서 상기 절연층 위에 제2 금속층을 형성하는 단계를 포함한다.
본 발명의 다른 실시 예에 따르면 반도체 패키지가 제공된다. 반도체 패키지는 적어도 하나의 제1 구멍을 가지는 실리콘 기판, 상기 적어도 하나의 제1 구멍이 형성된 실리콘 기판 위에 형성되는 제1 금속층, 상기 적어도 하나의 제1 구멍을 유기 물질로 채워서 형성된 절연층, 그리고 상기 유기 물질로 채워진 적어도 하나의 제1 구멍의 위치에 상기 제1 구멍의 크기보다 작은 크기로 형성된 적어도 하나의 제2 구멍을 금속으로 채워서 형성된 제2 금속층을 포함한다.
본 발명의 실시 예에 의하면, 고 손실의 실리콘 기판에 저손실의 관통 비아(via)와 고성능의 고주파 수동 소자 및 전송선을 구현할 수 있다. 또한, 관통 비아 형성과 동시에 하나 이상의 이종 또는 동종의 능동 집적 회로(Integrated Circuit, IC)를 내장하는 구조의 패키지 구현이 가능하다.
도 1은 본 발명의 제1 실시 예에 따른 관통 실리콘 비아 제조 방법을 설명하기 위한 공정 단계를 나타낸 흐름도이다.
도 2a 내지 도 2e는 각각 도 1의 공정 단계별 단면도를 나타낸 도면이다.
도 3은 본 발명의 제1 실시 예에 따른 반도체 패키지를 나타낸 평면도이다.
도 4는 도 3의 Ⅳ-Ⅳ선을 따라 절단한 단면도이다.
도 5는 나선형 인덕터를 나타낸 도면이다.
도 6a 내지 도 6d는 각각 본 발명의 제1 실시 예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도이다.
도 7은 본 발명의 제2 실시 예에 따른 반도체 패키지를 나타낸 평면도이다.
도 8은 도 7의 Ⅷ-Ⅷ선을 따라 절단한 단면도이다.
도 9a 내지 도 9f는 각각 본 발명의 제2 실시 예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도이다.
도 10a 내지 도 10e는 각각 본 발명의 제3 실시 예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도이다.
도 11은 본 발명의 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 12는 본 발명의 제2 실시 예에 따른 관통 실리콘 비아 제조 방법을 설명하기 위한 공정 단계를 나타낸 흐름도이다.
도 13a 내지 도 13f는 도 12의 공정 단계별 단면도를 나타낸 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
이제 본 발명의 실시 예에 따른 반도체 패키지 및 이의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 제1 실시 예에 따른 관통 실리콘 비아 제조 방법을 설명하기 위한 공정 단계를 나타낸 흐름도이고, 도 2a 내지 도 2e는 각각 도 1의 공정 단계별 단면도를 나타낸 도면이다.
도 1 및 도 2a를 참고하면, 실리콘 기판(100)에 구멍(102)을 형성한다(S110). 플라즈마 에칭(Plasma Etching) 또는 화학 에칭을 이용해 실리콘 기판(100)에 관통 비아를 형성하기 위한 구멍(102)이 생성된다. 이때, 구멍(102)은 에칭 방법 이외에 레이저 식각을 이용해 형성될 수 있다.
이어서, 도 1 및 도 2b를 참고하면, 핫 프레스 라미네이션 공정(hotpress lamination process)을 이용해 실리콘 기판(100)의 구멍(102)을 유기 물질로 채우고 평탄화시켜 절연층(104)을 형성한다(S120). 즉, 핫 프레스 라미네이션 공정을 이용하면, 유기 물질이 실리콘 기판(100)의 전면에 본딩(bonding)되고 동시에 구멍(102)이 채워지게 된다. 이에 따라 실리콘 기판(100)의 전면에 10㎛ 이상의 충분한 절연층(104)이 형성될 수 있기 때문에 나쁜 절연 특성은 가지는 실리콘 기판(100)을 사용하여도 고주파 환경에서 우수한 절연 특성을 확보할 수 있다. 유기 물질로는 에폭시(Epoxy), 폴리머(Polymer) 등이 사용될 수 있다.
도 1 및 도 2c를 참고하면, 평탄화 이후에, 레이저 또는 플라즈마 에칭을 이용해 유기 물질로 채워진 구멍의 위치에 구멍(102)보다 작은 크기의 비아 구멍(106)을 형성한다(S130).
도 1 및 도 2d를 참고하면, 도금 공정 또는 물리적 기상 도금(physical vapor deposition, PVD)나 화학적 기상 도금(chemical vapor deposition, CVD)을 이용해 비아 구멍(106)을 구리(Cu) 등의 금속으로 채워 비아(108)를 형성한다.
다음, 도 1 및 도 2e를 참고하면, 실리콘 기판(100)을 화학 기계적 연마(Chemical Mechanical Polishing, CMP) 등의 방법으로 연마 가공하여 실리콘 기판(100)의 상부 표면을 평탄화하고 실리콘 기판(100)의 하부 표면으로 금속(100)을 노출시킨다(S150). 이때, 실리콘 기판(100)의 상부 표면에 대한 CMP 공정은 금속만을 식각하도록 하여 잔류하는 유기 물질이 절연층(104)으로 활용될 수 있도록 한다.
이와 같이 하여, 유기 관통 비아(through organic via, TOV)가 완성된다.
다음으로, 이러한 TOV의 공정을 이용하여 반도체 소자를 실장한 반도체 패키지에 대하여 도 3, 도 4 및 도 6a 내지 도 6d를 참고로 하여 자세하게 설명한다.
도 3은 본 발명의 제1 실시 예에 따른 반도체 패키지를 나타낸 평면도이고, 도 4는 도 3의 Ⅳ-Ⅳ선을 따라 절단한 단면도이며, 도 5는 나선형 인덕터를 나타낸 도면이다.
도 3 및 도 4를 참조하면, 반도체 패키지(200)는 실리콘 기판(210)의 내부에 형성된 전송선(220)과 수동 소자의 하나인 나선형 인덕터(230)를 포함한다.
도 5를 참고하면, 나선형 인덕터(230)는 나선형의 권선 구조를 갖는 제1 금속 배선(232)과 제1 금속 배선(232)의 출력단에 형성되는 비아 컨택 플러그(234a) 및 비아 컨택 플러그(234a)와 일단이 연결되는 제2 금속 배선(236), 제2 금속 배선(236)의 타단에 형성되는 비아 컨택 플러그(234b), 그리고 비아 컨택 플러그(234b)와 연결되는 제3 금속 배선(238)을 포함한다.
다시, 도 3 및 도 4를 보면, 전송선(220)과 나선형 인덕터(230)는 실리콘 기판(210)에서 유기 물질로 채워지는 구멍(212a, 212b)의 상부에 적어도 일부가 겹쳐지도록 실리콘 기판(210)의 내부에 실장될 수 있다.
도 6a 내지 도 6d는 각각 본 발명의 제1 실시 예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도이다.
도 6a를 참조하면, 실리콘 기판(210)에서 전송선(220)과 나선형 인덕터(230)를 실장할 위치에 대응하여 구멍(212a, 212b)을 각각 형성한 후 유기 물질로 채운 후 평탄화하여 절연층(214)을 형성한다. 이때, 구멍(212a, 212b)의 크기는 전송선(220)과 인덕터(230)의 크기에 따라 결정될 수 있다.
그런 후에, 도 6b 내지 도 6d에 도시한 방법으로 실리콘 기판(210)에 유기 물질로 채워지는 구멍(212a, 212b)의 상부에 적어도 일부가 겹쳐지도록 전송선(220)과 나선형 인덕터(230)를 형성한다. 도 6a 내지 도 6d는 일반적인 반도체 공정을 이용한 다층 금속 배선 공정이므로, 상세한 설명은 생략하기로 한다.
이때, 나선형 인덕터(230)의 비아 컨택 플러그(234a, 234b)는 도 6d에 도시한 바와 같이, 중간 절연층(216) 하부를 통해 제2 금속 배선(236)을 이용해 연결 가능하고, 제조 방법에 따라 일반적으로 사용되는 에어 브리지(air-bridge) 구조의 연결 형태를 이용할 수 있다.
이와 같이, 실리콘 기판(210)에서 유기 물질로 채워지는 구멍(212a, 212b)의 상부에 적어도 일부가 겹쳐지도록 전송선(220)과 나선형 인덕터(230)를 형성하면, 유기 물질로 형성된 절연층(214)에 의해 나쁜 절연 특성을 가지는 실리콘 기판(210)을 사용하여도 고주파 환경에서 우수한 절연 특성을 확보할 수 있다. 따라서, 실리콘 기판(210)을 이용하여 우수한 고주파 수동 소자를 실장할 수 있다.
또한, 전송선(220)과 나선형 인덕터(230)는 동일 평면 도파관(Coplanar Waveguide) 구조로 실리콘 기판(210)에 제작할 수 있다. 즉, 전송선(220)과 그라운드(Ground)(도시하지 않음)가 동일 평면 상에 위치하게 된다. 일반적으로, 그라운드는 전송선(220)의 양쪽에 위치할 수 있다. 이러한 동일 평면 도파관 구조는 신호선(220)과 그라운드가 한 면에 공존하기 때문에 비아를 구현하기가 쉽고, 고주파가 될수록 전송 특성이 좋아질 수 있다.
이와 달리, 그라운드를 전송선(220)과 동일 평면 상에 구현하지 않고 그라운드를 실리콘 기판(210)의 하부에 형성할 수도 있다. 이러한 실시 예에 대하여 도 7, 도 8 및 도 9a 내지 도 9f를 참고로 하여 자세하게 설명한다.
도 7은 본 발명의 제2 실시 예에 따른 반도체 패키지를 나타낸 평면도이고, 도 8은 도 7의 Ⅷ-Ⅷ선을 따라 절단한 단면도이다.
도 8을 참조하면, 본 발명의 제2 실시 예에 따른 반도체 패키지(200a)는 실리콘 기판(210)의 하부에 형성된 그라운드(240)를 더 포함할 수 있다. 이와 같이, 실리콘 기판(210)의 하부에 그라운드(240)가 형성되면, 도 7 및 도 8에 도시한 바와 같이 마이크로 스트립 전송선(220')과 그라운드(240), 나선형 인덕터(230)와 그라운드(240)의 연결을 위한 공정이 추가로 필요하게 된다.
이러한 추가 공정에 대해서 도 9a 내지 도 9f를 참고로 하여 설명한다.
도 9a 내지 도 9f는 각각 본 발명의 제2 실시 예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도이다.
도 9a를 참조하면, 실리콘 기판(210)에서 마이크로 스트립 전송선(220')과 나선형 인덕터(230)를 실장할 위치에 대응하여 구멍(212a, 212b)을 각각 형성한다. 이와 동시에 후속되는 공정에 의해 형성되는 그라운드(240)와 이들 마이크로 스트립 전송선(220) 및 나선형 인덕터(230)를 연결하기 위한 구멍(212c, 212d)을 형성한다. 즉, 마이크로 스트립 전송선(220')과, 후속 공정에 의해 실리콘 기판(210)의 하부에 형성될 그라운드(240)의 연결 부위와 제1 및 제3 금속 배선(232, 238)과, 후속 공정에 의해 실리콘 기판(210)의 하부에 형성될 그라운드(240)의 연결 부위에 구멍(212c, 212d)이 형성된다.
그런 후에, 핫 프레스 라미네이션 공정(hotpress lamination process)을 이용해 실리콘 기판(210)의 구멍(212a~212d)을 유기 물질로 채우고 평탄화시켜 절연층(214)을 형성한다.
그런 후에, 도 9b를 참조하면, 레이저를 이용하여 비아 구멍을 형성한 후 도금을 통해 비아 구멍을 금속으로 채우고 평탄화하여 비아(218a, 218b)를 형성한다.
다음, 도 9c를 참조하면, 구멍(212a~212d)에 대응하여 절연층(214)의 상부에 1차 금속 배선 공정을 수행한다. 이때, 나선형 인덕터(230)의 제2 금속 배선(236)이 형성될 수 있다.
그런 후에, 도 9d를 참조하면, 1차 금속 배선 공정에 의해 형성된 금속 배선들을 덮도록 유기 물질을 이용하여 층간 절연층(216)을 형성한다.
다음, 도 9e 및 도 9f에 도시한 바와 같이, 일반적인 반도체 다층 배선 공정을 이용하여 실리콘 기판(210)에 유기 물질로 채워지는 구멍(212a, 212b)의 상부에 적어도 일부가 겹쳐지도록 마이크로 스트립 전송선(220')과 나선형 인덕터(230)를 형성한다.
이와 같이 하여, 마이크로 스트립 전송선(220')과 나선형 인덕터(230)가 형성되고 나면, 실리콘 기판(100)의 하부 표면으로 금속(100)을 노출시킨 후에 실리콘 기판(100)의 하부 표면에 그라운드(240)를 형성한다.
이와 같이 하여, 마이크로스트립 구조의 반도체 패키지(200a)가 제작될 수 있다.
또한, 본 발명의 실시 예에 따른 TOV의 공정 방식을 이용하면, 임베디드(embedding) 반도체 패키지도 구현할 수 있다. 이러한 실시 예에 대하여 도 10a 내지 도 10e를 참고로 하여 설명한다.
도 10a 내지 도 10e는 각각 본 발명의 제3 실시 예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도이다.
도 10e를 보면, 반도체 패키지(200b)는 하나의 반도체 기판 즉, 실리콘 기판(210) 위에 나선형 인덕터(230), 베어 칩(bare chip)(250)과 박막 레지스터(260), 박막 커패시터(270), 상부 전극(280) 및 하부 전극(290)을 포함한다.
이러한 반도체 패키지(200b)의 제조 방법에 대해 설명한다.
먼저, 도 10a를 참조하면, 실리콘 기판(100)에 산화막을 형성한 후, 박막 레지스터(260)와 박막 커패시터(270)를 형성한다. 이때, 도시하지는 않았지만, 박막 레지스터(260)와 박막 커패시터(270) 외에도 하나 이상의 트랜지스터(transistor)로 구성된 회로가 형성될 수 있다.
그런 후에, 식각을 통해 삽입하고자 하는 베어 칩(250)보다 깊고 넓게 구멍(212g)을 형성한다. 이와 동시에 실장할 나선형 인덕터(230)의 위치에 구멍(212b)을 형성하고, 박막 레지스터(260)와 후속하는 공정에 의해 형성되는 하부 전극(290)과의 연결 부위와 나선형 인덕터(230)와 후속하는 공정에 의해 형성되는 하부 전극(290)과의 연결 부위에도 구멍(212h, 212i)을 형성한다.
이후, 도 10b를 참조하면, 구멍(212g)에 베어 칩(250)을 고정하기 위한 에폭시 박막(epoxy layer)(252)을 형성한 후 베어 칩(250)을 삽입한다. 이때, 에폭시 박막(252)으로 전도성 에폭시 또는 절연 에폭시가 사용될 수 있다.
다음, 도 10c를 참조하면, TOV의 공정과 유사한 방법으로 구멍(212b, 212g, 212h, 212i)을 유기 물질로 채우고 평탄화시켜 절연층(214)을 형성하고, 유기 물질로 채워진 구멍(212h, 212i)의 영역에 구멍(212h, 212i)보다 작은 크기의 비아 구멍(218c, 218d)을 형성한다. 또한, 박막 레지스터(260)와 후속하는 공정에 의해 형성되는 상부 전극(280)과의 연결 부위와 베어 칩(250)과 상부 전극(280)과의 연결 부위, 커패시터(270)와 상부 전극(280)과의 연결 부위에도 비아 구멍(218e, 218f, 218g)을 형성한다.
그런 후에, 도 10d를 참조하면, 비아 구멍(218c~218g)을 금속으로 채워 비아 컨택 플러그(234e~234i)를 형성한다.
이어서, 도 10e를 참조하면, 비아 컨택 플러그(234e, 234g~234i) 상에 상부 전극을 형성한다. 즉, 박막 레지스터(260)의 일단에 형성되는 비아 컨택 플러그(234g)와 비아 컨택 플러그(234e)를 통해 박막 레지스터(260)와 전기적으로 연결되는 상부 전극(280)이 형성되고, 박막 레지스터(260)의 타단에 형성되는 비아 컨택 플러그(234g)와 베어 칩(250)의 일단에 형성되는 비아 컨택 플러그(234h)를 통해 박막 레지스터(260)와 베어 칩(250)을 전기적으로 연결하는 상부 전극(280)이 형성된다. 또한, 베어 칩(250)의 타단에 형성되는 비아 컨택 플러그(234h)와 커패시터(270)의 일단에 연결되는 비아 컨택 플러그(234i)를 통해 베어 칩(250)과 커패시터(270)를 연결하는 상부 전극(280)이 형성된다.
이후, 앞서 설명한 제조 방법과 유사한 방법으로 나선형 인덕터(230)를 실장하고, 박막 레지스터(260) 및 박막 커패시터(270) 등의 집적 수동 소자(integrated passive device, IPD)와 베어 칩(250)을 외부로부터 보호하기 위하여 실리콘 기판(210)의 상측에 EMC(Epoxy Molding Compound)를 주입하여 몰딩한다.
이후, 실리콘 기판(210)을 갈아내어 하부의 관통 비아가 노출되도록 한 뒤 실리콘 기판(210)의 하면에 하부 전극(290)을 형성하고 범프(295)를 형성한다.
이렇게 함으로써, 박막 레지스터(260) 및 커패시터(270) 등의 IPD와 베어 칩(250)이 결합된 반도체 패키지(200b)가 완성된다.
이때, 만일 TOV 공정과 몰딩 공정을 적용하지 않는 경우(단, TOV 공정에서 나선형 인덕터 및 IC 임베디드 공정은 적용), 패키지된 모듈의 입출력 단자는 상부에 위치하게 되고 외부와의 연결을 위해서는 와이어 본딩을 이용해 연결이 가능하다.
반도체 패키지(200b)의 입출력 단자를 반도체 패키지(200b)의 하부에 위치시킬 경우, 반도체 패키지(200b)는 도 10e와 같이 플립 칩(Filp-Chip)을 위한 BGA(ball grid array) 구조로 제작되거나 MLF(MicroLeadFrame) 구조로도 제작이 가능하다.
또한, 개별의 반도체 패키지를 적층하여 3차원 구조의 반도체 패키지로 구현할 수도 있다.
도 11은 본 발명의 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 11을 참조하면, 반도체 패키지(200c)는 적층되어 있는 복수의 반도체 패키지 모듈(200b1, 200b2, 200b3)을 포함한다. 이들 반도체 패키지 모듈(200b1, 200b2, 200b3)은 도 10a 내지 도 10e에 도시한 공정 기술이 적용되어 제작될 수 있다.
도 11에서는 반도체 패키지 모듈(200b1, 200b2, 200b3)이 모두 동일한 IPD와 베어 칩(250)을 실장하는 것으로 도시하였으나, 이들 반도체 패키지 모듈(200b1, 200b2, 200b3)은 이종 및 서로 다른 크기의 베어 칩을 실장할 수 있다. 즉, 반도체 패키지 모듈(200b1, 200b2, 200b3)은 동일한 규격으로 패키징 되지만, 반도체 패키지 모듈(200b1, 200b2, 200b3)은 이종 및 서로 다른 크기의 베어 칩을 실장할 수 있으며, 이러한 반도체 패키지 모듈(200b1, 200b2, 200b3)을 적층하여 3차원의 반도체 패키지가 완성된다. 이때, 개별의 반도체 패키지 모듈(200b1, 200b2, 200b3)을 적층하기 위해 TOV의 공정을 이용하여 형성된 비아(219)를 통해 각 반도체 패키지 모듈(200b1, 200b2, 200b3)이 서로 전기적으로 연결된다.
이와 같이, 본 발명의 실시 예에 따르면, 이종 및 다양한 크기의 베어 칩을 실장한 반도체 패키지 모듈을 TOV의 공정을 이용하여 적층할 수 있으며, 이로 인해 효율적인 3차원의 반도체 패키지를 구현할 수가 있다.
도 12는 본 발명의 제2 실시 예에 따른 관통 실리콘 비아 제조 방법을 설명하기 위한 공정 단계를 나타낸 흐름도이고, 도 13a 내지 도 13f는 도 12의 공정 단계별 단면도를 나타낸 도면이다.
도 12 및 도 13a 내지 도 13f를 참조하면, 실리콘 기판(100)에 구멍(102)을 형성한 후, 도 13b에 도시한 바와 같이 1차 금속층(109)을 형성한다는 점을 제외하면 제1 실시 예에 따른 관통 실리콘 비아 제조 방법과 동일하다.
즉, 도 12 및 도 13b를 참고하면, 구멍(102)을 형성한 후, 전기 도금 또는 증착 방법을 사용하여 금속으로 1차 금속층(109)을 형성한다(S115).
이후의 공정은 제1 실시 예에 따른 관통 실리콘 비아 제조 방법과 유사하다. 단, 도 13f에 도시한 바와 같이, 실리콘 기판(100)의 상부 표면에 대한 CMP 공정은 금속과 유기 물질을 제거하고 추가적으로 1차 금속층(109)까지 제거할 수 있을 때까지 수행할 수 있다. 이러한 1차 금속층(109)을 전극으로 전해 도금을 수행하여 전원층 또는 그라운드 층으로 이용할 수 있다. 따라서, 이러한 방법으로 제조된 TOV를 동축 TOV라 하며, 동축 TOV의 제조 공정을 이용하여서도 본 발명의 제1 내지 제4 실시 예에 따른 반도체 패키지(200, 200a~200c)를 제조할 수 있다.
이러한 동축 TSV의 공정을 이용하여 반도체 패키지(200, 200a~200c)를 제작하면, 신호 차폐를 통한 신호 간섭을 최소화할 수 있으며, 고주파 영역에서의 신호 손실 또한 최소화할 수가 있다.
즉, 앞서 적용되었던 것과 동일한 방식의 다층 배선 공정을 이용해 고주파 전송선 및 나선형 인덕터의 제작이 가능하다. 전기적 연결을 위한 금속 패턴을 형성할 수 있으며, 실리콘 기판(100)의 후면을 갈아내어 비아가 노출되도록 한 뒤 금속 패턴을 하여 전기적 연결을 위한 패드 또는 솔더볼을 형성할 수도 있다.
본 발명의 실시 예는 이상에서 설명한 장치 및/또는 방법을 통해서만 구현되는 것은 아니며, 본 발명의 실시 예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시 예의 기재로부터 본 발명이 속하는 기술 분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.

Claims (6)

  1. 실리콘 기판에 적어도 하나의 제1 구멍을 형성하는 단계,
    상기 적어도 하나의 제1 구멍이 형성된 실리콘 기판 위에 제1 금속층을 형성하는 단계,
    상기 적어도 하나의 제1 구멍을 유기 물질로 채워서 상기 제1 금속층 위에 절연층을 형성하는 단계,
    상기 유기 물질로 채워진 적어도 하나의 제1 구멍의 위치에 상기 제1 구멍의 크기보다 작은 크기의 적어도 하나의 제2 구멍을 형성하는 단계, 그리고
    상기 적어도 하나의 제2 구멍을 금속으로 채워서 상기 절연층 위에 제2 금속층을 형성하는 단계
    를 포함하는 반도체 패키지의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 금속층을 형성한 후 상기 실리콘 기판의 하부 표면으로 상기 제1 금속층 및 상기 제2 금속층을 노출시키는 단계
    를 더 포함하는 반도체 패키지의 제조 방법.
  3. 제2항에서,
    상기 제1 금속층은 전원층 또는 그라운드층으로 사용되고, 상기 제2 금속층은 상기 실리콘 기판의 상하부로 신호 전달을 위해 사용되는 반도체 패키지의 제조 방법.
  4. 제1항에서,
    상기 제1 금속층을 형성하는 단계는 금속으로 전기 도금하거나 상기 실리콘 기판 위를 상기 금속으로 증착하는 단계를 포함하는 반도체 패키지의 제조 방법.
  5. 삭제
  6. 삭제
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