KR20060063209A - A method for forming a metal line in semiconductor device - Google Patents

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조윤석
김광옥
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Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 하드 마스크 패턴을 식각 마스크로 이용한 절연막의 식각에 의해 하부배선을 노출시키는 콘택홀이 형성된 기판이 제공되는 단계와, 상기 하드 마스크 패턴을 제거함과 동시에 노출된 상기 하부배선을 식각하는 단계와, 상기 식각된 하부배선의 내측벽에 접속되도록 상기 콘택홀이 매립되는 금속층을 형성하는 단계를 포함함으로써, 금속배선 형성을 위한 공정의 단순화 및 공정 비용의 절감을 동시에 가져올 수 있을 뿐만 아니라 금속배선 간 콘택 저항을 감소시킬 수 있다.
The present invention relates to a method for forming a metal wiring of a semiconductor device, comprising: providing a substrate having a contact hole exposing a lower wiring by etching an insulating film using the hard mask pattern as an etching mask, and removing the hard mask pattern; Simultaneously etching the exposed lower wiring and forming a metal layer in which the contact hole is embedded so as to be connected to the inner wall of the etched lower wiring, thereby simplifying the process for forming the metal wiring and reducing the process cost. In addition to savings, the contact resistance between metal lines can be reduced.

반도체 소자, 하드 마스크 패턴, 플라즈마 이방성 식각, 금속배선. Semiconductor device, hard mask pattern, plasma anisotropic etching, metallization.

Description

반도체 소자의 금속배선 형성방법{A METHOD FOR FORMING A METAL LINE IN SEMICONDUCTOR DEVICE} A METHOD FOR FORMING A METAL LINE IN SEMICONDUCTOR DEVICE             

도 1 내지 도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시한 단면도. 1 to 4 are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device according to a preferred embodiment of the present invention.

도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속배선 형성공정과 비교하기 위한 단면도.
5 is a cross-sectional view for comparing with a metal wiring forming process of a semiconductor device according to a preferred embodiment of the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10 : 반도체 기판10: semiconductor substrate

11 : 베리어 메탈11: Barrier Metal

12 : 하부배선 12: lower wiring

13 : 층간 절연막13: interlayer insulation film

14 : 하드 마스크(하드 마스크 패턴)14: hard mask (hard mask pattern)

15 : 콘택홀15 contact hole

16 : 베리어 메탈16: Barrier Metal

17 : 상부배선
17: upper wiring

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 하드 마스크 스킴(hard mask scheme)을 이용한 금속배선 간 콘택에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings in semiconductor devices, and more particularly, to contact between metal wirings using a hard mask scheme.

반도체 소자가 고집적화되어 감에 따라 소자 패턴 간의 거리가 좁아지고, 식각 마스크(mask)인 포토 레지스트(photo resist)막의 두께는 얇아지고 있는 추세에 있다. 포토 레지스트막의 두께가 얇아지면 높은 종횡비를 갖는 콘택홀(contact hole)이나, 셀프 얼라인(Self-aligned) 콘택홀 형성공정에서는 포토 레지스트막이 산화막이나 임의의 막질을 식각하는데 마스크 역할을 완벽하게 수행할 수 없게 된다. 이에 따라, 최근에는 하드 마스크 스킴(hard mask scheme)이 제안되어 사용되고 있다.As semiconductor devices become more integrated, the distance between device patterns becomes narrower, and the thickness of a photoresist film as an etching mask becomes thinner. When the thickness of the photoresist film becomes thin, in the process of forming a contact hole having a high aspect ratio or a self-aligned contact hole, the photoresist film may perform a mask to etch an oxide film or an arbitrary film quality. There will be no. Accordingly, a hard mask scheme has recently been proposed and used.

하드 마스크 스킴은 식각하고자 하는 소정 막 상에 하드 마스크를 증착한 후 포토 레지스트 패턴을 이용하여 우선적으로 하드 마스크를 패터닝한다. 그런 다음, 포토 레지스트 패턴을 제거한 후 패터닝된 하드 마스크를 이용하여 하부 막을 식각하는 공정으로 이루어진다. 이때, 하드 마스크는 폴리 실리콘(Poly silicn), 텅스텐(W) 및 비정질 실리콘(amorphous silicon) 등 다양한 물질로 형성할 수 있다.In the hard mask scheme, a hard mask is deposited on a predetermined film to be etched, and then the hard mask is preferentially patterned using a photoresist pattern. Thereafter, after removing the photoresist pattern, the lower layer is etched using the patterned hard mask. In this case, the hard mask may be formed of various materials such as polysilicon, tungsten (W), and amorphous silicon.

이러한 하드 마스크 스킴은 반도체 소자의 금속배선 형성공정시 다양하게 사용되고 있다. 특히, 두께가 높아지는 다층 금속배선을 갖는 반도체 소자의 제조공 정에 널리 적용되고 있다. 일례로, 하부배선과 상부배선 간을 관통하는 콘택홀 형성공정시 사용되고 있다.Such hard mask schemes are used in various ways in the metallization process of semiconductor devices. In particular, it is widely applied to the manufacturing process of a semiconductor device having a multi-layered metal wiring with a high thickness. For example, it is used in the process of forming a contact hole penetrating between the lower wiring and the upper wiring.

일반적으로, 하드 마스크를 이용하여 콘택홀을 형성한 후 식각 마스크로 사용된 하드 마스크는 제거되는데, 하드 마스크 제거공정시 사용되는 식각용액에 하부배선이 그대로 노출되어 손상되는 문제가 발생한다. 이에 따라, 종래에는 콘택홀을 형성한 후 바로 하드 마스크를 제거하지 않고, 후속 공정인 금속 콘택 플러그 형성공정시 하드 마스크를 제거하고 있다.In general, the hard mask used as an etch mask is removed after the contact hole is formed using the hard mask, and the lower wiring is exposed to the etching solution used during the hard mask removal process, thereby causing damage. Accordingly, in the related art, the hard mask is not removed immediately after forming the contact hole, but the hard mask is removed during the subsequent metal contact plug forming process.

그러나, 상술한 바와 같이 금속 콘택 플러그 형성공정시 잔류되어 있는 하드 마스크를 제거하는 경우 공정이 복잡해질 뿐만 아니라, 여러 번 반복적으로 실시되는 식각공정에 의해 잔류물(residue)이 생성되어 소자의 동작 특성을 저하시키는 문제점을 유발시킨다. 이러한 문제점으로 인하여 콘택홀 형성 직후 CMP(Chemical Mechanical Polishing) 공정을 이용하여 하드 마스크를 제거하는 방법이 제안되어 사용되고 있으나, 이 경우에는 공정의 단순화는 이룰 수 있지만, CMP 장비의 사용으로 인해 공정 비용이 증가하는 문제점이 유발되어 이에 대한 해결책으로는 부적합하다.
However, as described above, when the hard mask remaining in the metal contact plug forming process is removed, not only the process is complicated but also a residue is generated by an etching process repeatedly performed several times, thereby operating characteristics of the device. Causes the problem of deteriorating. Due to this problem, a method of removing a hard mask by using a CMP (Chemical Mechanical Polishing) process is proposed and used immediately after the formation of a contact hole, but in this case, the process can be simplified, but the process cost is increased due to the use of CMP equipment. There is an increasing problem and is not suitable as a solution.

따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로, 하드 마스크 스킴을 이용한 배선간 콘택 공정시, 그 공정을 단순화시켜 제조 비용을 최소화할 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다. Accordingly, the present invention has been proposed to solve the above problems, and provides a method for forming a metal wiring of a semiconductor device that can minimize the manufacturing cost by simplifying the process during the inter-wire contact process using a hard mask scheme. There is a purpose.                         

또한, 본 발명의 다른 목적은 하드 마스크 스킴을 이용한 배선간 콘택 공정시 금속배선 간 콘택저항을 감소시킬 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 있다.
In addition, another object of the present invention is to provide a method for forming metal wirings of a semiconductor device capable of reducing contact resistance between metal wirings in an inter-wire contact process using a hard mask scheme.

상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 하드 마스크 패턴을 식각 마스크로 이용한 절연막의 식각에 의해 하부배선을 노출시키는 콘택홀이 형성된 기판이 제공되는 단계와, 상기 하드 마스크 패턴을 제거함과 동시에 노출된 상기 하부배선을 식각하는 단계와, 상기 식각된 하부배선의 내측벽에 접속되도록 상기 콘택홀이 매립되는 금속층을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공한다.According to an aspect of the present invention, there is provided a substrate in which a contact hole for exposing a lower wiring is formed by etching an insulating layer using a hard mask pattern as an etching mask. And removing and etching the exposed lower interconnection and forming a metal layer in which the contact hole is embedded so as to be connected to an inner wall of the etched lower interconnection.

상기에서 설명한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 상에 베리어 메탈과 비트라인을 형성하는 단계와, 상기 비트라인 상에 절연막을 형성하는 단계와, 상기 절연막 상에 콘택영역이 오픈된 하드마스크 패턴을 형성하는 단계와, 상기 오픈영역의 절연막을 식각하여 상기 비트라인 일부 표면이 노출된 콘택홀을 형성하는 단계와, 상기 하드 마스크 패턴을 제거함과 동시에 상기 노출된 비트라인을 식각하여 상기 베리어 메탈을 노출시키는 단계와, 상기 식각된 비트라인 내측면에 접속되도록 상기 콘택홀에 매립되는 금속층을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공한다.
According to another aspect of the present invention, there is provided a method of forming a barrier metal and a bit line on a substrate, forming an insulating film on the bit line, and opening a contact region on the insulating film. Forming a hard mask pattern; etching the insulating layer of the open region; forming a contact hole exposing a part of the bit line surface; removing the hard mask pattern, and simultaneously etching the exposed bit line. And forming a metal layer buried in the contact hole so as to be connected to the etched bit line inner surface.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 1 내지 도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시된 단면도들이다. 여기서, 도 1 내지 도 4에 도시된 참조번호들 중 서로 동일한 참조번호는 동일한 기능을 하는 동일 요소이다. 1 to 4 are cross-sectional views illustrating a method of forming metal wirings of a semiconductor device in accordance with a preferred embodiment of the present invention. Here, the same reference numerals among the reference numerals shown in FIGS. 1 to 4 are the same elements having the same function.

먼저, 도 1에서 보는 바와 같이, 전처리 세정공정에 의해 세정된 반도체 기판(10)을 제공한다. 상기 전처리 세정공정은 DHF(Diluted HF)로 세정한 후 SC-1(NH4OH/H2O2/H2O)로 실시되거나, BOE(Buffer Oxide Etchant)로 세정한 후 SC-1로 순차적으로 실시될 수 있다. First, as shown in FIG. 1, the semiconductor substrate 10 cleaned by the preprocessing washing process is provided. The pretreatment cleaning process is performed with DHF (Diluted HF) followed by SC-1 (NH 4 OH / H 2 O 2 / H 2 O), or with BOE (Buffer Oxide Etchant) followed by SC-1 It can be carried out as.

이어서, 반도체 기판(10) 상에 소정의 반도체 구조물층(미도시)을 형성한다. 여기서, 반도체 구조물층은 포토 다이오드, 트랜지스터(transistor), 메모리 셀(memory cell), 캐패시터(capacitor), 접합층, 도전층, 절연층 및 배선들 중 적어도 어느 하나를 포함할 수 있다.Subsequently, a predetermined semiconductor structure layer (not shown) is formed on the semiconductor substrate 10. The semiconductor structure layer may include at least one of a photodiode, a transistor, a memory cell, a capacitor, a junction layer, a conductive layer, an insulating layer, and wirings.

이어서, 반도체 구조물층 상부에 베리어 메탈(11)을 증착한다. 여기서, 베리어 메탈(11)은 후속 공정을 통해 형성될 하부배선에 포함된 원자(예컨태, 구리, 텅스텐 원자)들이 반도체 구조물층의 하부로 확산되는 것을 방지하는 기능을 수행한다. 예컨대, 이러한 베리어 메탈(11)은 Ta, TaN, TaC, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, WBN, WC, Co 및 CoSi2 중 어느 하나로 형성될 수 있다. Subsequently, the barrier metal 11 is deposited on the semiconductor structure layer. Here, the barrier metal 11 functions to prevent the atoms (eg, copper and tungsten atoms) included in the lower wiring to be formed through the subsequent process from diffusing to the bottom of the semiconductor structure layer. For example, the barrier metal 11 may be formed of any one of Ta, TaN, TaC, TaAlN, TaSiN, TaSi 2 , Ti, TiN, TiSiN, WN, WBN, WC, Co, and CoSi 2 .

이어서, 베리어 메탈(11) 상부에 하부배선(12)을 형성한다. 이때, 하부배선(12)은 구리, 텅스텐, 알루미늄으로 형성할 수 있으나, 여기서는 텅스텐으로 형성한다. 여기서, 하부 배선은 DRAM 소자에서는 비트라인(bit line)에 해당한다.Subsequently, a lower wiring 12 is formed on the barrier metal 11. In this case, the lower wiring 12 may be formed of copper, tungsten, or aluminum, but is formed of tungsten. Here, the lower wiring corresponds to a bit line in the DRAM device.

이어서, 하부배선(12) 상에 층간 절연막(13)을 증착한다. 여기서, 층간 절연막(13)은 소자의 RC(Resistance Capacitance) 지연을 감소시키기 위하여 저유전막으로 형성하는 것이 바람직하다. 저유전막은, SiO2 계열의 산화물에 C, F, B, P 및 In 등의 불순물이 결합 또는 삽입되어 형성된 막일 수 있다. 예컨대, BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), USG(Un-doped Silicate Glass), FSG(Fluorinated Silicate Glass) 막일 수 있다. 또한, 층간 절연막(13)은 상기 물질들이 단일막으로 형성되거나, 적어도 2층 이상 적층된 복합 구조로 형성될 수도 있다. Next, the interlayer insulating film 13 is deposited on the lower wiring 12. Here, the interlayer insulating layer 13 is preferably formed of a low dielectric film in order to reduce the resistance capacitance (RC) delay of the device. The low dielectric film may be a film formed by bonding or inserting impurities such as C, F, B, P, and In to an SiO 2 series oxide. For example, it may be a Boron Phosphorus Silicate Glass (BPSG), Phosphorus Silicate Glass (PSG), Un-doped Silicate Glass (USG), or Fluorinated Silicate Glass (FSG) film. In addition, the interlayer insulating layer 13 may be formed of a single layer or a complex structure in which at least two layers are stacked.

이어서, 층간 절연막(13)은 평탄화공정을 통해 평탄화될 수 있는데, 이때, 평탄화공정은 CMP(Chemical Mechanical Polishing) 방식으로 실시되는 것이 바람직하다. Subsequently, the interlayer insulating layer 13 may be planarized through a planarization process. In this case, the planarization process may be performed by a chemical mechanical polishing (CMP) method.

이어서, 층간 절연막(13) 상에 하부배선(12)과 동일한 물질로 하드 마스크(14)를 증착한다. 예컨대, 여기서는 텅스텐으로 형성한다. Subsequently, the hard mask 14 is deposited on the interlayer insulating layer 13 by the same material as the lower wiring 12. For example, it is formed of tungsten.

이어서, 하드 마스크(14) 상에 포토레지스트 패턴(미도시)을 형성하고, 포토레지스트 패턴(미도시)을 식각 마스크로 하여 식각공정을 진행하여 하드 마스크(14)를 패터닝한다. Subsequently, a photoresist pattern (not shown) is formed on the hard mask 14, and an etching process is performed using the photoresist pattern (not shown) as an etching mask to pattern the hard mask 14.                     

이어서, 스트립(strip) 공정을 통해 포토레지스트 패턴(미도시)을 제거하고, 패터닝된 하드 마스크(14)(이하, 하드 마스크 패턴이라 함)를 식각 마스크로 하여 층간 절연막(13)을 식각한다. 이로써, 원하는 콘택영역의 하부배선(12)의 표면이 노출되는 콘택홀(15)이 형성된다.Subsequently, the photoresist pattern (not shown) is removed through a strip process, and the interlayer insulating layer 13 is etched using the patterned hard mask 14 (hereinafter, referred to as a hard mask pattern) as an etching mask. As a result, a contact hole 15 through which the surface of the lower wiring 12 of the desired contact region is exposed is formed.

이어서, 콘택홀(15)을 형성하기 위한 식각공정시 발생된 폴리머(polymer)와 같은 잔류물을 제거하기 위한 세정공정을 실시할 수도 있다.Subsequently, a cleaning process may be performed to remove residues such as polymers generated during the etching process for forming the contact hole 15.

이어서, 도 2에 도시된 바와 같이, 플라즈마 이방성 식각공정을 실시하여 층간 절연막(13) 상에 잔류되어 있는 하드 마스크 패턴(14)을 제거하는 동시에 콘택홀(15; 도 1 참조)을 통해 노출된 하부배선(12)을 식각한다.Subsequently, as shown in FIG. 2, the plasma anisotropic etching process is performed to remove the hard mask pattern 14 remaining on the interlayer insulating layer 13 and at the same time, exposed through the contact hole 15 (see FIG. 1). The lower wiring 12 is etched.

이때, 플라즈마 이방성 식각공정은 100℃ 이하(바람직하게는, 50℃ 내지 100℃)의 온도에서 100mTorr 이하(바람직하게는, 50mTorr 내지 100mTorr)의 압력 조건으로 SF6, NF3 및 CF4 중 어느 하나의 가스에 N2 가스를 첨가한 가스를 이용하여 실시한다. 예컨대 압력과 온도가 낮아질수록 이방성이 커지고, 첨가되는 N2 가스의 용량이 증가할수록 이방성이 커진다. 따라서, 이러한 특성을 고려하여 베리어 메탈(11)에 대한 하부배선(12)의 식각 선택비를 적절히 조절함으로써 베리어 메탈(11)이 손상되는 것 또한 방지할 수 있다. At this time, the plasma anisotropic etching process is any one of SF 6 , NF 3 and CF 4 under a pressure condition of 100mTorr or less (preferably, 50mTorr to 100mTorr) at a temperature of 100 ℃ or less (preferably 50 ℃ to 100 ℃) Is carried out using a gas in which N 2 gas is added to the gas. For example, the lower the pressure and temperature, the higher the anisotropy, and the higher the capacity of the N 2 gas to be added. Therefore, the barrier metal 11 may be prevented from being damaged by appropriately adjusting the etching selectivity of the lower wiring 12 with respect to the barrier metal 11 in consideration of such characteristics.

이처럼, 본 발명의 바람직한 실시예에서는 콘택홀(15)을 형성한 후 하부배선(12)과 동일한 물질로 이루어진 하드 마스크 패턴(14)을 제거하는 동시에 하부배선(12)을 식각함으로써 공정의 단순화를 가져올 수 있을 뿐만 아니라, 공정 비용의 절감효과를 가져올 수 있다.As described above, in the preferred embodiment of the present invention, after the contact hole 15 is formed, the hard wiring pattern 14 made of the same material as the lower wiring 12 is removed, and the lower wiring 12 is etched to simplify the process. Not only can it be brought, it can also reduce the cost of the process.

또한, 하드 마스크 패턴(14) 및 하부배선(12)의 식각시에 플라즈마 이방성 식각공정을 실시하여, 하부배선(12)의 측벽이 식각되지 않게 하여 하부배선(12)의 측벽 손상을 방지함과 동시에 하부배선(12)과 상부배선 간의 콘택저항을 감소시킬 수 있다. 이러한 금속배선 간 콘택저항 감소에 대하여는 하기에서 더욱 상세히 설명하겠다. 반면에, 플라즈마 이방성 식각공정을 거치지 않게 되면 도 5에서와 같이, 하부배선(12)의 측벽이 식각되는 하부배선(120의 측벽 손상(C)이 발생하게 된다. 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속배선 형성공정과 비교하기 위한 단면도로써, 도 5에 도시되었으나 미설명된 부호 110은 반도체 기판이고, 113은 층간 절연막이다.In addition, during the etching of the hard mask pattern 14 and the lower wiring 12, a plasma anisotropic etching process is performed to prevent sidewall damage of the lower wiring 12 by preventing the sidewall of the lower wiring 12 from being etched. At the same time, the contact resistance between the lower wiring 12 and the upper wiring can be reduced. The reduction of contact resistance between the metal wires will be described in more detail below. On the other hand, if the plasma anisotropic etching process is not performed, sidewall damage C of the lower interconnection 120 is etched, as shown in Fig. 5, in which the sidewall of the lower interconnection 12 is etched. A cross-sectional view of the semiconductor device according to an exemplary embodiment, which is a cross-sectional view of the semiconductor device, is shown in FIG.

이어서, 도 3에 도시된 바와 같이, 하드 마스크 패턴(14)이 모두 제거되고 노출된 하부배선(12)이 패터닝된 결과물의 전체 상부면의 단차를 따라 베리어 메탈(16)을 증착한다. 여기서, 베리어 메탈(16)은 Ta, TaN, TaC, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, WBN, WC, Co 및 CoSi2 중 어느 하나로 형성되거나, 이들이 적어도 2층으로 적층된 구조로 형성될 수 있다. 여기서, 베리어 메탈(16)을 적층구조로 형성하는 이유는 다음과 같다. 예컨대 Ti/TiN막의 적층구조로 형성된 경우 Ti막은 접착층(glue layer)으로 기능하는데, 그 이유는 TiN막의 접착성이 낮아 하부층과의 접착력이 감소하기 때문이다. 이때 베리어 메탈(16)은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방식으로 증착될 수 있다.Then, as shown in FIG. 3, the hard mask pattern 14 is removed and the exposed lower wiring 12 deposits the barrier metal 16 along the step of the entire top surface of the patterned result. Here, the barrier metal 16 is formed of any one of Ta, TaN, TaC, TaAlN, TaSiN, TaSi 2 , Ti, TiN, TiSiN, WN, WBN, WC, Co, and CoSi 2 , or they are stacked in at least two layers. It may be formed into a structure. Here, the reason for forming the barrier metal 16 in a laminated structure is as follows. For example, when the Ti / TiN film is formed in a stacked structure, the Ti film functions as a glue layer because the adhesion of the TiN film to the lower layer is reduced. In this case, the barrier metal 16 may be deposited by physical vapor deposition (PVD), chemical vapor deposition (CVD), or atomic layer deposition (ALD).

이어서, 도 4에 도시된 바와 같이, 콘택홀(미도시)이 매립되도록 베리어 메탈(16)이 형성된 전체 구조 상부에 금속물질을 증착한다. 이로써, 상부배선(17) 또는 콘택플러그가 형성된다. 이때, 상부배선(17)은 콘택홀 내부에 보이드(void)가 생성되지 않도록 증착하는 것이 바람직하며, 구리, 텅스텐, 알루미늄과 같은 도전층으로 형성한다. 이러한 콘택플러그(17)는 CVD, PVD, ALD, 무전해 도금 또는 전기 도금법(electroplating)으로 증착할 수 있다. Subsequently, as shown in FIG. 4, a metal material is deposited on the entire structure in which the barrier metal 16 is formed to fill the contact hole (not shown). As a result, the upper wiring 17 or the contact plug is formed. At this time, the upper wiring 17 is preferably deposited so that voids are not generated in the contact hole, and is formed of a conductive layer such as copper, tungsten, or aluminum. The contact plug 17 may be deposited by CVD, PVD, ALD, electroless plating or electroplating.

이와 같이, 본 발명의 바람직한 실시예에 따르면, 층간 절연막에 콘택홀을 형성한 직후 하드 마스크 패턴을 제거함으로써 공정의 단순화를 가져올 수 있고 이에 따라 제조 비용이 절감하는 효과가 있다.As described above, according to an exemplary embodiment of the present invention, the process may be simplified by removing the hard mask pattern immediately after the contact hole is formed in the interlayer insulating film, thereby reducing the manufacturing cost.

더불어, 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속배선 제조방법에 따르면, 하드 마스크 패턴 제거시 콘택홀 형성으로 인해 노출된 하부배선을 동시에 식각하여 패터닝함으로써 하부배선과 상부배선 간의 콘택저항을 감소시킬 수 있다. 이러한 하부배선과 상부배선 간의 콘택저항 감소에 대하여는 이하에서 더욱 상세히 설명하겠다.In addition, according to the manufacturing method of the metal wiring of the semiconductor device according to the preferred embodiment of the present invention, by reducing the contact resistance between the lower wiring and the upper wiring by simultaneously etching and patterning the lower wiring exposed by the contact hole formation when removing the hard mask pattern. You can. The reduction in contact resistance between the lower and upper wirings will be described in more detail below.

금속배선 간 콘택저항은 하부배선과 상부배선이 접촉되는 접촉면적에 의하여 결정되는데, 앞서 설명한 종래 기술에서는 콘택홀 형성 후 하드 마스크 패턴 제거시에도 하부배선이 제거되지 않으므로 금속배선 간 접촉면적(A)은 πr2(r : 콘택홀 바닥 부분의 반지름)이 된다. 즉, 콘택홀 바닥부분의 면적이 바로 금속배선 간 접 촉면적(A)이 된다. The contact resistance between the metal wires is determined by the contact area between the lower wire and the upper wire. In the above-described conventional technology, the contact area between the metal wires (A) is not removed even when the hard mask pattern is removed after forming the contact hole. Πr 2 (r: Radius of the bottom of the contact hole). In other words, the area of the bottom portion of the contact hole becomes the contact area A between the metal wires.

반면에, 본 발명의 바람직한 실시예에서는 콘택홀(15; 도 1 참조) 형성으로 인해 노출된 하부배선(12)을 하드 마스크 패턴(14) 제거시 플라즈마 이방성 식각 공정을 통해 패터닝하므로, 금속배선 간 접촉면적(B)은 콘택홀(15; 도 1 참조) 바닥부분의 둘레(2πr)와 하부배선의 두께(h)를 곱한 2πrh(r : 콘택홀 바닥 부분의 반지름)가 된다. 예컨대 현재 80nm 기술에서는 r=80nm, h=70nm이므로 본 발명의 바람직한 실시예에 따른 금속배선 간 접촉면적(2h=2×70nm=140nm; B)이 앞서 설명한 종래 기술에 따른 금속배선 간 접촉면적(r=80nm; A)보다 크다. On the other hand, In the preferred embodiment of the present invention, since the lower wiring 12 exposed due to the formation of the contact hole 15 (see FIG. 1) is patterned through the plasma anisotropic etching process when the hard mask pattern 14 is removed, the contact area between the metal wirings ( B) is 2πrh (r: multiplied by the thickness (h) of the bottom wiring and the perimeter (2πr) of the bottom portion of the contact hole 15 (see FIG. 1). Radius of the bottom of the contact hole). For example, in the current 80nm technology, since r = 80nm and h = 70nm, the contact area between metal wires (2h = 2 × 70 nm = 140 nm; B) according to the preferred embodiment of the present invention is the contact area between metal wires according to the prior art described above ( r = 80 nm; greater than A).

따라서, 본 발명의 바람직한 실시예에 따른 금속배선 간 콘택저항은 앞서 언급한 종래 기술의 금속배선 간 콘택저항보다 낮아진다. 즉, 본 발명의 바람직한 실시예에 따라 반도체 소자의 금속배선을 형성하면 금속배선 간 콘택저항 특성을 개선시킬 수 있게 된다.Therefore, the contact resistance between the metal wires according to the preferred embodiment of the present invention is lower than the above-described contact resistance between the metal wires of the prior art. That is, according to the preferred embodiment of the present invention by forming the metal wiring of the semiconductor device it is possible to improve the contact resistance characteristics between the metal wiring.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 반도체 소자의 금속배선 형 성공정시 하부배선을 노출시키는 콘택홀을 형성한 후 하부배선과 동일한 물질로 이루어진 하드 마스크 패턴을 제거하는 동시에 하부배선을 식각함으로써, 공정의 단순화를 가져오고 이를 통해 제조 비용을 절감시킬 수 있다.As described above, according to the present invention, by forming a contact hole for exposing the lower wiring at the time of success of the metal wiring type of the semiconductor device, by removing the hard mask pattern made of the same material as the lower wiring and etching the lower wiring, This simplifies the process and reduces manufacturing costs.

또한, 본 발명에 의하면 플라즈마 이방성 식각공정을 통해 하부배선과 동일한 물질로 이루어진 하드 마스크 패턴을 제거함과 동시에 콘택홀 형성으로 인해 노출된 하부배선을 식각함으로써 하부배선의 손상 없이 하부배선과 상부배선간의 접촉면적을 늘려 금속배선 간 콘택 저항 특성을 개선시킬 수 있다.In addition, according to the present invention, the contact between the lower wiring and the upper wiring is removed without damaging the lower wiring by removing the hard mask pattern made of the same material as the lower wiring through the plasma anisotropic etching process and etching the lower wiring exposed by the contact hole formation. Increasing the area can improve the contact resistance between metal lines.

Claims (6)

하드 마스크 패턴을 식각 마스크로 이용한 절연막의 식각에 의해 하부배선을 노출시키는 콘택홀이 형성된 기판이 제공되는 단계;Providing a substrate having a contact hole exposing a lower wiring by etching the insulating layer using the hard mask pattern as an etching mask; 상기 하드 마스크 패턴을 제거함과 동시에 노출된 상기 하부배선을 식각하는 단계; 및Etching the exposed lower interconnection while removing the hard mask pattern; And 상기 식각된 하부배선의 내측벽에 접속되도록 상기 콘택홀이 매립되는 금속층을 형성하는 단계Forming a metal layer in which the contact hole is buried so as to be connected to an inner wall of the etched lower interconnection 를 포함하는 반도체 소자의 금속배선 형성방법.Metal wiring forming method of a semiconductor device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 하드 마스크 패턴은 상기 하부배선과 동일한 물질로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The hard mask pattern may be formed of the same material as the lower interconnection. 제 1 항에 있어서, The method of claim 1, 상기 상기 하드 마스크 패턴을 제거함과 동시에 노출된 상기 하부배선을 식각하는 단계는 플라즈마 이방석 식각공정을 사용하고, 상기 플라즈마 이방성 식각공정은 50℃ 내지 100℃의 온도범위와 50mTorr 내지 100 mtorr의 압력 조건에서 SF6, NF3 및 CF4 중 어느 하나의 가스에 N2 가스를 첨가한 가스를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.Etching the exposed lower wiring at the same time as removing the hard mask pattern is a plasma anisotropic etching process, the plasma anisotropic etching process is 50 ℃ to 100 ℃ in the temperature range of 50mTorr to 100 mtorr A method for forming a metal wiring in a semiconductor device, characterized by using a gas in which N 2 gas is added to any one of SF 6 , NF 3, and CF 4 . 기판 상에 베리어 메탈과 비트라인을 형성하는 단계;Forming a barrier metal and a bit line on the substrate; 상기 비트라인 상에 절연막을 형성하는 단계;Forming an insulating film on the bit line; 상기 절연막 상에 콘택영역이 오픈된 하드마스크 패턴을 형성하는 단계;Forming a hard mask pattern having an open contact region on the insulating layer; 상기 오픈영역의 절연막을 식각하여 상기 비트라인 일부 표면이 노출된 콘택홀을 형성하는 단계;Etching the insulating layer of the open region to form a contact hole exposing a part of the bit line surface; 상기 하드 마스크 패턴을 제거함과 동시에 상기 노출된 비트라인을 식각하여 상기 베리어 메탈을 노출시키는 단계; 및Removing the hard mask pattern and simultaneously etching the exposed bit line to expose the barrier metal; And 상기 식각된 비트라인 내측면에 접속되도록 상기 콘택홀에 매립되는 금속층을 형성하는 단계Forming a metal layer embedded in the contact hole to be connected to an inner surface of the etched bit line; 를 포함하는 반도체 소자의 금속배선 형성방법.Metal wiring forming method of a semiconductor device comprising a. 제 4 항에 있어서, 상기 비트라인과 상기 하드 마스크 패턴은 텅스텐으로 이루어지는 반도체 소자의 금속배선 형성방법.The method of claim 4, wherein the bit line and the hard mask pattern are made of tungsten. 제 4 항에 있어서,The method of claim 4, wherein 상기 하드 마스크 패턴을 제거함과 동시에 상기 노출된 비트라인을 식각하여 상기 베리어 메탈을 노출시키는 단계는 플라즈마 이방석 식각공정을 사용하고, 상기 플라즈마 이방성 식각공정은 50℃ 내지 100℃의 온도범위와 50mTorr 내지 100 mtorr의 압력 조건에서 SF6, NF3 및 CF4 중 어느 하나의 가스에 N2 가스를 첨가한 가스를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법. Exposing the barrier metal by etching the exposed bit line while removing the hard mask pattern may use a plasma anisotropic etching process, and the plasma anisotropic etching process may have a temperature range of 50 ° C. to 100 ° C. and a range of 50mTorr to 100 ° C. A metal wiring forming method for a semiconductor device, characterized in that carried out using a gas in which N 2 gas is added to any one of SF 6 , NF 3 and CF 4 under a pressure condition of mtorr.
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