KR20060055698A - 소거 시간을 단축시킬 수 있는 불 휘발성 메모리 장치의소거 방법 - Google Patents

소거 시간을 단축시킬 수 있는 불 휘발성 메모리 장치의소거 방법 Download PDF

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Abstract

여기에 개시되는 불 휘발성 메모리 장치의 소거 방법은 어레이의 메모리 셀들을 동시에 소거하는 단계와; 포스트-프로그램 동작시 행들 중 일부를 동시에 선택하는 단계와; 그리고 검증 동작없이 동시에 선택된 행들의 소거된 메모리 셀들을 포스트-프로그램하는 단계를 포함한다.

Description

소거 시간을 단축시킬 수 있는 불 휘발성 메모리 장치의 소거 방법{ERASE METHOD OF NON-VOLATILE MEMORY DEVICE CAPABLE OF REDUCING ERASE TIME}
도 1은 본 발명에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도;
도 2는 도 1에 도시된 어드레스 발생 회로의 출력을 보여주는 도면;
도 3a는 본 발명의 바람직한 실시예에 따른 도 1에 도시된 로컬 워드 라인 선택 회로를 개략적으로 보여주는 블록도;
도 3b는 본 발명의 바람직한 실시예에 따른 도 3a에 도시된 디코더를 보여주는 회로도; 그리고
도 4는 본 발명에 따른 불 휘발성 메모리 장치의 소거 절차를 설명하기 위한 흐름도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 불 휘발성 메모리 장치 110 : 메모리 셀 어레이
120 : 열 선택 회로 130 : 기입 드라이버 회로
140 : 비트 라인 전압 발생 회로 150 : 제어 로직
160 : 어드레스 발생 회로 170 : 워드 라인 전압 발생 회로
180 : 그로벌 워드 라인 선택 회로 190 : 로컬 워드 라인 선택 회로
200 : 워드 라인 구동 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불 휘발성 메모리 장치의 소거 방법에 관한 것이다.
플래시 메모리 장치는 복수의 메모리 영역들이 한번의 프로그램 동작으로 소거 또는 프로그램되는 일종의 EEPROM이다. 일반적인 EEPROM은 단지 하나의 메모리 영역이 한 번에 소거 또는 프로그램 가능하게 하며, 이는 플래시 메모리 장치를 사용하는 시스템들이 동시에 다른 메모리 영역들에 대해 읽고 쓸 때 보다 빠르고 효과적인 속도로 플래시 메모리 장치가 동작할 수 있음을 의미한다. 플래시 메모리 및 EEPROM의 모든 형태는 데이터를 저장하는 데 사용되는 전하 저장 수단을 둘러싸고 있는 절연막의 마멸로 인해서 특정 수의 소거 동작들 후에 마멸된다.
플래시 메모리 장치는 실리콘 칩에 저장된 정보를 유지하는 데 전원을 필요로 하지 않는 방법으로 실리콘 칩 상에 정보를 저장한다. 이는 만약 칩에 공급되는 전원이 차단되면 전원의 소모없이 정보가 유지됨을 의미한다. 추가로, 플래시 메모리 장치는 물리적인 충격 저항성 및 빠른 읽기 접근 시간을 제공한다. 이러한 특징들때문에, 플래시 메모리 장치는 배터리에 의해서 전원을 공급받는 장치들의 저장 장치로서 일반적으로 사용되고 있다. 플래시 메모리 장치는 각 저장 소자에 사용되는 로직 게이트의 형태에 따라 2가지 종류 즉, NOR 플래시 메모리 장치와 NAND 플 래시 메모리 장치로 이루어진다.
플래시 메모리 장치는 셀이라 불리는 트랜지스터들의 어레이에 정보를 저장하며, 각 셀은 1-비트 정보를 저장한다. 멀티-레벨 셀 장치라 불리는 보다 새로운 플래시 메모리 장치들은 셀의 플로팅 게이트 상에 놓인 전하량을 가변시킴으로써 셀 당 1 비트보다 많이 저장할 수 있다.
노어 플래시 메모리 장치에 있어서, 각 셀은 2개의 게이트들을 갖는다는 점을 제외하면 표준 MOSFET 트랜지스터와 유사하다. 첫 번째 게이트는 다른 MOS 트랜지스터들에 있는 것과 같은 제어 게이트 (control gate: CG)이지만, 두 번째 게이트는 절연막에 의해서 둘러싸여 절연된 플로팅 게이트 (floating gate: FG)이다. 플로팅 게이트는 제어 게이트와 기판 (또는 벌크) 사이에 있다. 플로팅 게이트가 절연막에 의해서 절연되어 있기 때문에, 플로팅 게이트에 놓인 전자들은 포획되며 따라서 정보를 저장한다. 전자들이 플로팅 게이트에 놓여있을 때, 제어 게이트로부터의 전계가 전자들에 의해서 변화되며 (부분적으로 상쇄되며), 이는 셀의 문턱 전압 (Vt)이 변화되게 한다. 따라서, 제어 게이트에 특정 전압을 인가함으로써 셀이 읽혀질 때, 셀의 문턱 전압에 따라 전류가 흐르거나 흐르지 않을 것이다. 이는 플로팅 게이트의 전하량에 의해서 제어된다. 전류의 유무가 감지되어 1 또는 0으로 해석되며, 따라서 저장된 데이터가 재생된다. 셀 당 1-비트보다 많이 저장하는 멀티-레벨 셀 장치에 있어서, 플로팅 게이트에 저장된 전자량을 결정하기 위해서 전류의 유무보다는 오히려 흐르는 전류량이 감지될 것이다.
NOR 플래시 셀은 소오스가 접지된 상태에서 제어 게이트 상에 프로그램 전압 을 그리고 드레인에 5-6V의 고전압을 인가함으로써 프로그램된다 (특정 데이터 값으로 설정된다). 이러한 바이어스 조건에 따르면, 드레인에서 소오스로 많은 양의 셀 전류가 흐른다. 이러한 프로그램 방식은 핫-일렉트론 주입 (hot-electron injection)이라 불린다. NOR 플래시 셀을 소거하기 위해서는 제어 게이트와 기판 (또는 벌크) 사이에 큰 전압차가 가해지며, 이는 F-N 터널링 (Fowler-Nordheim tunneling)을 통해 플로팅 게이트로부터 전자들이 빠져나가게 한다. NOR 플래시 메모리 장치의 구성 요소들은 일반적으로 블록들 또는 섹터들이라 불리는 소거 세그먼트들로 구분된다. 섹터 내의 메모리 셀들이 모두 동시에 소거된다. NOR 프로그래밍은, 그러나, 바이트 또는 워드 단위로 수행될 수 있다.
NOR 플래시 메모리 장치의 소거 절차는, 크게, 프리-프로그램 구간 (pre-program interval), 메인 소거 구간 (main erase inverval), 그리고 포스트-프로그램 구간 (post-program interval)으로 구성된다. 프리-프로그램 동작은, 다음에 이어지는 메인 소거시 과도하게 소거되는 메모리 셀들의 발생을 방지하기 위해서, 정상적인 프로그램 동작과 동일한 바이어스 조건을 이용하여 수행된다. 이때, 소거될 메모리 셀들이 모두 프리-프로그램된다. 그 다음에, 섹터의 모든 메모리 셀들이 온-셀 상태를 갖도록 메인 소거 동작이 수행된다. 메인 소거 동작이 시작하면, 섹터 내의 모든 메모리 셀들이 동시에 소거된다. 마지막으로, 메인 소거 구간에서 과도하게 소거된 메모리 셀들을 치유하기 위해서, 포스트-프로그램 동작이 수행된다. 포스트-프로그램 동작은 바이어스 조건을 제외하면 프리-프로그램 동작과 동일하게 수행된다. 즉, 각 워드 라인 (또는 행)에 연결된 메모리 셀들이 바이트 또는 워드 단위로 포스트/소프트-프로그램된다.
앞서 언급된 바와 같이, NOR 프로그래밍은 바이트 또는 워드 단위로 수행된다. 그러한 이유때문에, 앞서 설명된 소거 절차를 이용한 NOR 플래시 메모리 장치의 단점은 프리-프로그램 및 포스트-프로그램 동작들을 수행하는 데 걸리는 시간이 소거 절차에 필요한 전체 시간의 상당 부분을 차지한다는 것이다.
본 발명의 목적은 소거 시간을 단축시킬 수 있는 불 휘발성 메모리 장치의 소거 방법을 제공하는 것이다.
상술한 제반 목적들을 달성하기 위한 본 발명의 일 특징에 따르면, 행들과 열들로 배열된 메모리 셀들로 구성된 어레이를 포함하는 불 휘발성 메모리 장치의 소거 방법이 제공된다. 본 발명에 따른 소거 방법은 상기 어레이의 메모리 셀들을 동시에 소거하는 단계와; 포스트-프로그램 동작시 상기 행들 중 일부를 동시에 선택하는 단계와; 그리고 상기 동시에 선택된 행들의 소거된 메모리 셀들을 포스트-프로그램하는 단계를 포함한다.
이 실시예에 있어서, 상기 포스트-프로그램 동작시 상기 프로그램된 메모리 셀들에 대한 검증 동작이 수행되지 않는다.
이 실시예에 있어서, 상기 동시에 선택된 행들의 소거된 메모리 셀들은 소정 열 단위로 프로그램된다.
이 실시예에 있어서, 상기 어레이의 메모리 셀들이 모두 프로그램될 때까지 상기 선택 및 프로그램 단계들을 반복하는 단계를 더 포함한다.
이 실시예에 있어서, 상기 소거 단계 이전에 오프 상태를 갖도록 상기 메모리 셀들을 프리-프로그램하는 단계를 더 포함한다.
이 실시예에 있어서, 상기 프리-프로그램 단계에서는 상기 프로그램된 메모리 셀들에 대한 검증 동작이 수행되지 않는다.
본 발명의 예시적인 실시예들이 참조 도면들에 의거하여 이하 상세히 설명될 것이다.
도 1은 본 발명에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다. 본 발명에 따른 불 휘발성 메모리 장치는 NOR 플래시 메모리 장치이다. 하지만, 본 발명이 다른 메모리 장치들 (예를 들면, MROM, PROM, FRAM, NAND형 플래시 메모리 장치, 등)에 적용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 1을 참조하면, 본 발명에 따른 불 휘발성 메모리 장치 (100)는 N-비트 데이터 정보 (N=1 또는 그 보다 큰 정수)를 저장하는 메모리 셀 어레이 (110)를 포함한다. 메모리 셀 어레이 (110)는 워드 라인들 (또는 행들) (WL0-WLm)과 비트 라인들 (또는 열들) (BL0-BLn)의 매트릭스로 배열된 메모리 셀들 (도면에는 원으로 표기됨)로 구성된다. 열 선택 회로 (120)는 비트 라인들 (BL0-BLn)을 미리 설정된 단위 (예를 들면, 바이트 또는 워드 단위)로 선택한다. 기입 드라이버 회로 (130)는 제어 로직 (150)에 의해서 제어되며, 선택된 비트 라인들을 비트 라인 전압 발생 회로 (140)로부터의 비트 라인 전압 (VBL)으로 구동한다. 비트 라인 전압 발생 회 로 (140)는 제어 로직 (150)에 의해서 제어된다. 제어 로직 (150)은 각 동작 모드에 따라 메모리 장치 (100)의 전반적인 동작을 제어하도록 구성된다. 특히, 제어 로직 (150)은 소거 동작 모드의 포스트-프로그램 구간에서 제어 신호 (ACC_POST_PGM)를 활성화시킨다. 제어 신호 (ACC_POST_PGM)는 포스트-프로그램 구간 동안 활성화된다.
어드레스 발생 회로 (160)는 프리-프로그램/포스트-프로그램 동작 구간 동안 제어 로직 (150)의 제어에 응답하여 행 어드레스 신호들 (RAi, RAj)을 발생한다. 특히, 어드레스 발생 회로 (160)는 제어 신호 (ACC_POST_PGM)가 활성화되었는 지의 여부에 따라 행 어드레스 (RAj)의 생성이 변경되도록 구성된다. 예를 들면, 행 어드레스 (RAj)가 3-비트 어드레스라고 가정하자. 제어 신호 (ACC_POST_PGM)가 비활성화된 경우, 3-비트 어드레스는 순차적으로 증가/감소될 것이다. 제어 신호 (ACC_POST_PGM)가 활성화된 경우, 3-비트 어드레스 중 일부 (예를 들면, 상위 2-비트)만이 순차적으로 증가/감소되는 반면에 나머지 (예를 들면, 하위 1-비트)는 변화되지 않는다. 이는 이후 상세히 설명될 것이다. 워드 라인 전압 발생 회로 (170)는 제어 로직 (150)에 의해서 제어되며, 워드 라인으로 공급될 워드 라인 전압 (VWL)을 발생한다.
계속해서 도 1을 참조하면, 본 발명에 따른 불 휘발성 메모리 장치 (100)는 그로벌 워드 라인 선택 회로 (global word line selector circuit) (180), 로컬 워드 라인 선택 회로 (local word line selector circuit) (190), 그리고 워드 라인 구동 회로 (word line driver circuit) (200)를 더 포함한다.
그로벌 워드 라인 선택 회로 (180)는 어드레스 발생 회로 (160)로부터의 행 어드레스 (RAi)에 응답하여 그로벌 워드 라인 선택 신호들 (GWLx) 중 하나를 선택한다. 로컬 워드 라인 선택 회로 (190)는 제어 로직 (150)으로부터의 제어 신호 (ACC_POST_PGM)에 응답하여 동작하며, 어드레스 발생 회로 (160)로부터의 행 어드레스 (RAj)에 따라 로컬 워드 라인 선택 신호들 (PWLy) 중 일부 (예를 들면, 하나 또는 그보다 많은 신호들)를 활성화시킨다. 예를 들면, 제어 신호 (ACC_POST_PGM)가 비활성화될 때, 로컬 워드 라인 선택 회로 (190)는 행 어드레스 (RAj)에 응답하여 로컬 워드 라인 선택 신호들 (PWLy) 중 하나를 활성화시킨다. 제어 신호 (ACC_POST_PGM)가 활성화될 때, 로컬 워드 라인 선택 회로 (190)는 행 어드레스 (RAj)에 응답하여 로컬 워드 라인 선택 신호들 (PWLy) 중 한 쌍의 로컬 워드 라인 선택 신호들을 동시에 활성화시킨다. 본 발명에 따른 불 휘발성 메모리 장치 (100)는 하나의 그로벌 워드 라인이 복수 개의 워드 라인들에 대응하는 잘 알려진 계층적인 워드 라인 구조를 갖는다. 워드 라인 구동 회로 (200)는 그로벌 워드 라인 선택 신호들 및 로컬 워드 라인 선택 신호들에 응답하여 워드 라인들 중 일부를 선택하고, 선택된 워드 라인(들)을 워드 라인 전압 (VWL)으로 구동한다. 예를 들면, 하나의 그로벌 워드 라인 선택 신호가 활성화되고 하나의 로컬 워드 라인 선택 신호가 활성화될 때 (또는 제어 신호 (ACC_POST_PGM)가 비활성화될 때), 워드 라인 구동 회로 (200)는 하나의 워드 라인을 워드 라인 전압 (VWL)으로 구동한다. 하나의 그로벌 워드 라인 선택 신호가 활성화되고 2개의 로컬 워드 라인 선택 신호가 활성화될 때 (또는 제어 신호 (ACC_POST_PGM)가 활성화될 때), 워드 라인 구동 회로 (200)는 2개의 워드 라인들을 동시에 워드 라인 전압 (VWL)으로 구동한다.
결론적으로, 본 발명에 따른 불 휘발성 메모리 장치 (100)는 제어 신호 (ACC_POST_PGM)가 활성화될 때 2개의 워드 라인들이 동시에 선택/구동되도록 그리고 제어 신호 (ACC_POST_PGM)가 비활성화될 때 하나의 워드 라인이 선택/구동되도록 구성된다. 앞서 언급된 바와 같이, 제어 신호 (ACC_POST_PGM)는 소거 동작 모드의 포스트-프로그램 구간에서 활성화되며, 이러한 포스트-프로그램 동작을 이하 "가속 포스트-프로그램 동작"이라 칭한다. 따라서, 포스트-프로그램 구간에서 2개의 워드 라인들이 동시에 선택되기 때문에, 포스트-프로그램 동작을 수행하는 데 걸리는 시간이 대략 절반으로 줄어든다.
도 2는 도 1에 도시된 어드레스 발생 회로의 출력을 보여주는 도면이다. 도 2를 참조하면, 어드레스 발생 회로 (160)는 정상적인 동작시 또는 제어 신호 (ACC_POST_PGM)가 비활성화될 때 어드레스 신호들 (RA0-RA2)이 순차적으로 증가/감소되도록 구현된다. 어드레스 발생 회로 (160)는 가속 포스트-프로그램 동작시 또는 제어 신호 (ACC_POST_PGM)가 활성화될 때 어드레스 신호들 (RA0-RA2) 중 2개의 상위 어드레스 신호들 (RA1, RA2)이 순차적으로 증가/감소되도록 구현된다. 이때, 어드레스 신호 (RA0)는 don't care이다.
도 3a는 본 발명의 바람직한 실시예에 따른 도 1에 도시된 로컬 워드 라인 선택 회로 및 워드 라인 구동 회로를 보여주는 블록도이다. 도 3a에는 로컬 워드 라인 선택 회로 및 워드 라인 구동 회로가 부분적으로 도시되어 있다.
도 3a를 참조하면, 로컬 워드 라인 선택 회로 (190)는 복수 개의, 예를 들면, 8개의 디코더들 (191-198)을 포함하며, 디코더들 (191-198) 각각에는 하나의 그로벌 워드 라인에 대응하는 워드 라인들 (이 실시예에 있어서, 8개의 워드 라인들)을 선택하기 위한 행 어드레스 신호들 (RA0-RA2)과 제어 신호 (ACC_POST_PGM)가 인가된다. 디코더들 (191-194) 각각은 입력된 어드레스 신호들 (RA0-RA2)을 디코딩하여 로컬 워드 라인 선택 신호들 (PWL0-PWL7)을 각각 발생한다. 예시적인 실시예에 따른 디코더 (198)는, 도 3b에 도시된 바와 같이, NAND 게이트 (G1)와 NOR 게이트들 (G2, G3)로 구성된다. 제어 신호 (ACC_POST_PGM)가 비활성화될 때, 입력 어드레스 신호들 (RA0-RA2)에 따라 하나의 로컬 워드 라인 선택 신호가 활성화된다. 제어 신호 (ACC_POST_PGM)가 활성화될 때, 앞서 언급된 바와 같이, 하위 어드레스 신호 (R0)는 무시되며, 그 결과 각 디코더는 상위 어드레스 신호들 (RA1, RA2)에 응답하여 대응하는 로컬 워드 라인 신호를 활성화시킨다. 즉, 제어 신호 (ACC_POST_PGM)가 활성화될 때, 2개의 로컬 워드 라인 신호들이 동시에 활성화된다. 예를 들면, 어드레스 신호들 (RA1RA2)이 "00"일 때, 디코더들 (191, 192)은 대응하는 로컬 워드 라인 선택 신호들 (PWL0, PWL1)을 동시에 활성화시킨다. 어드레스 신호들 (RA1RA2)이 "10"일 때, 디코더들 (193, 194)은 대응하는 로컬 워드 라인 선택 신호들 (PWL2, PWL3)을 동시에 활성화시킨다. 즉, 가속 포스트-프로그램 동작시 또는 제어 신호 (ACC_POST_PGM)가 활성화될 때, 2개의 로컬 워드 라인 선택 신호들이 동시에 활성화된다.
계속해서 도 3a를 참조하면, 워드 라인 구동 회로 (200)는 하나의 그로벌 워드 라인 (GWL0)에 대응하는 것으로, 그로벌 워드 라인 선택 신호 (GWL0) 및 로컬 워드 라인 선택 신호들 (PWL0-PWL7)에 응답하여 워드 라인들 중 일부를 워드 라인 전압 (VWL)으로 구동한다. 예를 들면, 하나의 로컬 워드 라인 선택 신호가 활성화될 때, 그로벌 워드 라인 선택 신호의 활성화에 따라 하나의 워드 라인만이 활성화된다. 또는 2개의 로컬 워드 라인 선택 신호들이 활성화될 때, 그로벌 워드 라인 선택 신호의 활성화에 따라 2개의 워드 라인들이 활성화된다.
도 4는 본 발명에 따른 불 휘발성 메모리 장치의 소거 절차를 설명하기 위한 흐름도이다. 이하, 본 발명에 따른 불 휘발성 메모리 장치의 소거 절차가 참조 도면들에 의거하여 상세히 설명될 것이다. 설명에 앞서, 본 발명에 따른 불 휘발성 메모리 장치의 소거 절차는, 크게, 프리-프로그램 구간, 메인 소거 구간, 그리고 포스트-프로그램 구간으로 구성된다.
프리-프로그램 구간에서는, 다음에 이어지는 메인 소거시 과도하게 소거되는 메모리 셀들의 발생을 방지하기 위해서, 정상적인 프로그램 동작과 동일한 바이어스 조건 하에서 모든 메모리 셀들이 프리-프로그램된다 (S100). 본 발명의 프리-프로그램 동작에 따르면, 하나의 행이 선택된 상태에서 미리 정해진 단위 (예를 들면, 바이트 또는 워드 단위)로 선택된 행의 메모리 셀들이 프리-프로그램된다. 선택된 행의 모든 메모리 셀들이 프리-프로그램되면, 다음의 행이 선택된다. 이러한 과정의 반복을 통해 메모리 셀들 모두 프리-프로그램된다. 프리-프로그램 구간에서 는 검증 동작이 수행되지 않는다. 즉, 프로그램 검증 동작없이 오프 상태를 갖도록 모든 메모리 셀들이 프리-프로그램된다. 이후, 모든 메모리 셀들이 온 상태를 갖도록 잘 알려진 방식으로 동시에 소거된다 (S110). 소거 동작이 완료된 후, 본 발명에 따른 가속 포스트-프로그램 동작이 수행된다 (S160). 본 발명에 따른 가속 포스트-프로그램 동작이 이하 상세히 설명될 것이다.
제어 로직 (150)은 소거 동작이 종료된 후 제어 신호 (ACC_POST_PGM)를 활성화시킨다 (S120). 어드레스 발생 회로 (160)는 제어 로직 (150)의 제어에 따라 행 어드레스 (RAi, RAj)를 발생한다. 여기서, 제어 신호 (ACC_POST_PGM)가 활성화될 때, 앞서 설명된 바와 같이, 어드레스 신호들 (RA0-RA2) 중 일부 (RA1, RA2)만이 가변된다. 그로벌 워드 라인 선택 회로 (180)는 행 어드레스 (RAi)에 응답하여 그로벌 워드 라인 선택 신호들 (GWLx) 중 하나 (예를 들면, GWL0)를 활성화시킨다. 이와 동시에, 로컬 워드 라인 선택 회로 (190)는 제어 신호 (ACC_POST_PGM) 및 행 어드레스 (RA1, RA2)에 응답하여 로컬 워드 라인 선택 신호들 (PWL0-PWL7) 중 한 쌍의 선택 신호들을 동시에 활성화시킨다. 예를 들면, 어드레스 신호들 (RA1RA2)이 "00"일 때, 디코더들 (191, 192)은 대응하는 로컬 워드 라인 선택 신호들 (PWL0, PWL1)을 동시에 활성화시킨다. 이는, 앞서 설명된 바와 같이, 2개의 워드 라인들 (WL0, WL1)이 동시에 워드 라인 전압 (VWL)으로 구동됨을 의미한다. 즉, 가속 포스트-프로그램 동작시, 2개의 워드 라인들이 동시에 활성화된다. 이러한 상태에서, 열 선택 회로 (120)는 정해진 단위로 열들 또는 비트 라인들 (BL0-BLn)을 순차적으로 선택하며, 선택된 열들은 기입 드라이버 회로 (130)에 의해서 비트 라인 전압 (VBL)으로 구동된다. 즉, 선택된 워드 라인들 (WL0, WL1)에 연결된 메모리 셀들이 포스트-프로그램된다 (S140).
다음 단계 (S150)에서는 메모리 셀 어레이의 모든 셀들이 포스트-프로그램되었는 지의 여부가 판별된다. 만약 메모리 셀 어레이의 모든 셀들이 포스트-프로그램되지 않았으면, 절차는 S130 단계로 진행한다. 이후, 모든 그로벌 워드 라인들이 선택될 때까지 (또는 모든 워드 라인들이 선택될 때까지) 앞서 설명된 단계들 (S130-S150)이 반복된다. 만약 메모리 셀 어레이의 모든 셀들이 포스트-프로그램되었으면, 소거 절차는 종료된다. 본 발명의 가속 포스트-프로그램 동작에 따르면, 프리-프로그램 동작과 마찬가지로, 프로그램 검증 동작없이 모든 메모리 셀들이 포스트-프로그램된다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 2개의 워드 라인들이 동시에 선택된 상태에서 포스트-프로그램 동작을 수행함으로써 포스트-프로그램 시간을 단축시킬 수 있다. 결과적으로, 소거 시간을 줄이는 것이 가능하다.

Claims (6)

  1. 행들과 열들로 배열된 메모리 셀들로 구성된 어레이를 포함하는 불 휘발성 메모리 장치의 소거 방법에 있어서:
    상기 어레이의 메모리 셀들을 동시에 소거하는 단계와;
    포스트-프로그램 동작시 상기 행들 중 일부를 동시에 선택하는 단계와; 그리고
    상기 동시에 선택된 행들의 소거된 메모리 셀들을 포스트-프로그램하는 단계를 포함하는 것을 특징으로 하는 소거 방법.
  2. 제 1 항에 있어서,
    상기 포스트-프로그램 동작시 상기 프로그램된 메모리 셀들에 대한 검증 동작이 수행되지 않는 것을 특징으로 하는 소거 방법.
  3. 제 1 항에 있어서,
    상기 동시에 선택된 행들의 소거된 메모리 셀들은 소정 열 단위로 프로그램되는 것을 특징으로 하는 소거 방법.
  4. 제 1 항에 있어서,
    상기 어레이의 메모리 셀들이 모두 프로그램될 때까지 상기 선택 및 프로그 램 단계들을 반복하는 단계를 더 포함하는 것을 특징으로 하는 소거 방법.
  5. 제 1 항에 있어서,
    상기 소거 단계 이전에 오프 상태를 갖도록 상기 메모리 셀들을 프리-프로그램하는 단계를 더 포함하는 것을 특징으로 하는 소거 방법.
  6. 제 5 항에 있어서,
    상기 프리-프로그램 단계에서는 상기 프로그램된 메모리 셀들에 대한 검증 동작이 수행되지 않는 것을 특징으로 하는 소거 방법.
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