KR20060048739A

KR20060048739A - 후막 커패시터, 후막 커패시터 내장 인쇄 회로 기판, 및이러한 커패시터 및 인쇄 회로 기판 제조 방법

Info

Publication number: KR20060048739A
Application number: KR1020050057569A
Authority: KR
Inventors: 윌리엄 제이. 보를랜드; 솔 페르구손; 헤나 피아다
Original assignee: 이 아이 듀폰 디 네모아 앤드 캄파니
Priority date: 2004-07-01
Filing date: 2005-06-30
Publication date: 2006-05-18
Also published as: US20060254812A1; JP2006019749A; US7100277B2; US20060002097A1; CN1716480A; EP1612818A1; TW200614298A

Abstract

후막 커패시터를 내장하는 방법은 에칭 전에 커패시터 층을 보호 코팅으로 덮어 에칭 용액이 커패시터 층과 접촉하고 이를 손상시키는 것을 방지하는 것을 포함한다.

후막 커패시터, 내장 커패시터, 인쇄 회로 기판, 보호 코팅, 에칭 용액

Description

후막 커패시터, 후막 커패시터 내장 인쇄 회로 기판, 및 이러한 커패시터 및 인쇄 회로 기판 제조 방법{THICK-FILM CAPACITORS, EMBEDDING THICK-FILM CAPACITORS INSIDE PRINTED CIRCUIT BOARDS, AND METHODS OF FORMING SUCH CAPACITORS AND PRINTED CIRCUIT BOARDS}

발명의 상세한 설명은 하기 도면을 참고로 한다.

도 1a 내지 1j는 금속 박편 디자인 상에 단일층을 갖는 내장 커패시터를 구비한 다층 인쇄 회로 기판을 제조하는 제 1 방법을 나타내는 일련의 도해이다.

도 2a 내지 2k는 금속 박편 디자인 상에 이중층을 갖는 내장 커패시터를 구비한 인쇄 회로 기판을 제조하는 방법을 나타내는 일련의 도해이다.

도 3은 마무리된 기판에 보호 코팅을 갖는 인쇄 회로 기판의 정면 입면 상의 단면도이다.

통상의 관행에 따르면, 도면의 다양한 특징부를 반드시 축척에 맞게 도시할 필요는 없다. 다양한 특징부의 치수는 본 발명의 실시양태를 보다 명확하게 나타내기 위해 확장되거나 또는 감소될 수 있다.

기술분야

일반적으로, 본 기술 분야는 후막 커패시터(thick-film capacitor)이다. 더욱 특히, 인쇄 회로 기판에 내장된(embedded) 커패시터이다. 더욱 더 특히, 본 기술 분야는 후막 유전체로부터 제조된, 인쇄 회로 기판에 내장된 커패시터를 포함한다.

관련기술

인쇄 회로 기판(PCB) 내에 커패시터를 내장하는 방법은 회로 크기를 감소시키고 회로 성능을 개선시킨다. 커패시터는 전형적으로 적층되고 상호접속 회로소자에 의해 접속되는 패널에 내장되며, 상기 패널의 적층체가 인쇄 회로 기판을 형성한다. 일반적으로 스택화된 패널은 "내부층 패널(innerlayer panel)"로 지칭될 수 있다.

박편상 소성(fired-on-foil) 기술에 의해 형성된 인쇄 회로 기판에 내장된 수동 회로 소자는 공지되어 있다. "박편상에 별개로 소성된(separately fired-on-foil)" 커패시터는 후막 커패시터 물질층을 금속 박편 기판 상에 침착시킨 후, 상부 전극 물질을 후막 커패시터 물질층 상에 침착시키고, 이어서 구리 후막 소성 조건 하에서 소성시킴으로써 형성된다. 후막 커패시터 물질은 고 유전 상수 물질, 유리 및(또는) 도판트(dopant)를 포함할 수 있고 소성 후 높은 유전 상수(K)를 가져야 한다.

소성 후, 생성된 물품을 프리프레그(prepreg) 유전층에 적층시킬 수 있고, 금속 박편을 에칭하여 커패시터의 전극 및 임의의 합체된 회로소자를 형성할 수 있 다. 그러나, 인쇄 회로 기판 산업에 통상적인 에칭 용액, 예를 들면 고온 2.4 N 염산 중 염화철은 커패시터 유전성 유리 및 도판트를 공격하고 용해시킬 수 있다. 에칭 용액은 커패시터 유전체를 손상시켜 많은 커패시터가 에칭 후 단락될 수 있다. 심지어 단락이 발생하지 않는 경우에도, 특히 모든 에칭 용액이 커패시터로부터 완전히 제거되지 않았다면 유전체에 대한 손상은 커패시터의 장기 신뢰도를 손상시킬 수 있다. 인쇄 회로 기판 산업의 다른 공정, 예를 들면 흑색 산화물 공정 및 도금에 통상 사용되는 다른 용액들도 커패시터 유전체에 손상을 줄 수 있고 유사한 장기 신뢰도 관계를 가질 수 있다.

에칭 문제에 대한 한가지 해결책은 후막 커패시터 조성물에 에칭 용액에 저항성이 있는 고 실리카 함량 유리를 사용하는 것이다. 그러나, 고 실리카 유리는 매우 낮은 유전 상수 및 높은 연화점을 갖는다. 이것이 커패시터 제제에 사용되는 경우, 많은 부피 분획의 유리가 존재하지 않는다면 고 연화점은 생성되는 조성물이 고 밀도로 소결되기 어렵게 한다. 그러나, 많은 부피 분획의 유리는 생성되는 유전체가 바람직하지 못한 낮은 유전 상수를 갖게 한다.

본 발명자들은 커패시터 및 인쇄 회로 기판을 제조하는 신규한 방법을 만들어 냄으로써 상기 에칭 문제에 대한 해결책을 제공하길 바랬다. 본 발명자들은 보호 코팅의 사용을 포함하는 신규한 방법을 개발함으로써 이러한 목표를 달성하였다.

개요

제 1 실시양태에 따르면, 커패시터를 제조하는 방법은 금속 박편을 제공하고, 상기 금속 박편 상에 유전체를 형성시키고, 상기 유전체의 일부 상에 제 1 전극을 형성시키고, 전체 유전체를 비롯하여 상기 금속 박편의 일부 상에 보호 코팅을 형성시키고, 상기 금속 박편을 에칭하여 제 2 전극을 형성시키는 것을 포함한다.

또 다른 실시양태에 따르면, 커패시터는 금속 박편으로부터 형성된 제 1 전극, 상기 제 1 전극에 인접한 유전체, 상기 유전체에 인접한 제 2 전극, 및 상기 유전체의 적어도 일부 및 상기 금속 박편의 적어도 일부 상에 배치되고 이들과 접촉하는 보호 코팅을 포함한다.

추가 실시양태에 따르면, 인쇄 회로 기판을 제조하는 방법은 유전체를 금속 박편 상에 형성시키고, 제 1 전극을 상기 유전체 상에 형성시키고, 금속 박편의 비소자측(non-component side)을 하나 이상의 유전 물질에 적층시키고, 상기 유전체의 적어도 일부 상에 보호 코팅을 형성시키고, 상기 금속 박편을 에칭하여 제 2 전극을 형성하는 것을 포함한다.

상기 보호 코팅은 에칭 공정 후에 제거되는 포토레지스트로부터 형성될 수 있다. 별법의 실시양태에서, 보호 코팅은 마무리된 인쇄 회로 기판에 남는 다른 물질들로부터 제조된다.

상기 실시양태에 따르면, 보호 코팅은 제작 도중 사용되는 에칭 용액으로부터 커패시터의 유전체의 전부 또는 일부를 보호한다. 그렇지 않으면, 에칭 용액은 유전체 중에 존재하는 유전성 유리 및 도판트를 공격하고 용해시킬 것이다. 이로써 커패시터 신뢰도 및 성능을 개선시키고 커패시터의 단락을 피하게 된다. 또한, 본 발명에 따른 제작 방법에서는 유전체의 생성된 유전 상수를 감소시키는 에칭 저항 유리를 필요로 하지 않는다.

당업자는 하기 실시양태들의 상세한 설명을 읽고서 본 발명의 다양한 실시양태들의 상기 언급한 이점 및 다른 이점 및 이익을 인식할 것이다.

상세한 설명

도 1a 내지 1j는 금속 박편 디자인 상에 단일층 커패시터를 갖는 내장 커패시터를 사용하여 다층 인쇄 회로 기판(PCB)(1000)(도 1j)을 제조하는 제 1 방법을 나타낸다. 예시의 목적으로, 네 개의 내장 커패시터들이 도 1a 내지 1j(도 1a 내지 1g 및 1i 내지 1j의 단면도에서는 오직 2 개의 커패시터만을 볼 수 있음)에서 형성되는 것으로 나타낸다. 그러나, 1 개, 2 개, 3 개 또는 그 이상의 커패시터들을 본 명세서에 기재된 방법에 의해 박편 상에 형성시킬 수 있다. 하기에서는 단순화의 목적으로, 예시된 커패시터들 중 오직 하나의 형성에 대해서만 설명하기로 한다. 도 1a 내지 1g 및 1i 내지 1j는 정면 입면 상의 단면도이다. 도 1g는 도 1h의 선 1G-1G에서 취한 단면이다. 도 1h는 4 개의 내장 커패시터(100)를 도시하는 평면도이다.

도 1a에서, 금속 박편(110)이 제공된다. 상기 금속 박편(110)은 산업상 일반적으로 입수가능한 종류일 수 있다. 예를 들면, 금속 박편(110)은 구리, 구리-인바(invar)-구리, 인바, 니켈, 니켈 코팅 구리, 또는 후막 페이스트에 대한 소성 온도를 초과하는 융점을 갖는 다른 금속 및 합금일 수 있다. 적합한 박편은 주로 구리를 포함하는 박편, 예를 들면 역처리 동박, 이중 처리 동박, 및 다층 인쇄 회로 기판 산업에 통상 사용되는 다른 동박을 포함한다. 금속 박편(110)의 두께는 예를 들면, 약 1 내지 100 마이크론의 범위일 수 있다. 다른 두께 범위는 3 내지 75 마이크론, 보다 구체적으로는 12 내지 36 마이크론을 포함한다. 이들 두께 범위는 약 1/3 oz 내지 1 oz의 동박에 상응한다.

상기 박편(110)은 언더프린트(underprint)(112)를 박편(110)에 가함으로써 전처리될 수 있다. 언더프린트(112)는 도 1a에서 표면 코팅으로 도시되며, 박편(110)의 소자측 표면에 가해지는 비교적 얇은 층일 수 있다. 언더프린트(112)는 박편(110) 및 언더프린트(112) 상에 침착된 층들에 잘 접착된다. 언더프린트(112)는 예를 들면, 박편(110)의 융점 미만의 온도에서 소성되는, 박편(110)에 가해지는 페이스트로부터 형성될 수 있다. 언더프린트 페이스트는 박편(110)의 전체 표면 상에 오픈 코팅으로서 프린팅되거나 박편(110)의 선택된 구역 상에 프린팅될 수 있다. 일반적으로, 언더프린트 페이스트를 박편(110)의 전체 구역보다는 박편(110)의 선택된 구역 상에 프린팅하는 것이 더 경제적이다. 그러나, 산소 도핑 소성이 동박(110)과 함께 사용되는 경우 언더프린트 중의 유리 함유물이 동박(110)의 산화 부식을 지연시키기 때문에 박편(110)의 전체 표면을 코팅하는 것이 바람직할 수 있다.

언더프린트로 사용하기 적합한 한 후막 페이스트는 하기 조성을 갖는다(질량 상대량):

구리 분말 58.4

유리 A 1.7

산화구리 분말 5.8

비히클 11.7

텍사놀(TEXANOL)(등록 상표) 용매 12.9

계면활성제 0.5

총계 91.0

이 조성물에서,

유리 A: 조성 Pb₅Ge₃O₁₁의 납게르마늄화물 포함

비히클: 에틸 셀룰로오스 N200 11 ％

텍사놀(등록 상표) 89 ％ 포함

계면활성제: 바리퀴아트(VARIQUAT)(등록 상표) CC-9 NS 계면활성제 포함.

텍사놀(등록 상표)은 이스트만 케미칼 캄파니(Eastman Chemical Co.)로부터 입수가능하다. 바리퀴아트(등록 상표) CC-9 NS는 아쉬랜드 인크.(Ashland Inc.)로부터 입수가능하다.

커패시터 유전 물질은 전처리된 박편(110)의 언더프린트(112) 상에 침착되며, 제 1 유전 물질층(120)(도 1a)을 형성한다. 커패시터 유전 물질은 예를 들면, 박편(110)에 스크린-프린팅되는 후막 커패시터 페이스트일 수 있다. 그 다음, 제 1 유전 물질층(120)을 건조시킨다. 도 1b에서, 제 2 유전 물질층(125)을 가한 다 음 건조시킨다. 별법의 실시양태에서, 단일 스크린-프린팅 단계에서 커패시터 유전 물질로 된 단일층을 두 층 (120), (125)과 동등한 두께로 침착시킬 수 있다. 박편상 소성 실시양태용으로 개시되는 한 적합한 후막 커패시터 물질은 하기 조성을 갖는다(질량 상대량):

티탄산바륨 분말 68.55

불화리튬 1.0

불화바륨 1.36

불화아연 0.74

유리 A 10.25

유리 B 1.0

유리 C 1.0

비히클 5.9

텍사놀(등록 상표) 용매 8.7

산화제 1.0

포스페이트 습윤제 0.5

총계 100.00

이 조성물에서,

유리 A: 조성 Pb₅Ge₃O₁₁의 납게르마늄화물 포함

유리 B: Pb₄BaGe_1.5Si_1.5O₁₁ 포함

유리 C: Pb₅GeSiTiO₁₁ 포함

비히클: 에틸 셀룰로오스 N200 11 ％

텍사놀(등록상표) 89 ％ 포함

산화제: 질산바륨 분말 84 ％

비히클 16 ％ 포함.

도 1c에서, 도전성 물질층(130)을 제 2 유전 물질층(125) 상에 형성시킨 다음 건조시킨다. 도전성 물질층(130)은 예를 들면, 후막 금속 페이스트를 제 2 유전 물질층(125) 상에 스크린-프린팅함으로써 형성될 수 있다. 또한, 언더프린트(112)를 형성시키는 데 사용된 페이스트도 도전성 물질층(130)을 형성시키는 데 적합하다. 일반적으로, 제 1 유전층(120) 및 제 2 유전층(125)의 표면적은 위에서 관찰할 때 도전성 물질층(130)의 표면적보다 큰 것이 바람직하다.

그 다음, 제 1 유전 물질층(120), 제 2 유전 물질층(125) 및 도전성 물질층(130)을 동시소성(cofiring)하여 생성된 구조체를 함께 소결시킨다. 소성후 구조체 구획은 도 1d의 정면 입면으로 도시된다. 유전층(120)과 유전층(125) 간의 경계는 동시소성 중에 유효하게 제거되기 때문에, 소성에 의해 유전층(120) 및 유전층(125)으로부터 단일 유전층(128)이 형성된다. 또한 상부 전극(132)도 동시소성 단계로부터 형성된다. 피크 온도에서 10 분 동안 900 ℃ 질소 중 동박 상에서 소성되는 경우, 생성되는 유전체(128)는 약 3000 내지 5000의 유전 상수 및 대략 2.5 ％의 소산율(dissipation factor)을 가질 수 있다. 별법의 소성 조건을 사용하여 유전체(128)에 대한 상이한 물질 성질을 얻을 수 있다.

도 1e에서, 박편(110)의 반대 표면을 상부 전극(132)을 위로 하여 적층 물질(140)에 적층시킨다. 생성되는 구조체는 내부층 패널이다. 적층은 예를 들면, 표준 인쇄 배선 기판 공정으로 FR4 프리프레그를 사용하여 수행될 수 있다. 한 실시양태에서, 106 에폭시 프리프레그를 사용할 수 있다. 적합한 적층 조건은, 예를 들면 28 inHg로 소기시킨 진공 챔버 내에서 1 시간, 185 ℃, 208 psig이다. 실리콘 고무 프레스 패드 및 평활 PTFE-충전 유리 이형 시트를 박편(110)과 접촉시켜, 에폭시가 적층 판을 함께 접착시키는 것을 방지할 수 있다. 적층 물질(140)은 임의의 종류의 유전 물질, 예를 들면 표준 에폭시, 고 T_g 에폭시, 폴리이미드, 폴리테트라플루오로에틸렌, 시아네이트 에스테르 수지, 충전 수지 시스템, BT 에폭시, 및 회로 층 사이에 절연을 제공하는 다른 수지 및 적층체일 수 있다. 박편(150)을 적층 물질(140)의 반대측에 가하여 회로소자를 생성하기 위한 표면을 제공할 수 있다.

도 1f를 참고하면, 적층 후, 보호 코팅(160)을 유전체(128) 및 상부 전극(132) 상에 가한다. 박편(110)의 부분도 덮을 수 있다. 보호 코팅(160)은 후속 에칭 공정 동안 유전체(128) 및 상부 전극(132)의 전부 또는 일부를 덮고 보호하는 작용을 한다.

본 명세서에 기재된 실시양태에서, 보호 코팅(160)은 유전체(128) 및 상부 전극(132)의 전부를 덮는 포토레지스트를 상형성(imaging)하고 현상함으로써 형성 된다. 이 방법은 포토레지스트(160)가 사용되어 박편(110)으로부터 합체된 회로소자를 형성할 수 있을 뿐만 아니라 보호 코팅(160)으로 작용할 수 있기 때문에 특히 유리하다. 또한 포토레지스트를 박편(150)에 가하고, 상형성하고 현상하여 포토레지스트 패턴(162)을 형성시킨다.

도 1g는 도 1h의 선 1G-1G에서 취한 단면도이다. 도 1g를 참고하면, 박편(110) 및 박편 (150)을 에칭하고, 포토레지스트(160) 및 포토레지스트(162)를 예를 들면, 표준 인쇄 배선 기판 공정 조건을 사용하여 스트리핑(striping)한다. 에칭은 박편(110)에 홈(trench) (115)을 형성하고, 박편의 잔여부로부터 절연된 하부 또는 커패시터 박편 전극(118)을 형성시킨다. 커패시터 박편 전극(118), 유전체(128) 및 상부 전극(132)은 커패시터(100)를 형성한다. 또한 에칭 공정은 박편(110)으로부터 회로소자(117), 회로소자(119)를 생성하고 박편(150)으로부터 회로소자(152), 회로소자(154), 회로소자(156), 회로소자(158) 등을 생성한다.

도 1h는 도 1g에 도시한 물품의 평면도이다. 도 1h에서, 4 개의 커패시터(100)가 박편(110)의 일부로부터 형성된 것으로 도시된다. 그러나, 이 수는 일례이며, 임의의 수의 커패시터가 본 명세서에 논의된 실시양태에 따라 박편으로부터 형성될 수 있다. 도 1h는 유사한 구성의 4 개의 커패시터를 예시하지만, 본 실시양태는 상이한 치수 및(또는) 형상으로 된 커패시터의 형성을 허용한다. 회로소자(117), 회로소자(119)는 예를 들면, 마무리된 인쇄 배선 기판(1000)(도 1j)에서 층에 대한 회로소자로서 작용할 수 있다. 유사한 또는 상이한 구성을 갖는 다른 회로소자도 박편(150)으로부터 형성될 수 있다. 추가의 회로 소자, 예를 들면 저항 기가 커패시터(100)와 동일한 층의 일부로서 형성될 수 있다.

상기 실시양태에서, 포토레지스트 보호 코팅(160)이 커패시터(100)를 보호하기 때문에 에칭 공정 동안 에칭 용액은 커패시터(100)의 커패시터 유전 물질과 접촉하지 않게 된다. 따라서, 커패시터(100)의 신뢰도는 증가한다. 또한, 마무리된 커패시터(100)의 단락 가능성도 크게 감소한다.

도 1i를 참고하면, 추가의 적층체(172), (174) 및 동박쌍(180), (190)을 도 1g에 도시한 물품의 양면에 적층시킬 수 있다.

도 1j는 완성된 인쇄 회로 기판(1000)을 도시한다. 다시 도 1i를 참고하면, 포토레지스트(도시되지 않음)를 박편(180) 및 박편(190)에 가한다. 포토레지스트를 상형성시키고 현상시키고, 박편(180), 박편(190)을 에칭하여 인쇄 회로 기판(1000)의 외부 층에 회로소자(182), 회로소자(184), 회로소자(186) 등 및 회로소자(192), 회로소자(194), 회로소자(196) 등을 형성한다. 마이크로비아(microvia)(1010)는 레이저 드릴링될 수 있고, 전극(132)을 외부 회로소자(194)와 접속시킬 수 있다. 비아(via)(1020)는 드릴링되고 도금되어 커패시터(100)의 전기적 접속을 완성하기 위해 하부 또는 박편 전극(118)을 외부 회로소자(182), 외부 회로소자(192)에 전기적으로 접속시킬 수 있다. 또한, 추가의 비아(1030), 비아(1040)를 형성하여 도 1j에 도시된 제 2 커패시터(100)에 전기적으로 접속시킬 수 있다. 인쇄 회로 기판(1000)의 상부 표면을 내식성 금속으로 도금하고, 최종적으로 포토레지스트를 스트리핑하여 인쇄 회로 기판(1000)을 완성시킬 수 있다.

도 1j에서, 마무리된 인쇄 회로 기판(1000)은 인쇄 회로 기판(1000)의 외부 층에 인접한 층에서 내장 커패시터(100)를 갖는 4 개의 금속층 인쇄 배선 기판이다. 그러나, 인쇄 배선 기판(1000)은 임의의 수의 층을 가질 수 있고, 본 실시양태에 따른 내장 커패시터는 다층 인쇄 회로 기판 내 임의의 층에 위치할 수 있다. 또한, 마이크로비아는 도금된 쓰루-홀 비아(through-hole via)에 대한 대체물로서 회로소자와 커패시터 박편 전극(118)을 접속시키는 데 사용될 수 있다.

도 2a 내지 2k는 유전체의 두 층 및 세 개의 전극을 갖는 내장 커패시터(200)를 구비한 인쇄 회로 기판(2000)(도 2k)을 제조하는 방법을 나타낸다. 하기에서는 단순화를 위해, 한 커패시터(200)의 형성에 대해서만 논의하기로 한다. 도 2a 내지 2f 및 도 2h 내지 2k는 정면 입면상의 단면도이다. 도 2f는 도 2g의 선 2F-2F에서 취한 것이다. 도 2g는 2 개의 내장 커패시터(200)를 도시하는 평면도이다.

도 2a에서, 금속 박편(210)이 제공된다. 금속 박편(210)은 산업상 일반적으로 이용가능한 종류일 수 있고 도 1a에 나타낸 박편(110)과 유사한 물질로 구성될 수 있다. 박편(210)은 언더프린트(212)를 박편(210)의 전체 표면 상에 개방 코팅으로서 박편(210)에 가함으로써 전처리되거나, 박편(210)의 선택된 구역 상에 프린팅시킬 수 있다. 커패시터 유전 물질을 전처리된 박편(210)의 언더프린트(212) 상에 침착시켜 제 1 유전 물질층(220)을 형성시킨다. 그 다음, 제 1 유전 물질층(220)을 건조시킨다. 도 2b에서, 제 2 유전 물질층(222)을 가한 다음 건조시킨다. 도 1a의 실시양태에 대해 언급한 바와 같이, 두 개의 층(220), (222) 보다는 하나의 두꺼운 층을 침착시키는 것도 가능하다.

도 2c에서, 제 1 도전성 물질층(230)을 제 2 유전 물질층(222) 상에 형성시킨 다음 건조시킨다. 그 다음, 제 1 유전 물질층(220), 제 2 유전 물질층(222) 및 제 1 도전성 물질층(230)을 동시소성시켜 함께 구조체를 소결시킨다. 소성에 의해 유전층(220) 및 유전층(222)으로부터 형성된 단일 유전체(223) 및 전극(232)이 형성된다(생성된 유전체(223) 및 전극(232)을 도 2d에 도시함).

도 2d를 참고하면, 제 3 유전 물질층(224)을 전극(232) 상에 형성시킨 다음 건조시킨다. 제 4 유전 물질층(226)을 제 3 유전 물질층(224) 상에 형성시킨 다음 건조시키고, 제 2 도전성 물질층(240)을 제 4 유전 물질층(226) 상에 형성시킨 다음 건조시킨다. 그 다음, 생성된 물품을 소성시킨다. 도 2e는 소성후 물품을 도시한다. 소성에 의해 유전층(220), 유전층(222), 유전층(224), 유전층(226)으로부터 형성된 2층 유전체(228), 및 중간 전극(232)으로부터 전기적으로 절연되고 박편(210)에 전기적으로 접속된 상부 전극(242)이 형성된다. 도 2c 내지 2e에 도시된 별도의 소성 단계들에 대한 별법으로, 단일 소성 단계를 사용하여 도 2e에 도시된 구조체를 형성할 수 있다.

도 2f를 참고하면, 도 1e를 참고로 하여 기재한 공정과 유사한 조건 하에서 유사한 물질을 사용하여 상부 전극(242)을 위로 하여 박편(210)의 반대 표면을 적층 물질(250)에 적층시킨다. 박편(210)을 적층시켜, 커패시터 구조체가 내부 층 패널 구조체의 외부에 놓이게 한다. 박편(252)을 적층 물질(250)에 가하여 회로소자를 생성하기 위한 표면을 제공할 수 있다. 생성되는 구조체는 내부층 패널이다.

도 2g는 도 2f에 도시된 물품의 평면도이다. 도 2g에서, 두 커패시터(200) 는 박편(210)의 일부로부터 형성된 것으로 도시된다. 그러나, 이 수는 일례이며, 임의의 수의 커패시터가 본 명세서에 논의된 실시양태에 따라 박편으로부터 형성될 수 있다. 도 2g는 유사한 구성의 2 개의 커패시터(200)를 예시하지만, 본 실시양태는 상이한 치수 및(또는) 형상으로 된 커패시터의 형성을 허용한다. 유사한 또는 상이한 구성을 갖는 다른 회로소자 및(또는) 회로 소자도 커패시터(200)와 동일한 층의 일부로서 형성될 수 있다.

도 2h를 참고하면, 적층 후, 보호 코팅(260)을 박편(210)에 가한다. 도 2a 내지 2k에 나타낸 실시양태에서, 보호 코팅(260)은 포토레지스트를 상형성하고 현상함으로써 형성된다. 또한 포토레지스트를 박편(252)에 가하고, 상형성하고 현상하여 포토레지스트 패턴(262)을 형성시킨다. 포토레지스트를 상형성하고 현상한 후, 유전체(228) 및 전극(232), 전극(242)은 포토레지스트(262)에 의해 적어도 부분적으로 덮힌다. 도 2h에 도시한 바와 같이 포토레지스트(260)로 유전체(228)의 전부를 덮어, 유전체(228)가 에칭 화학 작용에 의해 영향받지 않게 하는 것이 유리하다. 박편(210)의 일부도 덮을 수 있다. 그 다음, 박편(210) 및 박편(252)을 에칭시키고, 포토레지스트(260) 및 포토레지스트(262)를 표준 인쇄 배선 기판 공정 조건을 사용하여 스트리핑한다.

도 2i를 참고하면, 상기 에칭은 박편(210)에서 홈(215)를 형성하고, 박편의 잔여부로부터 절연된 하부 또는 커패시터 박편 전극(218)을 형성시킨다. 커패시터 박편 전극(218), 2층 유전체(228), 중간 전극(232) 및 상부 전극(242)은 커패시터(200)를 형성한다. 또한, 에칭 공정은 박편(252)으로부터 회로소자(254), 회로소 자(256), 회로소자(258) 등을 생성한다. 에칭 공정 동안, 포토레지스트(260)가 커패시터 구조체(200)를 덮고 보호하기 때문에 에칭 용액은 커패시터(200)의 커패시터 유전 물질과 접촉하지 않게 된다.

도 2j를 참고하면, 추가의 적층체(272), (274) 및 동박층 쌍(280), (290)이 도 2i의 내부층 패널 구조체의 양면에 적층될 수 있다.

도 2k는 완성된 인쇄 회로 기판(2000)을 정면 입면에서 도시한다. 도 2k를 참고하면, 포토레지스트(도시되지 않음)를 박편(280) 및 박편(290)에 가한다. 포토레지스트를 상형성하고 현상하고, 박편(280), 박편(290)을 에칭하여 각각 회로소자(282), 회로소자(284), 회로소자(286) 등 및 회로소자(292), 회로소자(294), 회로소자(296), 회로소자(298) 등을 형성한다. 마이크로비아(2020)를 레이저 드릴링하고 도금하여 인쇄 회로 기판(2000)의 외부층에서 전극(232)과 회로소자(294)를 접속시킬 수 있다. 커패시터(200)의 전기적 접속을 완성시키기 위해 비아(2020)를 드릴링하고 도금하여 하부 또는 박편 전극(218)을 외부 회로소자(282), 외부 회로소자(292)에 접속시킬 수 있다. 또한, 추가의 비아(2030), 비아(2040)를 형성시켜 다른 커패시터(200)에 접속시킬 수 있다. 인쇄 회로 기판(2000)의 상부 표면을 내식성 금속으로 도금시키고, 최종적으로 포토레지스트를 스트리핑하여 모듈(2000)을 완성시킨다.

도 2k에 나타낸 마무리된 인쇄 회로 기판(2000)은 인쇄 회로 기판(2000)의 외부 층에 인접한 층에 위치한 내장 커패시터(200)를 구비한 4 개의 금속층 인쇄 회로 기판이다. 그러나, 인쇄 회로 기판(2000)은 임의의 수의 층을 가질 수 있고, 본 실시양태에 따른 내장 커패시터는 다층 인쇄 회로 기판 내 임의의 층에 위치할 수 있다. 또한, 마이크로비아는 도금된 쓰루-홀 비아에 대한 대체물로서 회로소자와 커패시터 박편 전극(218)을 연결하는 데 사용될 수 있다.

2층 커패시터(200)는 매우 높은 커패시턴스 밀도(capacitance density)를 제공한다. 예를 들면, 2층 커패시터는 단일층 커패시터의 커패시턴스 밀도의 거의 두 배를 제공할 수 있다.

상기 실시양태에서, 보호 코팅은 인쇄 회로 기판의 제조 도중 제거되는 포토레지스트로부터 형성된다. 또한 보호 코팅은 마무리된 구조체에 남도록 형성될 수 있다. 도 3은 마무리된 기판의 일부가 되는 보호 코팅을 갖는 인쇄 회로 기판의 정면 입면 상의 단면도이다.

도 3은 완성된 인쇄 회로 기판(3000)을 도시한다. 도 3을 참고하면, 인쇄 회로 기판(3000)은 에칭 전에 보호 코팅(360)에 의해 덮힌 커패시터(300)를 포함한다. 그러나, 보호 코팅(360)은 제거되지 않고 마무리된 기판(3000)의 일부로 남는다.

보호 코팅(360)은 예를 들면, 에칭 화학 작용에 공격당하지 않는 임의의 적합한 중합체 기재 물질로 이루어진 유기 캡슐화재(encapsulant)일 수 있다. 이러한 캡슐화재는 예를 들면, 적합한 용매 중에 용해된 폴리이미드 수지 또는 에폭시일 수 있다. 캡슐화재는 커패시터가 소성되어 보호 코팅을 형성한 후에 커패시터(300)의 층 상에 선택적으로 스크린-프린팅되고 경화될 수 있다.

또한, 보호 코팅(360)은 예를 들면, 유기 캡슐화재로부터 형성될 수도 있다. 유기 캡슐화재는 커패시터(300)가 소성된 후 커패시터(300)의 선택된 층 상에 프린팅될 수 있다. 또한, 유기 캡슐화재는 프린팅되고 커패시터(300)와 함께 소성될 수도 있다.

인쇄 배선 기판(3000)은 도 2k에 도시한 인쇄 회로 기판(2000)과 유사한 구조를 가질 수 있다. 인쇄 회로 기판(3000)은 인쇄 회로 기판(3000)의 외부 표면에 회로소자(382), 회로소자(384), 회로소자(386) 등 및 회로소자(392), 회로소자(394), 회로소자(396), 회로소자(398) 등을 포함한다. 마이크로비아(3010)는 전극(332)을 외부 회로소자(394)와 전기적으로 접속시킨다. 비아(3020)는 하부 또는 박편 전극(318)을 외부 회로소자(382), 외부 회로소자(392)에 접속시켜 커패시터(300)의 전기적 접속을 완성시킨다. 추가의 비아(3030), 비아(3040)는 다른 커패시터(300)를 전기적으로 접속시킨다. 인쇄 회로 기판(3000)의 상부 표면을 내식성 금속으로 도금시킬 수 있다.

인쇄 회로 기판(3000)은 도 2a 내지 2k를 참고로 하여 상기한 방법과 유사한 방법에 의해 형성될 수 있다. 그러나, 보호 코팅(360)을 에칭 전에 가하고 별도의 포토레지스트(도시되지 않음)를 현상시켜 에칭 공정을 수행한다. 그 다음, 포토레지스트를 스트리핑하고 보호 코팅(360)은 제자리에 남는다.

상기 실시양태에서, 커패시터의 유전체는 제작 동안 에칭 용액으로부터 보호된다. 따라서, 유전체는 유전체에서 유전성 유리 및 도판트를 공격하고 용해시킬 것인 산성 에칭 용액에 영향받지 않는다. 따라서, 커패시터 신뢰도 및 성능이 개선된다.

본 명세서에 사용된 용어 "코팅"은 박편 상에 형성된 층을 보호하기 적합한 코팅물, 층 또는 봉입물을 포함하는 것으로 의도된다. 코팅은 유전체의 전부 또는 일부를 덮을 수 있으며 전체 커패시터를 덮을 필요는 없다. 전체 유전체를 덮는 것은 에칭 용액의 악영향을 최소화하거나 또는 제거시킬 수 있다는 점에서 유리하다.

상기 실시양태에서, 후막 페이스트는 세라믹, 유리, 금속 또는 다른 고체로 된 미세 분할된 입자를 포함할 수 있다. 상기 입자는 1 마이크론 이하의 크기를 가질 수 있고, 분산제 및 유기 용매의 혼합물 중에 용해된 중합체를 포함하는 "유기 비히클" 중에 분산될 수 있다.

후막 유전 물질은 소성 후 높은 유전 상수(K)를 가질 수 있다. 예를 들면, 고 K 후막 유전체는 고 유전 상수 분말("기능성 상(functional phase)")을 유리 분말과 혼합시키고, 상기 혼합물을 후막 스크린-프린팅 비히클로 분산시킴으로써 형성될 수 있다. 소성 동안 커패시터 물질의 유리 성분은 피크 소성 온도에 도달하기 전에 연화되고 유동하며, 응집되고, 소성된 커패시터 복합체를 형성하는 기능성 상을 봉입시킨다.

고 K 기능성 상은 화학식 ABO₃의 페로브스카이트(perovskite), 예를 들면 결정성 티탄산바륨(BT), 납지르코늄티탄산화물(PZT), 납란타늄지르코늄티탄산화물(PLZT), 납마그네슘니오베이트(PMN) 및 바륨스트론튬티탄산화물(BST)을 포함한다. 티탄산바륨이 소성 공정에 사용되는 조건들을 감소시키는 데에 비교적 영향를 덜 받기 때문에 동박 상 소성 분야에 사용하기 유리하다.

전형적으로, 유전 물질의 후막 유리 성분은 고 K 기능성 상에 대해 불활성이고, 복합체를 함께 공유 결합시키고 커패시터 복합체를 기판에 결합시키는 데 필수적으로 작용한다. 바람직하게는, 오직 소량의 유리가 사용되어, 고 K 기능성 상의 유전 상수가 과도하게 희석되지 않게 한다. 유리는 예를 들면, 칼슘-알루미늄-보로실리케이트, 납-바륨-보로실리케이트, 마그네슘-알루미늄-실리케이트, 희토류 붕산염 또는 다른 유사한 조성물일 수 있다. 비교적 높은 유전 상수를 갖는 유리를 사용하는 것이 희석 효과가 크지 않고 복합체의 높은 유전 상수가 유지될 수 있기 때문에 바람직하다. 조성 Pb₅Ge₃O₁₁의 게르마늄산납 유리는 대략 150의 유전 상수를 갖는 강유전성 유리이므로 적합하다. 또한, 게르마늄산납의 개질된 형태도 적합하다. 예를 들면, 납은 바륨으로 부분적으로 치환될 수 있고 게르마늄은 규소, 지르코늄 및(또는) 티타늄으로 부분적으로 치환될 수 있다.

전극 층을 형성하는 데 사용되는 페이스트는 구리, 니켈, 은, 은-팔라듐 조성물 또는 이들 화합물의 혼합물로 된 금속성 분말을 기재로 할 수 있다. 구리 분말 조성물이 바람직하다.

원하는 소결 온도는 금속 기판 융점, 전극 융점, 및 유전성 조성물의 화학적 특성 및 물질적 특성에 의해 결정된다. 예를 들면, 상기 실시양태에 사용하기 적합한 소결 조건의 한 세트는 900 ℃의 피크 온도에서 10 분의 체류 시간을 갖는 질소 소성 공정이다.

본 발명의 상기 설명은 본 발명을 예시하고 설명한다. 또한, 상기 개시내용은 오직 본 발명의 선택된 바람직한 실시양태만을 보여주고 기재한 것이며, 본 발명이 다양한 다른 조합물, 변형 및 환경들에 사용될 수 있고 상기 교시와 동등한 본 명세서에 표현된 발명적 개념의 범위 및(또는) 관련 분야의 기술 또는 지식의 범위 내에서 변화 또는 변형이 가능하다는 점이 이해되어야 한다.

또한, 상기 본 명세서에 기재한 실시양태는 본 발명을 실시하는 데 최적의 형식인 것으로 알려진 것을 설명하고 당업자가 상기 또는 다른 실시양태들 및 본 발명의 특정 적용분야 또는 용도에 의해 요구되는 다양한 변형들에서 본 발명을 활용할 수 있게 하기 위한 것이다. 따라서, 상기 기재는 본 발명을 본 명세서에 개시된 형태로 제한하려는 것이 아니다. 또한, 첨부된 청구 범위는 상기 상세한 설명에 명시적으로 정의되지 않더라도 별법의 실시양태를 포함하는 것으로 해석되어야 한다.

본 발명의 후막 커패시터 내장 방법은 에칭 전에 커패시터 층을 보호 코팅으로 덮어 에칭 용액이 커패시터 층과 접촉하고 이를 손상시키는 것을 방지한다.

Claims

금속 박편을 제공하고,

상기 금속 박편 상에 유전체를 형성시키고,

상기 유전체의 일부 상에 제 1 전극을 형성시키고,

전체 유전체를 비롯하여 금속 박편의 일부 상에 보호 코팅을 형성시키고,

상기 금속 박편을 에칭하여 제 2 전극을 형성시키는

것을 포함하는 커패시터 제조 방법.
금속 박편으로부터 형성된 제 1 전극,

상기 제 1 전극에 인접한 유전체,

상기 유전체에 인접한 제 2 전극, 및

상기 유전체의 적어도 일부 및 상기 금속 박편의 적어도 일부 상에 배치되고 이들과 접촉하는 보호 코팅

을 포함하는 커패시터.
금속 박편을 제공하고,

상기 금속 박편 상에 유전체를 형성시키고,

상기 유전체에 제 1 전극을 형성시키고,

상기 금속 박편의 비소자측(non-component side)을 하나 이상의 유전 물질에 적층시키고,

상기 유전체의 적어도 일부 상에 보호 코팅을 형성시키고,

상기 금속 박편을 에칭하여 제 2 전극을 형성시키며, 이 때 상기 제 1 전극, 상기 유전체 및 상기 제 2 전극은 커패시터를 형성하고,

상기 금속 박편의 소자측을 하나 이상의 추가의 유전 물질에 적층시키는

것을 포함하는 인쇄 회로 기판 제조 방법.
제 3 항에 있어서, 상기 전체 유전체가 보호 코팅에 의해 덮히는 것인 방법.
제 4 항에 있어서, 상기 제 2 전극이 보호 코팅에 의해 적어도 부분적으로 덮히는 것인 방법.
제 3 항에 있어서, 상기 유전체가 2층 유전체이고, 상기 2층 유전체 상에, 제 2 전극에 전기적으로 커플링되는 제 3 전극을 형성시키는 것을 포함하는 방법.
제 3 항에 있어서, 상기 금속 박편의 소자측을 하나 이상의 추가의 유전 물질에 적층시키는 것을 추가로 포함하는 방법.
제 7 항에 있어서, 하나 이상의 추가의 유전 물질에 적층시키는 것이 금속 박편을 에칭시킨 후 상기 추가의 유전 물질을 금속 박편의 소자측(component side) 에 적층시키는 것을 포함하는 것인 방법.
제 8 항에 있어서, 커패시터를 접속시키는 하나 이상의 비아(via)를 형성하는 것을 포함하는 방법.
제 3 항에 있어서, 상기 보호 코팅이 포토레지스트이고, 금속 박편을 에칭시킨 후 포토레지스트를 제거하는 것을 포함하는 방법.
제 3 항에 있어서, 상기 보호 코팅을 형성하는 것이

상기 유전체 상에 유기 캡슐화재(encapsulant) 물질을 형성시키고,

상기 유기 캡슐화재 물질을 경화시키는

것을 포함하는 것인 방법.
제 3 항에 있어서, 상기 보호 코팅을 형성하는 것이

상기 유전체 상에 유리를 포함하는 층을 형성시키고,

유리 층을 소성시키는

것을 포함하는 것인 방법.
제 7 항에 있어서, 상기 하나 이상의 추가의 유전 물질이 보호 코팅 상에 적층되는 것인 방법.
금속 박편으로부터 형성된 제 1 전극,

상기 제 1 전극에 인접한 유전체, 및

상기 유전체에 인접한 제 2 전극을 포함하는, 하나 이상의 유전 물질 층에 내장된(embedded) 하나 이상의 커패시터, 및

상기 유전체의 적어도 일부 상에 배치되고 접촉하는 보호 코팅

을 포함하는 인쇄 회로 기판.
제 14 항에 있어서, 상기 보호 코팅이 전체 유전체를 덮고 유기 캡슐화재 물질 및 소성된 유리 중 하나 이상을 포함하는 인쇄 회로 기판.
제 14 항에 있어서, 상기 하나 이상의 유전 물질 층이 다중 유전 물질 층을 포함하고, 커패시터를 접속시키는 하나 이상의 비아를 포함하는 인쇄 회로 기판.
제 14 항에 있어서, 상기 유전체가 2층 유전체인 인쇄 회로 기판.
제 14 항에 있어서, 상기 보호 코팅이 전체 유전체를 덮고 제 1 전극과 접촉하는 것인 인쇄 회로 기판.