KR20060039641A - Manufacturing method of semiconductor device - Google Patents

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KR20060039641A
KR20060039641A KR1020040088825A KR20040088825A KR20060039641A KR 20060039641 A KR20060039641 A KR 20060039641A KR 1020040088825 A KR1020040088825 A KR 1020040088825A KR 20040088825 A KR20040088825 A KR 20040088825A KR 20060039641 A KR20060039641 A KR 20060039641A
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김남경
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 전하저장전극 콘택플러그를 별도로 형성하지 않고, 비트라인 형성 후에 전면에 식각정지층과 캐패시터 산화막을 형성하고, 캐패시터 콘택홀을 형성한 후, 도전층 패턴으로된 전하저장전극을 형성하였으므로, 전하저장전극의 표면적이 증가되어 정전용량의 확보가 용이하고, 전하저장전극 콘택홀 식각공정시 식각정지층이 있어 식각 공정이 용이하며, 전하저장전극과 접합과의 계면에 실리사이드를 개재시켜 접촉 저항을 감소시킬 수 있고, 캐패시터 산화막 제거 공정시 식각정지층에 의해 액상 케미칼의 하지층으로의 침투가 방지되어 벙커가 생성되지 않으며, 전하저장전극 형성 전에 별도의 평탄화 공정이 필요하지 않아 공정이 간단해져 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, an etch stop layer and a capacitor oxide film are formed on a front surface after a bit line is formed, and a capacitor contact hole is formed without forming a charge storage electrode contact plug separately. Since the charge storage electrode formed as a pattern is formed, the surface area of the charge storage electrode is increased, so it is easy to secure capacitance, and there is an etch stop layer during the charge storage electrode contact hole etching process, so that the etching process is easy, and the junction with the charge storage electrode The contact resistance can be reduced by interposing a silicide at an interface with the interface with the silicide, and the etch stop layer prevents the penetration of the liquid chemical into the underlying layer during the capacitor oxide film removal process, so that no bunker is formed, and a separate charge storage electrode is formed. No planarization process is required, which simplifies the process, improving process yield and reliability of device operation.

전하저장전극, 콘택플러그, 콘택홀Charge storage electrode, contact plug, contact hole

Description

반도체소자의 제조방법{Manufacturing method of semiconductor device} Manufacturing method of semiconductor device             

도 1a 내지 도 1d는 본 발명에 따른 반도체소자의 제조공정도.
1A to 1D are manufacturing process diagrams of a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명>         <Explanation of symbols for the main parts of the drawings>

10 : 반도체기판 12 : 소자분리 산화막10: semiconductor substrate 12: device isolation oxide film

14 : 게이트산화막 16 : 게이트전극14 gate oxide film 16 gate electrode

17 : 하드마스크층 18 : 층간전연막17: hard mask layer 18: interlayer film

20 : 비트라인 콘택홀 22 : 비트라인20: bit line contact hole 22: bit line

24 : 식각정지층 26 : 캐패시터 산화막24: etch stop layer 26: capacitor oxide film

28 : 캐패시터 콘택홀 30 : 도전층28: capacitor contact hole 30: conductive layer

32 : 유전막 34 : 플레이트전극
32 dielectric film 34 plate electrode

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 전하저장전극 콘택 플러그를 별도로 형성하지 않고, 비트라인 형성 후에 캐패시터 콘택홀을 형성하고, 콘택홀에 실린더형 전하저장전극을 형성하여 표면적이 증가되고, 저항이 작으며, 캐패시터 산화막 제거시 액상 케미칼에 의한 벙커가 생성이 방지되어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and in particular, a capacitor contact hole is formed after bit line formation, and a cylindrical charge storage electrode is formed in the contact hole without increasing the charge storage electrode contact plug. The present invention relates to a method of manufacturing a semiconductor device having a low resistance and preventing formation of a bunker by liquid chemical when the capacitor oxide film is removed, thereby improving process yield and reliability of device operation.

최근 반도체 소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있으며, 특히, 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.Recently, due to the trend toward higher integration of semiconductor devices, it is difficult to form capacitors with sufficient capacitance due to a decrease in cell size. In particular, DRAM devices composed of one MOS transistor and capacitors have a large area in the chip. Reducing the area while increasing the capacity is an important factor for high integration of the DRAM device.

이때 상기 캐패시터는 주로 다결정 실리콘을 도전체로 하여 산화막, 질화막 또는 그 적층막인 오.엔.오(oxide-nitride-oxide)막을 유전체로 사용하고 있다. At this time, the capacitor mainly uses an oxide film, a nitride film, or an O-oxide film (oxide-nitride-oxide) film as a dielectric, using polycrystalline silicon as a conductor.

따라서 캐패시터의 정전용량(C)은 C=(ε0×εr×A)/T (여기서 ε0 은 진공 유전율(permitivity of vacuum), εr 은 유전막의 유전상수(dielectric constant), A는 캐패시터의 표면적, T는 유전막의 두께)로 표시되는 캐패시터의 정전용량(C)을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법이 있다.Therefore, the capacitance C of the capacitor is C = (ε 0 × ε r × A) / T, where ε 0 is the permittivity of vacuum, ε r is the dielectric constant of the dielectric film, and A is the capacitor. In order to increase the capacitance (C) of the capacitor represented by the surface area of the film, T is the thickness of the dielectric film, a material having a high dielectric constant is used as the dielectric, a thin dielectric film is formed, or the surface area of the capacitor is increased. have.

그러나 이러한 방법들은 모두 각각의 문제점을 가지고 있다.However, all these methods have their own problems.

즉, 높은 유전상수를 갖는 유전물질, 예를 들어 Ta2O5, TiO2 또는 SrTiO3등이 연구되고 있으나, 이러한 물질들의 접합 파괴전압등과 같은 신뢰도 및 박막특성등 이 확실하게 확인되어 있지 않아 실제 소자에 적용하기가 어려울 뿐만 아니라 재현성이 떨어지고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.That is, the dielectric material having a high dielectric constant, for example, Ta 2 O 5, TiO 2 or SrTiO 3, etc. The study is however, reliability, and film properties, such as the junction breakdown voltage or the like of these materials, etc. This does not reliably determine Not only are they difficult to apply to real devices, but they are also less reproducible, and reducing the thickness of the dielectric film seriously affects the reliability of the capacitor by breaking the dielectric film during device operation.

더욱이 캐패시터의 전하저장전극의 표면적을 증가시키기 위하여 다결정실리콘층을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(Fin) 구조로 형성하거나, 콘택의 상부에 실린더 형상의 전하저장전극을 형성하는 등의 방법을 사용하기도 한다. Furthermore, in order to increase the surface area of the capacitor's charge storage electrode, a polysilicon layer is formed in multiple layers, and then formed into a fin structure through which they are connected to each other, or a cylindrical charge storage electrode formed on the contact. Other methods may be used.

그러나 상기와 같은 종래 기술에 따른 반도체 소자의 전하저장전극 제조방법은 캐패시터의 높이를 증가시키면 단차에 의해 후속 공정이 어려워지고, 디램의 고집적화에 따라 소자의 면적이 감소되어 정전용량 확보가 어려워지고 있다. However, in the method of manufacturing a charge storage electrode of a semiconductor device according to the prior art as described above, if the height of the capacitor is increased, it becomes difficult to follow-up processes due to the step, and the area of the device is reduced due to the high integration of the DRAM, making it difficult to secure the capacitance. .

또한 셀 효율을 증가시키기 위하여 비트라인당 셀 수를 기존에 비해 2배 이상으로 설계를 가져가고 있어 셀 캐패시터의 정전용량은 더욱 증가되어야 하는데, 캐패시터의 사용 가능한 표면적은 감소되고 있어, 현재 사용되는 핀형이나 실린더형 캐패시터에서는 캐패시터의 높이를 증가시키고, 전하저장전극 사이의 간격을 감소시키며, 반구형실리콘(hemi spherical silicon grain; 이하 HSG라 칭함)이나 준안정-다결정실리콘층을 사용하는 등의 방법으로 유효표면적을 증가시키고 있다. Also, in order to increase cell efficiency, the number of cells per bitline is more than doubled than before, and the capacitance of the cell capacitor should be further increased, and the usable surface area of the capacitor is decreasing, which is the pin type currently used. In the case of a cylindrical capacitor, it is effective by increasing the height of the capacitor, decreasing the spacing between the charge storage electrodes, and using a semi-spherical silicon grain (hereinafter referred to as HSG) or a metastable-polycrystalline silicon layer. Increasing surface area.

도시되어 있지는 않으나, 종래 기술에 따른 반도체소자의 제조방법을 살펴보면 다음과 같다. Although not shown, a method of manufacturing a semiconductor device according to the related art is as follows.

먼저, 반도체기판상에 소자분리 산화막과 MOSFET 및 비트라인 등의 하부구조물들을 형성하고, 전면에 전하저장전극용 콘택플러그를 구비하는 층간절연막을 형 성한 후, 상기 구조의 전표면에 캐패시터 산화막을 PSG 재질로 형성한다. First, an element isolation oxide film and a lower structure such as a MOSFET and a bit line are formed on a semiconductor substrate, and an interlayer insulating film having contact plugs for charge storage electrodes is formed on the front surface, and then a capacitor oxide film is formed on the entire surface of the structure. Form with material.

그다음 상기 콘택플러그 상의 캐패시터 산화막을 사진식각방법으로 제거하여 콘택플러그를 노출시키는 캐패시터 홈을 형성한 후, 상기 구조의 전표면에 전하저장전극이 되는 다결정실리콘층을 형성한다. Then, the capacitor oxide film on the contact plug is removed by photolithography to form a capacitor groove exposing the contact plug, and then a polysilicon layer serving as a charge storage electrode is formed on the entire surface of the structure.

그 후, 상기 구조의 전표면에 매립층을 형성하여 평탄화시키고, 상기 캐패시터 산화막 패턴 상부의 매립층과 다결정실리콘층을 화학-기계적 연마(chemical mechanical polishing; 이하 CMP라 칭함) 방법으로 제거하여 상기 캐패시터 산화막의 상부를 노출시켜 전하저장전극 각각의 다결정실리콘층을 분리시킨 후, 상기 남아 있는 매립층과, 캐패시터 산화막을 제거하여 실린더형 전하저장전극을 형성한다. Thereafter, a buried layer is formed on the entire surface of the structure and planarized, and the buried layer and the polysilicon layer on the capacitor oxide film pattern are removed by chemical mechanical polishing (hereinafter referred to as CMP) method of the capacitor oxide film. After exposing the upper portion to separate the polysilicon layers of each of the charge storage electrodes, the remaining buried layer and the capacitor oxide film are removed to form a cylindrical charge storage electrode.

그 후, 상기 구조의 전표면에 유전막 도포 플레이트전극 형성 등의 후속 캐패시터 공정을 진행하여 캐패시터를 완성한다. Subsequently, a capacitor process is performed on the entire surface of the structure by a subsequent capacitor process such as forming a dielectric film coating plate electrode.

상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 캐패시터홈 형성을 위한 식각공정시 높은 종횡비로 인해 식각 공정이 어려워 홀 패턴 불량 등이 발생하고, 콘택플러그가 오프 되지 않거나, 서로 단락 되는 등의 불량발생이 하는 등의 문제점이 있다.In the method of manufacturing a semiconductor device according to the related art as described above, the etching process is difficult due to the high aspect ratio during the etching process for forming the capacitor groove, so that a hole pattern defect occurs, and the contact plug does not turn off or shorts with each other. There is a problem such as occurrence.

또한 종래 기술의 다른 문제점은 콘택플러그의 접촉 저항이 증가되고, 플러그 노드의 두께가 얇아져 콘택플러그의 저항이 증가되며, 캐패시터 산화막 제거 공정시 BOE 나 HF 등의 액상 케미칼을 사용하게 되는데, 이러한 액상 케미칼은 캐패시터 산화막 하부의 층간전연막과 그 하부층에 급격하게 유입되어 산화막에 큰 보 이드인 벙커를 유발시켜 공정수율 및 소자동작의 신뢰성이 떨어지는 문제점이 있다.
In addition, another problem of the prior art is that the contact resistance of the contact plug is increased, the thickness of the plug node is increased by increasing the contact plug resistance, and liquid chemicals such as BOE or HF are used in the process of removing the capacitor oxide film. Is rapidly introduced into the interlayer dielectric film under the capacitor oxide film and its lower layer, causing a bunker, which is a large void in the oxide film, and thus, the process yield and device operation reliability are deteriorated.

본 발명은 상기와 같은 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은 정전용량이 큰 재질로 전하저장전극을 형성하되, 콘택플러그 없이 접합과 직접 낮은 접촉 저항을 가지고 접촉되도록 전하저장전극을 형성하여, 콘택플러그의 저항을 감소시키고, 액상 케미칼 사용시 캐패시터 산화막 하부에 식각정지층이 존재하여 액상 케미칼에 의한 하지층의 손상을 방지하고, 추후의 평탄화 공정이 제거되어 공정이 간단해져 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
The present invention is to solve the above problems, an object of the present invention is to form a charge storage electrode made of a material with a large capacitance, to form a charge storage electrode to be in contact with a low contact resistance directly to the junction without a contact plug , The resistance of the contact plug is reduced, and when the liquid chemical is used, an etch stop layer exists under the capacitor oxide film to prevent damage of the underlying layer by the liquid chemical, and the subsequent planarization process is removed to simplify the process yield and device operation. It is to provide a method of manufacturing a semiconductor device that can improve the reliability of the.

상기의 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은, Features of the semiconductor device manufacturing method according to the present invention for achieving the above object,

소정의 하부 구조물을 가지는 반도체기판 비트라인 콘택홀을 구비하는 층간전연막을 형성하는 공정과, Forming an interlayer dielectric film having a semiconductor substrate bit line contact hole having a predetermined substructure;

상기 비트라인 콘택홀을 메우는 비트라인을 형성하는 공정과, Forming a bit line filling the bit line contact hole;

상기 구조의 전표면에 식각정지층과 캐패시터 산화막을 순차적으로 형성하는 공정과, Sequentially forming an etch stop layer and a capacitor oxide film on the entire surface of the structure;                     

상기 반도체기판에서 전하저장전극 콘택으로 예정되어 있는 부분상의 캐패시터 산화막과 식각정지층 및 층간전연막을 순차적으로 사진식각하여 반도체기판을 노출시키는 전하저장전극 콘택홀을 형성하는 공정과, Forming a charge storage electrode contact hole exposing the semiconductor substrate by sequentially photo-etching the capacitor oxide film, the etch stop layer, and the interlayer dielectric film on the portion of the semiconductor substrate, which is intended as the charge storage electrode contact;

상기 전하저장전극 콘택홀의 내벽에 전하저장전극을 형성하는 공정과, Forming a charge storage electrode on an inner wall of the charge storage electrode contact hole;

상기 캐패시터 산화막을 제거하는 공정을 구비함에 있다. And removing the capacitor oxide film.

또한 본 발명의 다른 특징은, 상기 비트라인은 W, Pt, Ru 또는 Ir 로 형성되고, 상기 식각정지층은 1000-10000Å 두께로, 질화막 재질로 형성되되, CVD, PE-CVD 또는 스퍼터링 방법으로 형성되며, 상기 캐패시터 산화막은 1000-30000Å 두께로 형성되며, 상기 전하저장전극과 반도체기판의 사이에 실리사이드층을 개재시키며, 상기 실리사이드층은 Ti, Co, Pt, It, Ru 또는 Mo 으로 형성되고, 상기 실리사이드층은 금속층 도포 후 열처리하여 형성되며, 상기 전하저장전극은 W, WN, Pt, Ir 또는 Ru 로 형성되고, 원자층 증착, CVD 또는 PVD 방법으로, 10-1000Å 두께로, 25-700℃ 에서 형성되며, 상기 전하저장전극은 도전층 도포후, 전면에 매립층을 도포하고, 전면 식각하여 상기 캐패시터 산화막 상의 도전층을 제거하여 형성하는 것을 특징으로 한다. In another aspect of the present invention, the bit line is formed of W, Pt, Ru or Ir, the etch stop layer is 1000-10000Å thickness, formed of a nitride film material, formed by CVD, PE-CVD or sputtering method The capacitor oxide layer is formed to have a thickness of 1000-30000 m3, and includes a silicide layer between the charge storage electrode and the semiconductor substrate, and the silicide layer is formed of Ti, Co, Pt, It, Ru, or Mo. The silicide layer is formed by applying a metal layer and then thermally treating the charge storage electrode. The charge storage electrode is formed of W, WN, Pt, Ir, or Ru, and is formed by atomic layer deposition, CVD, or PVD. The charge storage electrode may be formed by coating a buried layer on the entire surface after applying the conductive layer and etching the entire surface to remove the conductive layer on the capacitor oxide layer.

이하, 본 발명에 따른 반도체 소자의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명을 하기로 한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1d는 본 발명에 따른 반도체소자의 제조 공정도로서, 비트라인 콘택 부분에서의 단면으로 도시한 예이다. 1A to 1D are diagrams illustrating a manufacturing process of a semiconductor device according to the present invention, which is shown in cross section at a bit line contact portion.

먼저, 반도체기판(10)상에 소자분리 산화막(12)을 형성하여 활성영역을 정의 하고, 게이트산화막(14)과 게이트전극(16) 및 하드마스크층(17)을 형성한 후, 상기 게이트전극(16) 및 하드마스크층(17)의 측벽에 절연 스페이서를 형성하여 MOSFET 등의 하부 구조물들을 형성하고, 상기 구조의 전표면에 비트라인 콘택홀(20)을 구비하는 층간전연막(18)을 형성한다. (도 1a 참조). First, an isolation region 12 is formed on the semiconductor substrate 10 to define an active region, and a gate oxide layer 14, a gate electrode 16, and a hard mask layer 17 are formed. And insulating structures on sidewalls of the hard mask layer 17 to form lower structures such as MOSFETs, and an interlayer lead film 18 having bit line contact holes 20 on the entire surface of the structure. Form. (See FIG. 1A).

그다음 상기 비트라인 콘택홀(20)을 메우는 비트라인(22)을 도전층 증착 및 사진식각 방법으로 형성하고, 상기 구조의 전표면에 질화막 재질의 식각정지층(24)과, 산화막 재질의 캐패시터 산화막(26)을 순차적으로 형성한다. 여기서 상기 비트라인(22)용 도전층은 W, Pt, Ru 또는 Ir 등의 재질로 형성하고, 상기 식각정지층(24)은 1000-10000Å 정도 두께로 질화막 재질로 CVD, PE-CVD 스퍼터링 등의 방법으로 형성하고, 상기 캐패시터 산화막(26)은 1000-30000Å 정도 두께로 형성한다. (도 1b 참조). Then, the bit line 22 filling the bit line contact hole 20 is formed by a conductive layer deposition and a photolithography method, and an etch stop layer 24 of a nitride material and a capacitor oxide film of an oxide material (26) is formed sequentially. Here, the conductive layer for the bit line 22 is formed of a material such as W, Pt, Ru or Ir, and the etch stop layer 24 has a thickness of about 1000-10000 kPa, such as CVD and PE-CVD sputtering. And the capacitor oxide film 26 is formed to a thickness of about 1000-30000 kPa. (See FIG. 1B).

그 후, 상기 반도체기판(10)에서 전하저장전극 콘택으로 예정되어 있는 부분상의 캐패시터 산화막(26)과 식각정지층(24) 및 층간전연막(18)을 전하저장전극 콘택 마스크(도시되지 않음)를 이용한 사진식각 공정으로 순차적으로 제거하여 전하저장전극 콘택홀(28)을 형성하고, 상기 구조의 전표면에 전하저장전극이 되는 도전층(30)을 도포한다. 여기서 상기 도전층(30) 도포 전에 실리사이드 형성 물질을 전면에 도포하고, 급속열처리 등의 열처리 방법으로 상기 노출된 반도체기판(10) 상에 실리사이드층을 형성할 수도 있으며, 상기 실리사이드 물질은 Ti, Co, Pt, It, Ru 또는 Mo 등을 사용할 수 있으며, 상기 도전층(30)은 W, WN, Pt, Ir 또는 Ru 등을 원자층 증착이나 CVD, PVD 등의 방법으로, 10-1000Å 정도의 두께로, 25-700℃ 에서 형성할 수 있다. (도 1c 참조). Thereafter, the capacitor oxide film 26, the etch stop layer 24, and the interlayer dielectric film 18 on the portion of the semiconductor substrate 10, which are intended as the charge storage electrode contacts, are formed on the charge storage electrode contact mask (not shown). The photolithography process is used to sequentially remove the charge storage electrode contact holes 28 and apply the conductive layer 30 serving as the charge storage electrode to the entire surface of the structure. Here, the silicide forming material may be applied to the entire surface before the conductive layer 30 is applied, and a silicide layer may be formed on the exposed semiconductor substrate 10 by a heat treatment method such as rapid heat treatment. , Pt, It, Ru, or Mo, and the like, and the conductive layer 30 may be formed by W, WN, Pt, Ir, or Ru by atomic layer deposition, CVD, PVD, or the like. Can be formed at 25-700 ° C. (See FIG. 1C).

그다음 상기 캐패시터 산화막(26) 상의 도전층(30)을 매립층 전면 도포 및 전면 식각의 방법으로 실시하여 제거하면, 각각의 실린더형 전하저장전극을 독립된 도전층(30) 패턴을 얻을 수 있다. Then, if the conductive layer 30 on the capacitor oxide layer 26 is removed by the method of applying the entire surface of the buried layer and etching the entire surface, each cylindrical charge storage electrode may have an independent conductive layer 30 pattern.

그 후, 상기 캐패시터 산화막(26)을 액상 케미칼을 이용하여 제거하고, 상기 구조의 전표면에 유전막(32)과 플레이트전극(34)을 형성하여 캐패시터를 완성한다. (도 1d 참조).
Thereafter, the capacitor oxide film 26 is removed using a liquid chemical, and the dielectric film 32 and the plate electrode 34 are formed on the entire surface of the structure to complete the capacitor. (See FIG. 1D).

이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은 전하저장전극 콘택플러그를 별도로 형성하지 않고, 비트라인 형성 후에 전면에 식각정지층과 캐패시터 산화막을 형성하고, 캐패시터 콘택홀을 형성한 후, 도전층 패턴으로된 전하저장전극을 형성하였으므로, 전하저장전극의 표면적이 증가되어 정전용량의 확보가 용이하고, 전하저장전극 콘택홀 식각공정시 식각정지층이 있어 식각 공정이 용이하며, 전하저장전극과 접합과의 계면에 실리사이드를 개재시켜 접촉 저항을 감소시킬 수 있고, 캐패시터 산화막 제거 공정시 식각정지층에 의해 액상 케미칼의 하지층으로의 침투가 방지되어 벙커가 생성되지 않으며, 전하저장전극 형성 전에 별도의 평탄화 공정이 필요하지 않아 공정이 간단해져 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
As described above, in the method of manufacturing a semiconductor device according to the present invention, after forming a bit line, an etch stop layer and a capacitor oxide film are formed on the entire surface after the bit line is formed, and then a capacitor contact hole is formed. Since the charge storage electrode formed of the conductive layer pattern is formed, the surface area of the charge storage electrode is increased so that the capacitance can be easily secured, and there is an etch stop layer during the contact hole etching process, so that the etching process is easy, and the charge storage The contact resistance can be reduced by interposing silicide at the interface between the electrode and the junction. In the process of removing the capacitor oxide film, the etch stop layer prevents the penetration of the liquid chemical into the underlying layer, so that no bunker is formed. No need for a separate planarization process before, simplifying the process to improve process yield and device operation reliability There is an advantage that can be.

Claims (10)

소정의 하부 구조물을 가지는 반도체기판 비트라인 콘택홀을 구비하는 층간전연막을 형성하는 공정과, Forming an interlayer dielectric film having a semiconductor substrate bit line contact hole having a predetermined lower structure; 상기 비트라인 콘택홀을 메우는 비트라인을 형성하는 공정과, Forming a bit line filling the bit line contact hole; 상기 구조의 전표면에 식각정지층과 캐패시터 산화막을 순차적으로 형성하는 공정과, Sequentially forming an etch stop layer and a capacitor oxide film on the entire surface of the structure; 상기 반도체기판에서 전하저장전극 콘택으로 예정되어 있는 부분상의 캐패시터 산화막과 식각정지층 및 층간전연막을 순차적으로 사진식각하여 반도체기판을 노출시키는 전하저장전극 콘택홀을 형성하는 공정과, Forming a charge storage electrode contact hole exposing the semiconductor substrate by sequentially photo-etching the capacitor oxide film, the etch stop layer, and the interlayer dielectric film on the portion of the semiconductor substrate, which is intended as the charge storage electrode contact; 상기 전하저장전극 콘택홀의 내벽에 전하저장전극을 형성하는 공정과, Forming a charge storage electrode on an inner wall of the charge storage electrode contact hole; 상기 캐패시터 산화막을 제거하는 공정을 구비하는 반도체소자의 제조방법. A method of manufacturing a semiconductor device comprising the step of removing the capacitor oxide film. 제1항에 있어서, 상기 비트라인은 W, Pt, Ru 및 Ir 로 이루어지는 군에서 임의로 선택되는 하나의 재질로 형성되는 것을 특징으로 하는 반도체소자의 제조방법. The method of claim 1, wherein the bit line is formed of one material arbitrarily selected from the group consisting of W, Pt, Ru, and Ir. 제1항에 있어서, 상기 식각정지층은 1000-10000Å 두께로, 질화막 재질로 형 성되되, CVD, PE-CVD 또는 스퍼터링 방법으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법. The method of claim 1, wherein the etch stop layer has a thickness of 1000-10000 μs and is formed of a nitride film, and is formed by CVD, PE-CVD, or sputtering. 제1항에 있어서, 상기 캐패시터 산화막은 1000-30000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법. The method of claim 1, wherein the capacitor oxide film is formed to a thickness of 1000-30000 GPa. 제1항에 있어서, 상기 전하저장전극과 반도체기판의 사이에 실리사이드층을 개재시키는 것을 특징으로 하는 반도체소자의 제조방법. The method of claim 1, wherein a silicide layer is interposed between the charge storage electrode and the semiconductor substrate. 제5항에 있어서, 상기 실리사이드층은 Ti, Co, Pt, It, Ru 및 Mo 으로 이루어지는 군에서 임의로 선택되는 하나의 재질로 형성되는 것을 특징으로 하는 반도체소자의 제조방법. The method of claim 5, wherein the silicide layer is formed of one material selected from the group consisting of Ti, Co, Pt, It, Ru, and Mo. 제5항에 있어서, 상기 실리사이드층은 금속층 도포후 열처리하여 형성되는 것을 특징으로 하는 반도체소자의 제조방법. The method of claim 5, wherein the silicide layer is formed by applying a metal layer followed by heat treatment. 제1항에 있어서, 상기 전하저장전극은 W, WN, Pt, Ir 및 Ru 로 이루어지는 군에서 임의로 선택되는 하나의 재질로 형성되는 것을 특징으로 하는 반도체소자의 제조방법. The method of claim 1, wherein the charge storage electrode is formed of one material selected from the group consisting of W, WN, Pt, Ir, and Ru. 제1항에 있어서, 상기 전하저장전극은 원자층 증착, CVD 또는 PVD 방법으로, 10-1000Å 정도의 두께로, 25-700℃ 에서 형성되는 것을 특징으로 하는 반도체소자의 제조방법. The method of claim 1, wherein the charge storage electrode is formed at 25-700 ° C. with a thickness of about 10-1000 Å by atomic layer deposition, CVD, or PVD. 제1항에 있어서, 상기 전하저장전극은 도전층 도포후, 전면에 매립층을 도포하고, 전면 식각하여 상기 캐패시터 산화막 상의 도전층을 제거하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법. The method of claim 1, wherein the charge storage electrode is formed by applying a buried layer to the entire surface after applying the conductive layer and etching the entire surface to remove the conductive layer on the capacitor oxide layer.
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