KR20060038615A - 캐패시터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 TiN과 같은 금속막을 하부전극으로 사용할 때 고유전체막 공정시 하부전극과 고유전체막간 계면에서 하부전극이 산화되는 것을 방지할 수 있는 캐패시터 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 캐패시터의 제조 방법은 하부전극(ALD-TiN)을 형성하는 단계, 상기 하부전극 상에 산화저항막(ALD-TiAlN)을 형성하는 단계, 상기 산화저항막 상에 고유전체막을 형성하는 단계, 및 상기 고유전체막 상에 상부전극을 형성하는 단계를 포함하고, 이와 같이 본 발명은 하부전극과 고유전체막 사이에 산화저항특성이 우수하고 열적으로 안정한 TiAlN을 형성하므로써, 후속 고유전체막 공정시 산화제로 인한 하부전극 표면의 산화를 방지하여 누설전류특성을 향상시킬 수 있는 효과가 있다.
캐패시터, TiN, TiAlN, ALD, 산화저항막, 산화, 고유전체막

Description

캐패시터 및 그 제조 방법{CAPACITOR AND METHOD FOR FABRICATING THE SAME}
도 1은 종래기술에 따른 MIM 구조의 캐패시터를 도시한 구조 단면도,
도 2는 본 발명의 제1실시예에 따른 스택 구조의 MIM 캐패시터의 구조를 도시한 도면,
도 3은 TiAlN/TiN의 원자층증착 메카니즘을 나타낸 도면,
도 4는 본 발명의 제2실시예에 따른 스택 구조의 MIM 캐패시터의 구조를 도시한 도면,
도 5는 TiN/TiAlN/TiN의 원자층증착 메카니즘을 나타낸 도면,
도 6a 내지 도 6e는 본 발명의 제3실시예에 따른 실린더 구조의 MIM 캐패시터의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 하부전극 22 : 산화저항막
23 : 고유전체막 24 : 상부전극
본 발명은 반도체 제조 기술에 관한 것으로, 특히 캐패시터 및 그 제조 방법에 관한 것이다.
반도체 소자의 최소 선폭이 감소하고 집적도가 증가하면서 캐패시터가 형성되는 면적도 점차 좁아져 가고 있다. 이렇듯 캐패시터가 형성되는 면적이 좁아지더라도 셀내 캐패시터는 셀당 최소한 요구하는 대략 25pF 이상의 캐패시턴스를 확보하여야 한다. 이와 같이 좁은 면적 상에 높은 캐패시턴스를 가지는 캐패시터를 형성하기 위해, 실리콘산화막(ε=3.8), 질화막(ε=7)을 대체하여 Ta2O5, Al2O 3 또는 HfO2와 같은 높은 유전율을 가지는 고유전체막을 유전체막으로 이용하는 방법, 스토리지노드를 실린더(cylinder)형, 콘케이브(concave)형 등으로 입체화하거나 스토리지노드표면에 MPS(Meta stable-Poly Silicon)를 성장시켜 스토리지노드의 유효 표면적을 1.7∼2배 정도 증가시키는 방법, 하부전극과 상부전극을 금속물질(Metal Insulator Metal; MIM)로 형성하는 방법 등이 제안되었다.
최근에는 하부전극과 상부전극을 금속물질로 형성하고, 유전체막을 고유전체막으로 형성하는 MIM 구조의 캐패시터에 대한 연구가 진행되고 있다.
도 1은 종래기술에 따른 MIM 구조의 캐패시터를 도시한 구조 단면도이다.
도 1을 참조하면, 종래기술에 따른 캐패시터는 TiN으로 형성된 하부전극(11), 하부전극(11) 상의 고유전체막(12), 고유전체막(12) 상의 TiN으로 형성된 상 부전극(13)을 포함한다.
도 1과 같은 종래기술은, 하부전극(11)과 상부전극(13)으로 사용되는 TiN은 스텝커버리지(Step coverage) 특성이 우수한 원자층증착(Atomic Layer Deposition; ALD) 방식을 이용하여 증착하고 있다. 예를 들어, TiN의 원자층증착 공정시, 소스가스는 TiCl4와 NH3 가스를 이용한다.
그리고, 고유전체막(12)은 Ta2O5, Al2O3 또는 HfO2 중에서 선택되는 높은 유전율을 갖는 유전체막으로 형성한다.
그러나, 종래기술은 고유전체막(12) 형성시 필수적으로 도입되는 산화제(Oxidant), 예를 들면 O3에 의해 하부전극(11)으로 사용된 TiN이 산화되는 문제가 있다. 즉, TiN이 산화되어 하부전극(11)과 고유전체막(12) 계면에 TiOx(14)와 같은 기생산화물이 형성된다.
위와 같은 기생산화물인 TiOx(14)는 전도성(conductive)을 갖는 것으로, 캐패시터의 누설전류특성의 열화를 일으키는 원인이 되며, 이에 따라 캐패시터의 고유전특성을 저하시키며 결국에는 캐패시터의 신뢰성을 저하시킨다.
상기한 문제점은 금속막을 하부전극으로 사용하는 모든 캐패시터에서 발생한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, TiN과 같은 금속막을 하부전극으로 사용할 때 고유전체막 공정시 하부전극과 고유전체막간 계면에서 하부전극이 산화되는 것을 방지할 수 있는 캐패시터 및 그 제조 방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 캐패시터는 하부전극, 상기 하부전극 상의 전도성을 갖는 산화저항막, 상기 산화저항막 상의 고유전체막, 및 상기 고유전체막 상의 상부전극을 포함하는 것을 특징으로 하고, 상기 하부전극은 ALD-TiN이고, 상기 산화저항막은 ALD-TiAlN인 것을 특징으로 한다.
또한, 본 발명의 캐패시터는 동종의 제1전극과 제2전극 사이에 이종의 산화저항전극이 삽입된 적층 구조를 갖는 하부전극, 상기 하부전극 상의 고유전체막, 및 상기 고유전체막 상의 상부전극을 포함하는 것을 특징으로 하고, 상기 제1전극과 상기 제2전극은 ALD-TiN이고, 상기 산화저항전극은 ALD-TiAlN인 것을 특징으로 한다.
그리고, 본 발명의 캐패시터의 제조 방법은 적어도 산화저항전극을 포함하는 하부전극을 형성하는 단계, 상기 하부전극 상에 고유전체막을 형성하는 단계, 및 상기 고유전체막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 하부전극을 형성하는 단계는 제1전극을 형성하는 단계, 상기 제1전극 상에 산화저항전극을 형성하는 단계, 및 상기 산화저항전극 상에 상기 제1전극과 동종인 제2전극을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 제1전극과 상기 제2전극은 TiN으로 형성하고, 상기 산화저항전극은 TiAlN으로 형성하는 것을 특징으로 하며, 상기 TiN과 상기 TiAlN은 원자층증착 방식으로 증착하는 것을 특징으로 하고, 상기 제1전극으로 사용된 TiN은 Ti 소스 공급, 퍼지, NH3 공급 및 퍼지로 이루어지는 제1단위사이클을 반복 진행하여 증착하고, 상기 산화저항전극으로 사용된 TiAlN은 상기 TiN 증착후 챔버 이동없이 상기 제1단위사이클에 Al 소스 공급 및 퍼지를 추가한 제2단위사이클을 반복진행하여 증착하며, 상기 제2전극으로 사용된 TiN은 상기 제1단위사이클을 다시 반복진행하여 증착하는 것을 특징으로 한다.
또한, 본 발명의 캐패시터의 제조 방법은 하부전극을 형성하는 단계, 상기 하부전극 상에 산화저항막을 형성하는 단계, 상기 산화저항막 상에 고유전체막을 형성하는 단계, 및 상기 고유전체막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 하부전극은 TiN으로 형성하고, 상기 산화저항막은 TiAlN으로 형성하는 것을 특징으로 하고, 상기 TiN과 상기 TiAlN은 원자층증착 방식으로 증착하는 것을 특징으로 하며, 상기 TiN은 Ti 소스 공급, 퍼지, NH3 공급 및 퍼지로 이루어지는 제1단위사이클을 반복 진행하여 증착하고, 상기 TiAlN은 상기 TiN 증착후 챔버 이동없이 상기 제1단위사이클에 Al 소스 공급 및 퍼지를 추가한 제2단위사이클을 반복진행하여 증착하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 제1실시예에 따른 스택 구조의 MIM 캐패시터의 구조를 도시한 도면이다.
도 2에 도시된 바와 같이, TiN으로 형성된 하부전극(21), 하부전극(21) 상의 산화저항막(22), 산화저항막(22) 상의 고유전체막(23), 고유전체막(23) 상의 TiN으로 형성된 상부전극(24)을 포함한다.
여기서, 하부전극(21)으로 사용되는 TiN은 원자층증착 방식을 이용하여 50Å∼200Å 두께로 형성하고, 상부전극(24)으로 사용되는 TiN은 원자층증착 방식 또는 화학기상증착(Chemical Vapor Deposition; CVD) 방식을 이용하여 50Å∼200Å 두께로 형성한다.
그리고, 고유전체막(23)은 ZrO2, Al2O3 또는 HfO2 중에서 선택되는 높은 유전율을 갖는 유전체막으로 형성하며, 이 고유전체막(23)은 원자층증착(ALD) 방식을 이용하므로써 스텝커버리지(step coverage) 특성이 우수하다. 예컨대, 고유전체막(23)은 ZrO2, Al2O3 또는 HfO2을 단독으로 사용하거나, Al 2O3와 HfO2가 적층된 라미네이트(Laminate) 구조를 사용한다. 위와 같은 고유전체막(23)은 40Å∼80Å 두께이다.
도 2에서, 산화저항막(22)은 고유전체막(23) 공정시 산화제가 하부전극(21) 표면을 산화시키는 것을 방지하기 위한 것으로, 내산화 특성이 우수하면서 하부전극으로 사용할 수 있는 전도막이다.
예를 들면, 산화저항막(22)은 TiAlN으로 형성하는데, TiAlN은 TiN에 Al을 도핑시킨 것으로, TiN보다 열적 안정성(Thermal stability)이 높고 산화저항성(Oxidation resistance)이 높은 것이다.
이와 같은 산화저항막(22)으로 사용되는 TiAlN은 원자층증착(ALD) 방식을 이용하여 형성하는데, 하부전극(21)으로 사용되는 TiN 증착을 위한 원자층증착 공정시 알루미늄 소스 피딩(Al source feeding) 및 퍼지스텝(purge step)을 추가하여 형성한 것이다. 즉, 하부전극(21)이 되는 TiN을 예정된 두께로 증착한 후, 챔버이동없이 바로 TiN 증착스텝에 알루미늄 소스 피딩(Al source feeding) 및 퍼지스텝(purge step)을 추가하여 TiAlN을 하부전극(21)인 TiN 상에 형성해준다. 자세한 내용은 도 3을 참조하기로 한다.
그리고, 산화저항막(22)으로 사용된 TiAlN의 두께는 50Å∼100Å 두께가 바람직하다. 예컨대, 50Å 보다 얇은 두께로 형성하면 고유전체막(23) 공정시 확산해오는 산화제의 침투를 방지하기 어렵고, 100Å 보다 두껍게 형성하면 전체적인 캐패시터의 높이를 증가시켜 집적도를 저하시킨다.
도 3은 TiN과 TiAlN의 원자층증착 메카니즘을 나타낸 도면이다.
도 3을 참조하면, 먼저, 하부전극으로 사용되는 TiN을 증착하기 위해 Ti 소스 공급(31), 퍼지(32), NH3 공급(33), 퍼지(34)로 이루어지는 제1단위사이클을 반복 진행하여 ALD-TiN을 증착하고, 이어서 챔버 이동없이 TiAlN을 증착하기 위해 Ti 소스 공급(41), 퍼지(42), Al 소스 공급(43), 퍼지(44), NH3 공급(45), 퍼지(46)로 이루어진 제2단위사이클을 반복진행하여 ALD-TiAlN을 증착한다.
도 3에서, TiAlN의 증착은, 하부전극으로 사용되는 TiN 증착을 위한 원자층증착 공정시 Al 소스 공급(43)과 퍼지(44)을 추가하여 형성한 것이다. 즉, 하부전극이 되는 TiN을 예정된 두께로 증착한 후, 챔버이동없이 바로 TiN 증착스텝에 Al소스 공급(43) 및 퍼지(44)를 추가하여 ALD-TiAlN을 ALD-TiN 상에 증착한다.
도 2 및 도 3에 도시된 제1실시예에 따르면, 하부전극(21)인 TiN 상에 산화저항성이 높은 산화저항막(22)으로 ALD-TiAlN을 증착해주므로써, 하부전극(21)인 TiN이 후속 고유전체막(23) 증착시에 산화되는 것을 방지하고 있다.
도 4는 본 발명의 제2실시예에 따른 스택구조의 MIM 캐패시터의 구조를 도시한 도면이다.
도 4에 도시된 바와 같이, TiN으로 형성된 제1전극(51a), 제1전극(51a) 상의 산화저항전극(51b), 산화저항전극(51b) 상의 TiN으로 형성된 제2전극(51c)이 순차 적층된 하부전극(51), 하부전극(51) 상의 고유전체막(52), 고유전체막(52) 상의 TiN으로 형성된 상부전극(53)을 포함한다.
여기서, 하부전극(51)은 각각 TiN으로 형성된 제1전극(51a)과 제2전극(51c) 사이에 산화저항전극(51b)이 삽입된 샌드위치(Sandwitch) 구조를 갖는데, 산화저항전극(51b)은 고유전체막(52) 공정시 산화제가 하부전극(51) 표면을 산화시키는 것을 방지하기 위한 것으로, 내산화 특성이 우수하면서 하부전극으로 사용할 수 있는 전도막이다.
예를 들면, 산화저항전극(51b)은 TiAlN으로 형성하는데, TiAlN은 TiN에 Al을 도핑시킨 것으로, TiN보다 열적 안정성(Thermal stability)이 높고 산화저항성(Oxidation resistance)이 높은 물질이다.
도 4에서, 하부전극(51)을 이루는 제1전극(51a), 산화저항전극(51b) 및 제2전극(51c)은 원자층증착(ALD) 방식을 이용하여 형성하는데, 즉, 제1전극(51a)이 되는 TiN을 증착한 후에, 산화저항전극(51b)이 되는 TiAlN을 증착하고, 다시 제2전극(51c)이 되는 TiN을 증착한다. 이때, 산화저항전극(51b)으로 사용된 TiAlN의 두께는 50Å∼100Å 두께가 바람직하다. 예컨대, 50Å 보다 얇은 두께로 형성하면 고유전체막(52) 공정시 확산해오는 산화제의 침투를 방지하기 어렵고, 100Å 보다 두껍게 형성하면 전체적인 캐패시터의 높이를 증가시켜 집적도를 저하시킨다.
자세한 증착 공정은 도 5를 참조하기로 한다.
그리고, 고유전체막(52)은 ZrO2, Al2O3 또는 HfO2 중에서 선택되는 높은 유전율을 갖는 유전체막으로 형성하며, 이 고유전체막(52)은 원자층증착(ALD) 방식을 이용하므로써 스텝커버리지 특성이 우수하다. 예컨대, 고유전체막(52)은 ZrO2, Al2O3 또는 HfO2을 단독으로 사용하거나, Al2O3와 HfO2가 적층된 라미네이트(Laminate) 구조를 사용한다. 위와 같은 고유전체막(42)은 40Å∼80Å 두께이다.
마지막으로, 상부전극(53)으로 사용되는 TiN은 원자층증착 방식 또는 화학기상증착(Chemical Vapor Deposition; CVD) 방식을 이용하여 50Å∼200Å 두께로 형성한다.
도 5는 하부전극이 되는 TiN/TiAlN/TiN의 원자층증착 메카니즘을 나타낸 도 면이다.
도 5를 참조하면, 먼저, 제1전극(51a)이 되는 ALD-TiN1을 증착하기 위해 Ti 소스 공급(61), 퍼지(62), NH3 공급(63), 퍼지(64)로 이루어지는 단위사이클을 반복진행하고, 이어서 산화저항전극(51b)이 되는 ALD-TiAlN을 증착하기 위해 Ti 소스 공급(71), 퍼지(72), Al 소스 공급(73), 퍼지(74), NH3 공급(75), 퍼지(76)로 이루어진 단위사이클을 반복진행하며, 마지막으로 제2전극(51c)이 되는 ALD-TiN2을 증착하기 위해 Ti 소스 공급(81), 퍼지(82), NH3 공급(83), 퍼지(84)로 이루어지는 단위사이클을 반복 진행한다.
도 5에서, ALD-TiAlN의 증착은, 제1전극(51a)으로 사용되는 ALD-TiN1 증착을 위한 원자층증착 공정시 Al 소스 공급(73)과 퍼지(74)을 추가하여 형성한 것과 동일하다. 즉, 제1전극(51a)이 되는 ALD-TiN1을 예정된 두께로 증착한 후, 챔버이동없이 바로 TiN 증착스텝(71, 72, 75, 76)에 Al 소스 공급(73) 및 퍼지(74)를 추가하여 ALD-TiAlN을 증착한다.
그리고 나서, 다시 ALD-TiAlN 증착후 챔버이동없이 ALD-TiN2을 증착하기 위한 Ti 소스 공급(81), 퍼지(82), NH3 공급(83), 퍼지(84) 과정을 반복진행한다.
전술한 바와 같은 도 4 및 도 5에 도시된 바와 같이, TiN/TiAlN/TiN의 삼중층 구조로 이루어지는 하부전극(51)은 TiN 증착후 알루미늄이 도핑된 TiAlN을 증착한 후, 추가된 Al 소스 및 퍼지스텝을 제거하여, 다시 순수한 TiN의 증착을 진행하여 샌드위치 구조로 형성한다.
상술한 제2실시예에 따르면, 하부전극(51)이 TiAlN으로 되는 산화저항전극(51b)을 구비함에 따라, 후속 고유전체막(52) 공정시 산화제가 하부전극(51)을 산화시키는 것을 방지하고 있다.
한편, 제1실시예와 제2실시예처럼, TiAlN/TiN, TiN/TiAlN/TiN 구조와 같이, 산화저항특성이 우수한 TiAlN을 도입하면, 실린더 구조의 캐패시터 형성시, 후속 습식딥아웃(Wet dip out) 공정에서 케미컬(Chemical)에 의해 하부전극으로 사용된 TiN이 어택받는 것을 방지할 수 있다.
도 6a 내지 도 6e는 본 발명의 제3실시예에 따른 실린더 구조의 MIM 캐패시터의 제조 방법을 도시한 공정 단면도이다. 이하, 제3실시예는 하부전극이 TiAlN/TiN 구조를 갖는다.
도 6a에 도시된 바와 같이, 반도체 기판(101) 상부에 층간절연막(102)을 형성한 후, 층간절연막(102)을 관통하여 반도체 기판(101)의 일부와 연결되는 스토리지노드콘택플러그(103)를 형성한다. 이때, 스토리지노드콘택플러그(103)는 폴리실리콘플러그이며, 스토리지노드콘택플러그(103) 형성전에 소자분리, 워드라인 및 비트라인 등의 DRAM 구성에 필요한 공정을 진행한다.
다음으로, 스토리지노드콘택플러그(103) 상부에 식각중지막(104)과 SN 산화막(105)을 적층 형성한다. 여기서, SN 산화막(105)은 실린더 구조의 하부전극이 형성될 홀을 제공하기 위한 산화막이고, 식각중지막(104)은 SN 산화막(105) 식각시 하부구조물이 식각되는 것을 방지하기 위한 식각배리어 역할을 한다. 바람직하게, 식각중지막(104)은 저압화학기상증착방식(LPCVD)의 실리콘질화막(Si3N4)으로 형성하며 그 두께는 500Å∼1500Å이고, SN 산화막(105)은 BPSG, USG, PETEOS 또는 HDP 산화막으로 형성한다.
다음으로, SN 산화막(105)과 식각중지막(104)을 순차적으로 식각하여 스토리지노드콘택플러그(103) 상부를 개방시키는 스토리지노드홀(106)을 형성한다.
도 6b에 도시된 바와 같이, 스토리지노드홀(106)이 형성된 SN 산화막(105) 표면 상에 하부전극이 될 TiN(107)을 증착한다.
이때, TiN(107)은 제1실시예에 따라 원자층증착(ALD) 방법을 통해 증착한다.
다음으로, TiN(107) 상에 산화저항막 역할을 하는 TiAlN(108)을 증착한다. 이때, TiAlN(108)또한 TiN(107)과 동일하게 원자층증착(ALD) 방법을 이용하여 증착하는데, TiN(107) 증착후 챔버이동없이 TiN 증착사이클에 알루미늄소스 공급 및 퍼지스텝을 추가로 진행하여 증착한다(도 3 참조).
위와 같이, 하부전극이 될 TiN(107)과 산화저항막 역할을 하는 TiAlN(108)을 원자층증착방법을 적용하여 증착하는데, 이는 후속 습식딥아웃에서 케미컬의 하부구조물로의 침투 방지 효과를 극대화시키기 위한 것이다. 즉, 원자층증착방식을 이용하는 경우가 CVD와 같은 증착 방식보다 유리하다. 그 이유는 스토리지노드홀(106)의 바닥 모서리에서의 하부전극의 하부 구조를 강화시켜 주기 위함이다.
예컨대, 스텝커버리지 특성이 우수한 것으로 알려진 원자층증착 방식으로 TiN(107)과 TiAlN(108)을 증착하여 스토리지노드홀(106)의 바닥 및 측벽에서 균일 한 두께를 갖도록 해준다. 반면에, CVD 방식으로 TiN(107)과 TiAlN(108)을 증착하는 경우에는, CVD 방식이 원자층증착방식에 비해 스텝커버리지특성이 다소 열악한 것으로 알려져 있으므로 스토리지노드홀(106)의 바닥 모서리의 두께가 스토리지노드홀(106)의 측벽 및 바닥 표면에서의 두께보다 얇아질 수 있다. 이처럼 스토리지노드홀(106)의 바닥 모서리의 두께가 얇으면 후속 습식딥아웃공정시 하부전극의 바닥부분에서 케미컬의 침투에 취약해질 수 있다.
도 6c에 도시된 바와 같이, 스토리지노드홀(106)의 내부에만 실린더형 하부전극(200)을 형성하는 스토리지노드 분리(Storage node isolation) 공정을 진행한다. 이때, 하부전극(200)은 TiN(107a)과 TiAlN(108a)의 적층 구조로 형성된다.
상기 스토리지노드 분리 공정은, 스토리지노드홀(106)을 제외한 SN 산화막(105) 표면 상부에 형성된 TiN(107) 및 TiAlN(108)을 화학적기계적연마(CMP) 또는 에치백으로 제거하여 실린더형 하부전극(200)을 형성하는 것이다. 여기서, 화학적기계적연마 또는 에치백 공정시에 연마재나 식각된 입자 등의 불순물이 실린더형 하부전극(200) 내부에 부착되는 등의 우려가 있으므로, 스텝커버리지 특성이 좋은 포토레지스트로 스토리지노드홀(106)의 내부를 모두 채운 후에, SN 산화막(105)이 노출될 때까지 연마 또는 에치백을 수행하고, 포토레지스트를 애싱(ashing)하여 제거하는 것이 좋다.
도 6d에 도시된 바와 같이, SN 산화막(105)을 선택적으로 습식딥아웃하여 하부전극(200)의 내벽 및 외벽을 모두 드러낸다.
이때, 습식딥아웃 공정은 주로 불산(HF) 용액을 이용하여 진행하는데, 산화 막으로 형성한 SN 산화막(105)이 불산용액에 의해 식각된다. 한편, SN 산화막(105) 아래의 식각중지막(104)은 산화막의 습식식각시 선택비를 갖는 실리콘질화막으로 형성했기 때문에 습식케미컬에 의해 식각되지 않는다.
위와 같은 습식케미컬 적용동안 불산용액이 하부전극(200)의 바닥부분을 관통하여 하부의 층간절연막(103)으로 침투할 수 있으나, 하부전극(200)이 TiAlN(108a)을 가지므로 불산용액이 하부전극(200)을 관통하지 못한다.
즉, TiN 단독으로 하부전극을 형성한 경우에는 TiN의 결정립계를 통해 불산용액이 침투할 수 있으나, TiAlN(108a)은 TiN의 결정립계에 알루미늄이 충진된 구조를 가지므로써 이 알루미늄에 의해 불산용액의 침투경로가 제거된다.
아울러, TiAlN(108a)은 TiN(107a)에 비해 열적으로 안정하고 산화저항성이 우수하므로, 후속 고유전체막 증착시 TiN(107a)이 산화되는 것을 방지하는 역할을 한다.
도 6e에 도시된 바와 같이, 내벽 및 외벽이 모두 드러난 하부전극(200) 상에 고유전체막(109)과 상부전극(110)을 순차적으로 형성한다.
이때, 고유전체막(109)은 ZrO2, Al2O3 또는 HfO2 중에서 선택되는 높은 유전율을 갖는 유전체막으로 형성하며, 이 고유전체막(109)은 원자층증착(ALD) 방식을 이용하므로써 스텝커버리지 특성이 우수하다. 예컨대, 고유전체막(109)은 ZrO2, Al2O3 또는 HfO2을 단독으로 사용하거나, Al2O3와 HfO2가 적층된 라미네이트(Laminate) 구조를 사용한다. 위와 같은 고유전체막(109)은 40Å∼80Å 두께이다.
그리고, 상부전극(110)은 TiN으로 형성하는데, 상부전극(110)으로 사용되는 TiN은 원자층증착 방식 또는 화학기상증착(Chemical Vapor Deposition; CVD) 방식을 이용하여 50Å∼200Å 두께로 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 산화저항특성이 우수하고 열적으로 안정한 TiAlN을 포함하는 하부전극을 형성하므로써, 후속 고유전체막 공정시 산화제로 인한 하부전극 표면의 산화를 방지하여 누설전류특성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 TiAlN을 하부전극(TiN) 상에 형성해주므로써 습식 딥아웃 공정시에 캐패시터의 하부전극(TiN)을 침투하는 습식케미컬의 침투 경로를 차단해주어 신뢰성이 우수한 반도체 메모리 장치를 고수율로 제조할 수 있는 효과가 있다.

Claims (17)

  1. 하부전극;
    상기 하부전극 상의 전도성을 갖는 산화저항막;
    상기 산화저항막 상의 고유전체막; 및
    상기 고유전체막 상의 상부전극
    을 포함하는 캐패시터.
  2. 제1항에 있어서,
    상기 하부전극은 ALD-TiN이고, 상기 산화저항막은 ALD-TiAlN인 것을 특징으로 하는 캐패시터.
  3. 제1항 또는 제2항에 있어서,
    상기 산화저항막은, 50Å∼100Å 두께인 것을 특징으로 하는 캐패시터.
  4. 동종의 제1전극과 제2전극 사이에 이종의 산화저항전극이 삽입된 적층 구조를 갖는 하부전극;
    상기 하부전극 상의 고유전체막; 및
    상기 고유전체막 상의 상부전극
    을 포함하는 캐패시터.
  5. 제4항에 있어서,
    상기 제1전극과 상기 제2전극은 ALD-TiN이고, 상기 산화저항전극은 ALD-TiAlN인 것을 특징으로 하는 캐패시터.
  6. 제4항 또는 제5항에 있어서,
    상기 산화저항전극은, 50Å∼100Å 두께인 것을 특징으로 하는 캐패시터.
  7. 적어도 산화저항전극을 포함하는 하부전극을 형성하는 단계;
    상기 하부전극 상에 고유전체막을 형성하는 단계; 및
    상기 고유전체막 상에 상부전극을 형성하는 단계
    를 포함하는 캐패시터의 제조 방법.
  8. 제7항에 있어서,
    상기 하부전극을 형성하는 단계는,
    제1전극을 형성하는 단계;
    상기 제1전극 상에 산화저항전극을 형성하는 단계; 및
    상기 산화저항전극 상에 상기 제1전극과 동종인 제2전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  9. 제8항에 있어서,
    상기 제1전극과 상기 제2전극은 TiN으로 형성하고, 상기 산화저항전극은 TiAlN으로 형성하는 것을 특징으로 하는 캐패시터의 제조 방법.
  10. 제9항에 있어서,
    상기 TiN과 상기 TiAlN은 원자층증착 방식으로 증착하는 것을 특징으로 하는 캐패시터의 제조 방법.
  11. 제10항에 있어서,
    상기 제1전극으로 사용된 TiN은 Ti 소스 공급, 퍼지, NH3 공급 및 퍼지로 이루어지는 제1단위사이클을 반복 진행하여 증착하고, 상기 산화저항전극으로 사용된 TiAlN은 상기 TiN 증착후 챔버 이동없이 상기 제1단위사이클에 Al 소스 공급 및 퍼지를 추가한 제2단위사이클을 반복진행하여 증착하며, 상기 제2전극으로 사용된 TiN은 상기 제1단위사이클을 다시 반복진행하여 증착하는 것을 특징으로 하는 캐패시터의 제조 방법.
  12. 제10항에 있어서,
    상기 산화저항전극은, 50Å∼100Å 두께로 증착하는 것을 특징으로 하는 캐패시터의 제조 방법.
  13. 하부전극을 형성하는 단계;
    상기 하부전극 상에 산화저항막을 형성하는 단계;
    상기 산화저항막 상에 고유전체막을 형성하는 단계; 및
    상기 고유전체막 상에 상부전극을 형성하는 단계
    를 포함하는 캐패시터의 제조 방법.
  14. 제13항에 있어서,
    상기 하부전극은 TiN으로 형성하고, 상기 산화저항막은 TiAlN으로 형성하는 것을 특징으로 하는 캐패시터의 제조 방법.
  15. 제14항에 있어서,
    상기 TiN과 상기 TiAlN은 원자층증착 방식으로 증착하는 것을 특징으로 하는 캐패시터의 제조 방법.
  16. 제15항에 있어서,
    상기 TiN은 Ti 소스 공급, 퍼지, NH3 공급 및 퍼지로 이루어지는 제1단위사이클을 반복 진행하여 증착하고, 상기 TiAlN은 상기 TiN 증착후 챔버 이동없이 상기 제1단위사이클에 Al 소스 공급 및 퍼지를 추가한 제2단위사이클을 반복진행하여 증착하는 것을 특징으로 하는 캐패시터의 제조 방법.
  17. 제15항에 있어서,
    상기 TiAlN은 50Å∼100Å 두께로 증착하는 것을 특징으로 하는 캐패시터의 제조 방법.
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