KR20060038234A - Semiconductor memory device having on-die termination circuit - Google Patents

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KR20060038234A
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Abstract

본 발명은 PVT 변동에 상관없이 JEDEC 스펙의 규격을 만족시킬 수 있는 온-다이-터미네이션 회로를 갖는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 출력노드가 공통으로 접속되어 출력신호를 출력하기 위한 복수의 출력드라이버를 갖는 ODT 출력드라이버; 출력신호를 피드백 입력받아 레벨을 감지하기 위한 레벨 감지수단; 및 사용자의 설정 및 상기 레벨 감지수단의 출력신호에 응답하여 상기 복수의 출력드라이버 중 소정 개수를 턴온시키기 위한 제어수단을 포함하는 온 다이 터미네이션 회로를 구비하는 반도체메모리소자를 제공한다.The present invention is to provide a semiconductor memory device having an on-die termination circuit that can satisfy the specifications of the JEDEC specification irrespective of PVT fluctuations, the present invention for this purpose is to output the output signal is connected to the output node An ODT output driver having a plurality of output drivers; Level sensing means for sensing a level by receiving an output signal; And control means for turning on a predetermined number of the plurality of output drivers in response to a user setting and an output signal of the level sensing means.

PVT 변동, 터미네이션, 저항, 불일치, 레벨 감지PVT Variation, Termination, Resistance, Mismatch, Level Detection

Description

온-다이 터미네이션 회로를 구비하는 반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE HAVING ON-DIE TERMINATION CIRCUIT} Semiconductor memory device having an on-die termination circuit {SEMICONDUCTOR MEMORY DEVICE HAVING ON-DIE TERMINATION CIRCUIT}             

도 1은 종래기술에 따른 온 다이 터미네이션 회로의 블록 구성도.1 is a block diagram of an on die termination circuit according to the prior art.

도 2는 본 발명의 일 실시예에 따른 온 다이 터미네이션 회로의 블록 구성도.2 is a block diagram of an on die termination circuit according to an embodiment of the present invention.

도 3은 도 2의 레벨 감지부의 내부 회로도.3 is an internal circuit diagram of the level detector of FIG. 2.

* 도면 주요 부분에 대한 부호의 설명* Explanation of symbols for main parts of drawings

200 : 레벨 감지부200: level detection unit

320 : 디코딩부320: decoding unit

340 : 제어신호 생성부340: control signal generator

본 발명은 반도체 설계 기술에 관한 것으로, 특히 PVT(Process, Voltage, Temperature) 변동에 상관없이 원하는 터미네이션-저항값을 얻을 수 있는 온 다이 터미네이션 회로를 구비하는 반도체메모리소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design technology, and more particularly, to a semiconductor memory device having an on die termination circuit capable of obtaining a desired termination resistance value regardless of PVT (Process, Voltage, Temperature) variation.

CPU, 메모리, 및 게이트 어레이 등과 같이 집적회로 칩으로 구현되는 다양한 반도체 소자들(devices)은 퍼스널 컴퓨터, 서버, 또는 워크스테이션과 같은 다양한 전기적 제품(electrical products) 내로 합체 되어진다. 대부분의 경우에, 상기 반도체 장치들은 외부(outside world)에서 전송되는 각종 신호들을 입력 패드를 통해 수신하기 위한 수신회로와, 내부의 신호들을 출력 패드들을 통해 외부로 제공하기 위한 출력회로를 가지고 있다.Various semiconductor devices implemented as integrated circuit chips such as CPUs, memories, and gate arrays are incorporated into various electrical products, such as personal computers, servers, or workstations. In most cases, the semiconductor devices have a reception circuit for receiving various signals transmitted from the outside world through an input pad and an output circuit for providing internal signals to the outside through output pads.

한편, 전기적 제품의 동작스피드가 고속화됨에 따라 상기 반도체 장치들간에 인터페이스되는 신호의 스윙 폭은 점차로 줄어 들고 있다. 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다. 그러나 신호의 스윙 폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스단에서 임피던스 미스매칭(impedance mismatching, 이하 '부정합'이라고 함)에 따른 신호의 반사도 심각해 진다. 상기 임피던스 미스매칭은 외부 노이즈나 전원전압의 변동, 동작 온도의 변화, 제조공정의 변화등에 기인하여 발생된다. 임피던스 미스매칭이 발생되면 데이터의 고속전송이 어렵게 되고 반도체장치의 데이터 출력단으로부터 출력되는 출력 데이터가 왜곡될 수 있다. 따라서, 수신측의 반도체 장치가 상기 왜곡된 출력신호를 입력단으로 수신할 경우 셋업/홀드 페일 또는 입력 레벨의 판단미스 등의 문제들이 빈번히 야기될 수 있다Meanwhile, as the speed of operation of an electrical product is increased, the swing width of a signal interfaced between the semiconductor devices is gradually decreasing. The reason is to minimize the delay time for signal transmission. However, as the swing width of the signal decreases, the influence on external noise increases, and the reflection of the signal due to impedance mismatching (hereinafter referred to as 'mismatch') at the interface stage becomes more serious. The impedance mismatch occurs due to external noise, fluctuations in power supply voltage, change in operating temperature, change in manufacturing process, or the like. When impedance mismatching occurs, high-speed data transfer is difficult and output data output from the data output terminal of the semiconductor device may be distorted. Therefore, when the semiconductor device on the receiving side receives the distorted output signal to the input terminal, problems such as setup / hold fail or input level determination error may frequently occur.

따라서, 동작스피드의 고속화가 요구되는 수신측의 반도체 장치는 온-칩 터 미네이션(On-Chip Termination) 또는 온-다이 터미네이션 이라고 불리우는 임피던스 매칭회로를 상기 집적회로 칩내의 패드 근방에 채용하게 된다. 통상적으로 온-다이 터미네이션 스킴에 있어서, 전송측에서는 출력회로에 의한 소스 터미네이션(Source Termination)이 행해지고, 수신측에서는 상기 입력 패드에 연결된 수신회로에 대하여 병렬로 연결되어진 터미네이션 회로에 의해 병렬 터미네이션이 행해진다.Therefore, the semiconductor device on the receiving side that requires the speed of operation speed adopts an impedance matching circuit called on-chip termination or on-die termination near the pad in the integrated circuit chip. Typically, in an on-die termination scheme, source termination is performed by an output circuit on the transmission side, and parallel termination is performed by a termination circuit connected in parallel to a receiver circuit connected to the input pad on the receiver side.

도 1은 종래기술에 따른 반도체메모리소자의 온 다이 터미네이션 회로의 블록 구성도이다.1 is a block diagram illustrating an on-die termination circuit of a semiconductor memory device according to the related art.

도 1를 참조하면, 종래기술에 따른 온 다이 터미네이션은 사용자의 선택에 따라 터미네이션-저항값을 조절하기 위한 저항 조절부(10)와, 저항조절부(10)에 응답하여 턴온/턴오프되며, 출력신호를 출력하는 노드가 병렬 연결되는 복수의 출력드라이버(22, 24, 26)를 갖는 ODT 출력드라이버(20)를 구비한다.Referring to FIG. 1, the on die termination according to the prior art is turned on / off in response to a resistance adjusting unit 10 and a resistance adjusting unit 10 for adjusting a termination resistance value according to a user's selection. A node for outputting an output signal is provided with an ODT output driver 20 having a plurality of output drivers 22, 24, 26 connected in parallel.

그리고 저항조절부(10)는 사용자에 의해 설정된 EMRS(Extend Mode Register Set)를 디코딩하여 출력드라이버(22, 24, 26)를 턴온(turn-on) 내지 턴오프(turn-off)시키기 위한 제어신호(ODT_PU<1：3>, ODT_PD<1：3>)를 생성하기 위한 제어신호 생성부(12)와, 제어신호(ODT_PU<1：3>, ODT_PD<1：3>)를 리커버리(recovery)하기 위한 버퍼부(14)를 구비한다.The resistance adjusting unit 10 decodes the extended mode register set (EMRS) set by the user to control the turn-on or turn-off of the output drivers 22, 24, and 26. The control signal generator 12 for generating (ODT_PU <1: 3>, ODT_PD <1: 3>) and the control signals (ODT_PU <1: 3>, ODT_PD <1: 3>) are recovered. A buffer portion 14 is provided for this purpose.

그런데, 버퍼부(14)는 제어신호생성부(12)와 ODT 출력드라이버(20) 사이의 물리적 거리가 멀어 노이즈에 의해 제어신호의 전원레벨 떨어지는 것을 보완하기 위한 것으로, 제어신호 생성부(12)와 ODT 출력드라이버(20) 사이의 거리가 짧다면 필요하지 않은 구성요소이다.However, the buffer unit 14 is to compensate for a drop in the power level of the control signal due to noise due to a large physical distance between the control signal generator 12 and the ODT output driver 20. The control signal generator 12 If the distance between the ODT and the output driver 20 is short, it is an unnecessary component.

한편, ODT 출력드라이버(20)가 구비하는 출력드라이버(22, 24, 26)는 모든 출력노드가 공통으로 묶여있기 때문에, 각 출력드라이버(22, 24, 26)가 출력노드에 병렬 연결된 형태를 갖는다. 따라서, 제어신호(ODT_PU<1：3>, ODT_PD<1：3>)에 따라 턴온된 출력드라이버의 수가 많아질 수록 병렬 연결되는 저항 수가 증가하는 것이므로 터미네이션-저항값이 작아지며, 반대로 턴온된 출력드라이버의 수가 적어질 수록 터미네이션-저항값은 커진다.On the other hand, since the output drivers 22, 24, and 26 provided by the ODT output driver 20 are all tied in common, the output drivers 22, 24, and 26 are connected in parallel to the output nodes. . Therefore, as the number of output drivers turned on according to the control signals (ODT_PU <1: 3>, ODT_PD <1: 3>) increases, the number of resistors connected in parallel increases, so the termination-resistance value decreases. The smaller the number of drivers, the larger the termination-resistance value.

사용자는 ERMS 설정을 통해 터미네이션 저항값을 50Ω, 75Ω, 150Ω 중 어느 하나로 설정할 수 있는데, 구체적으로 출력드라이버(22, 24, 26)의 턴온 저항값을 고려하여 이를 살펴보도록 한다.The user can set the termination resistance value to any one of 50Ω, 75Ω, and 150Ω by setting the ERMS. Specifically, the user will consider the turn-on resistance values of the output drivers 22, 24, and 26 to examine them.

출력드라이버(22, 24, 26)의 턴온 저항값은 각각 150Ω으로, ODT 출력드라이버(20)가 전부 턴온된 경우에는 150Ω 저항 3개가 병렬 연결되어 터미네이션-저항값은 50Ω이 된다. 또한, 출력드라이버 2개가 턴온된 경우에는 150Ω 저항 2개가 병렬 연결되어 터미네이션-저항값은 75Ω이 되며, 1개만 턴온된 경우에는 150Ω이 된다.The turn-on resistance values of the output drivers 22, 24, and 26 are 150 ohms, respectively, and when all of the ODT output drivers 20 are turned on, three 150 ohm resistors are connected in parallel, and the termination-resistance value is 50 ohms. In addition, when two output drivers are turned on, two 150Ω resistors are connected in parallel, and the termination resistance is 75Ω, and when only one is turned on, 150Ω is turned on.

다음에서는 사용자의 EMRS 설정에 따라 터미네이션-저항값이 조절되는 과정을 살펴보도록 한다.Next, let's take a look at how termination-resistance value is adjusted according to user's EMRS setting.

먼저, 사용자는 원하는 저항값을 EMRS에 설정한다.First, the user sets the desired resistance value in EMRS.

이어, 제어신호 생성부(12)는 EMRS에 50 Ω이 설정된 경우 ODT 출력드라이버(20)가 모두 턴온되도록 제어신호(ODT_PU<1：3>, ODT_PD<1：3>)를 모두 활성화시킨 다. 또한, 75Ω이 설정된 경우에는 3개의 출력드라이버(22, 24, 26) 중 출력 드라이버 2개만이 턴온되도록 해당 제어신호(ODT_PU<1：2>, ODT_PD<1：2>)를, 150Ω이 설정된 경우에는 출력 드라이버 1개만이 턴온되도록 해당 제어신호(ODT_PU<1>, ODT_PD<1>)를 활성화시킨다.Subsequently, when 50 Ω is set in the EMRS, the control signal generator 12 activates all of the control signals ODT_PU <1: 3> and ODT_PD <1: 3> so that all of the ODT output drivers 20 are turned on. In addition, when 75Ω is set, the corresponding control signals (ODT_PU <1: 2>, ODT_PD <1: 2>) are turned on so that only two output drivers of the three output drivers 22, 24, and 26 are turned on. The control signal (ODT_PU <1>, ODT_PD <1>) is activated so that only one output driver is turned on.

한편, JEDEC에서는 이러한 온 다이 터미네이션이 갖는 터미네이션-저항값에 대한 오차범위와, 출력신호의 전압레벨의 오차범위에 대해 각각 규정하고 있다.Meanwhile, JEDEC stipulates the error range of the termination-resistance value of the on die termination and the error range of the voltage level of the output signal.

먼저, 유효 터미네이션-저항값(Effective On-Die-Termination Resistance) Rtt(eff)는 하기 수학식 1에 정의된 바와 같으면, 오차범위는 ± 20％이다.First, if the effective on-die-termination resistance Rtt (eff) is as defined in Equation 1 below, the error range is ± 20%.

Rtt(eff) ＝ (VIH(ac) － VIL(ac))／I(VIH(ac) － VIL(ac)) Rtt (eff) = (V IH (ac)-V IL (ac)) / I (V IH (ac)-V IL (ac))

또한, 출력신호의 전압레벨은 항상 전원전압 VDDQ/2를 유지되어야 하는데, 이 레벨은 풀업 경로 내 저항과 풀다운 경로 내 저항 사이에 부정합이 발생하면 유지되지 못한다. JEDEC에 규정된 출력신호의 전압레벨의 오차범위는 ± 6％이며, 출력신호가 갖는 전압레벨은 하기 수학식 2에 정의된 바와 같다.In addition, the voltage level of the output signal should always be maintained at the supply voltage VDDQ / 2, which is not maintained if there is a mismatch between the resistance in the pull-up path and the resistance in the pull-down path. The error range of the voltage level of the output signal specified in JEDEC is ± 6%, and the voltage level of the output signal is as defined in Equation 2 below.

delta VM ＝ (2×Vm/VDDQ － 1) × 100％delta VM = (2 x Vm / VDDQ-1) × 100%

참고적으로, Vm은 출력신호(ODT_OUT)의 전원레벨을 의미한다.For reference, Vm means the power level of the output signal (ODT_OUT).

한편, 전술한 바와 같은 온 다이 터미네이션 회로를 구비하는 반도체메모리소자는 공정 과정, 주변 온도, 구동전원의 레벨 등이 변동되면, 트랜지스터의 턴온 저항값이 변동되기 때문에, 유효 터미네이션-저항값(Rtt(eff))이나 출력신호의 전압레벨의 오차가 전술한 바와 같은 JEDEC 스펙을 만족시키지 못해 칩이 페일되는 문제점을 갖는다. 또한, 칩의 페일로 수율이 감소한다.On the other hand, in the semiconductor memory device including the on-die termination circuit as described above, the turn-on resistance value of the transistor changes when the process, ambient temperature, driving power level, etc. change, so that the effective termination-resistance value Rtt ( eff)) or the error of the voltage level of the output signal does not satisfy the JEDEC specification as described above, causing the chip to fail. In addition, the failing yield of the chip is reduced.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, PVT 변동에 상관없이 JEDEC스펙의 규격을 만족시킬 수 있는 온-다이-터미네이션 회로를 갖는 반도체메모리소자를 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a semiconductor memory device having an on-die termination circuit capable of satisfying the specification of the JEDEC specification regardless of PVT fluctuations. .

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체메모리소자는 출력노드가 공통으로 접속되어 출력신호를 출력하기 위한 복수의 출력드라이버를 갖는 ODT 출력드라이버; 출력신호를 피드백 입력받아 레벨을 감지하기 위한 레벨 감지수단; 및 사용자의 설정 및 상기 레벨 감지수단의 출력신호에 응답하여 상기 복수의 출력드라이버 중 소정 개수를 턴온시키기 위한 제어수단을 포함한다.According to an aspect of the present invention, there is provided a semiconductor memory device including: an ODT output driver having a plurality of output drivers for outputting an output signal by connecting the output nodes in common; Level sensing means for sensing a level by receiving an output signal; And control means for turning on a predetermined number of the plurality of output drivers in response to a user setting and an output signal of the level sensing means.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 2는 본 발명의 일 실시예에 따른 온 다이 터미네이션 회로의 블록 구성도이다.2 is a block diagram of an on die termination circuit according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 일 실시에에 따른 온 다이 터미네이션 회로는 출력노드가 공통으로 접속되어 출력신호(ODT_OUT)를 출력하기 위한 복수의 출력드라이버(110, 120, …, 190)를 갖는 ODT 출력드라이버(100)와, 출력신호(ODT_OUT)를 피드백 입력받아 레벨을 감지하기 위한 레벨 감지부(200)와, 사용자의 설정 및 레벨 감지부(200)의 출력신호(dtc)에 응답하여 복수의 출력드라이버(110, 120, …, 180) 중 소정 개수를 턴온시키기 위한 제어부(300)를 구비한다.Referring to FIG. 2, an on-die termination circuit according to an embodiment of the present invention has a plurality of output drivers 110, 120,..., 190 for output nodes are commonly connected to output an output signal ODT_OUT. ODT output driver 100, a level detector 200 for detecting the level by receiving the input signal (ODT_OUT) feedback and a plurality of in response to the output signal (dtc) of the user setting and the level detector 200 And a control unit 300 for turning on a predetermined number of the output drivers 110, 120,..., 180.

그리고 제어부(300)는 사용자의 EMRS 설정을 디코딩하여 출력하기 위한 디코딩부(320)와, 디코딩부(320) 및 레벨감지부(200)의 출력신호(dtc)에 응답하여 출력드라이버를 턴온시키기 위한 제어신호(ODT_PU<1:9>, ODT_PD<1:9>)를 생성하는 제어신호 생성부(340)를 구비한다.The controller 300 may turn on the output driver in response to the decoder 320 for decoding and outputting the EMRS setting of the user, and the output signal dtc of the decoder 320 and the level sensor 200. And a control signal generator 340 for generating the control signals ODT_PU <1: 9> and ODT_PD <1: 9>.

또한, ODT 출력드라이버(100)는 동일한 회로적 구현을 가지며 출력노드가 공통으로 묶인 9개의 출력드라이버(110, 120, …, 190)를 구비하므로, 예시로서 제1 출력드라이버(110)를 살펴보도록 한다.In addition, since the ODT output driver 100 has the same circuit implementation and has nine output drivers 110, 120,..., 190 that the output nodes are commonly tied, the first output driver 110 will be described as an example. do.

제1 출력드라이버(110)는 풀업-제어신호 ODT_PU<1>에 응답하여 출력노드를 풀업 구동하기 위한 풀업-드라이버(PM1)와, 풀업-드라이버(PM1)와 출력노드 사이에 위치하여 출력신호의 선형성을 유지시키기 위한 풀업-저항(R1)과, 풀다운-제어신호 ODT_PD<1>에 응답하여 출력노드를 풀다운 구동하기 위한 풀다운-드라이버(NM1)와, 풀다운-드라이버(NM1)와 출력노드 사이에 위치하여 출력신호의 선형성을 유지시키기 위한 풀다운-저항(R2)을 구비한다.The first output driver 110 is located between the pull-up driver PM1 and the pull-up driver PM1 and the output node to pull up the output node in response to the pull-up control signal ODT_PU <1>. A pull-up resistor R1 for maintaining linearity, a pull-down driver NM1 for pull-down driving the output node in response to the pull-down control signal ODT_PD <1>, and between the pull-down driver NM1 and the output node. And a pull-down resistor R2 to maintain the linearity of the output signal.

언급한 제1 출력드라이버(110)를 트랜지스터 레벨로 다시 살펴보면, 풀업-제어신호 ODT_PU<1>를 게이트 입력으로 가지며 자신의 소스단이 전원전압 VDDQ에 접속된 PMOS트랜지스터(PM1)와, PMOS트랜지스터(PM1)의 드레인단과 출력노드 사이에 연결된 풀업-저항(R1)과, 풀다운-제어신호 ODT_PD<1>를 게이트 입력으로 가지며 자신의 소스단이 전원전압 VSSQ에 접속된 NMOS트랜지스터(NM1)와, NMOS트랜지스터(NM1)의 드레인단과 출력노드 사이에 연결된 풀다운-저항(R2)을 구비한다.Referring to the aforementioned first output driver 110 at the transistor level, the PMOS transistor PM1 having a pull-up control signal ODT_PU <1> as a gate input and its source terminal connected to the power supply voltage VDDQ, and a PMOS transistor ( NMOS transistor NM1 having a pull-up resistor R1 connected between the drain terminal and the output node of PM1) and a pull-down control signal ODT_PD <1> as a gate input, and having its source terminal connected to the supply voltage VSSQ, and an NMOS transistor. A pull-down resistor R2 is connected between the drain terminal of the transistor NM1 and the output node.

도 3은 도 2의 레벨 감지부(200)의 내부 회로도이다.3 is an internal circuit diagram of the level detector 200 of FIG. 2.

도 3을 참조하면, 레벨 감지부(200)는 출력신호(ODT_OUT)의 레벨을 감지하여 ODT 출력드라이버(100) 내 풀업-드라이버의 제어를 위한 풀업-감지신호(dtc_pu)를 생성하기 위한 제1 레벨 감지부(220)와, 출력신호(ODT_OUT)의 레벨을 감지하여 ODT 출력드라이버(100) 내 풀다운-드라이버의 제어를 위한 풀다운-감지신호(dtc_pd)를 생성하기 위한 제2 레벨 감지부(240)와, 파워업신호(PW_UP)와, EMRS-셋팅신호(EMRS_ST)에 응답하여 제1 및 제2 레벨 감지부(26)를 구동시키기 위한 구동제어부(260)를 구비한다.Referring to FIG. 3, the level detector 200 detects the level of the output signal ODT_OUT to generate a pull-up detection signal dtc_pu for controlling the pull-up driver in the ODT output driver 100. The second level detector 240 for generating a pull-down detection signal dtc_pd for controlling the pull-down driver in the ODT output driver 100 by detecting the level of the level detector 220 and the output signal ODT_OUT. ) And a drive controller 260 for driving the first and second level detectors 26 in response to the power-up signal PW_UP and the EMRS-setting signal EMRS_ST.

그리고 구동제어부(260)는 소자의 초기 구동시 전원전압의 레벨이 안정화되면 발생하는 파워업신호(PW_UP)에 응답하여 구동제어신호(on)를 활성화시키고, EMRS 셋팅 시 발생하는 EMRS 셋팅신호(EMRS_ST)에 응답하여 구동제어신호(on)를 비 활성화 시킨다. 이와같은 구동제어부(260)는 파워업신호(PW_UP)를 셋신호(S)로, EMRS-셋팅신호(EMRS_ST)를 리셋신호(R)로 갖는 RS래치(RS Latch)로 구현된다. The driving controller 260 activates the driving control signal on in response to the power-up signal PW_UP generated when the level of the power supply voltage is stabilized during the initial driving of the device, and the EMRS setting signal EMRS_ST generated when the EMRS is set. In response to the drive control signal (ON). The driving controller 260 is implemented with an RS latch having the power-up signal PW_UP as the set signal S and the EMRS-setting signal EMRS_ST as the reset signal R.

또한, 제1 및 제2 레벨감지부(220, 240)는 각각의 기준전압(Vref)을 공급하기 위한 기준전압 공급부(222, 242)와, 구동제어부(260)에 제어받아 출력신호(ODT_OUT)와 기준전압(Vref) 사이의 레벨 차이를 감지 및 증폭하여 출력하기 위한 차동감지증폭기(224, 244)를 구비한다.In addition, the first and second level detection units 220 and 240 are controlled by the reference voltage supply units 222 and 242 and the driving controller 260 for supplying the respective reference voltages Vref, and the output signal ODT_OUT. And differential sensing amplifiers 224 and 244 for sensing, amplifying and outputting a level difference between the reference voltage Vref and the reference voltage Vref.

제1 및 제2 레벨 감지부를 보다 구체적으로 살펴보면, 먼저, 기준전압 공급부(222, 242)는 동일한 회로적 구현을 갖는데, 전원전압 VDDQ와 전원전압 VSSQ 사이에 직렬 연결된 저항을 통해 생성된다.Looking at the first and second level detectors in more detail, first, the reference voltage supply units 222 and 242 have the same circuit implementation, which is generated through a resistor connected in series between the power supply voltage VDDQ and the power supply voltage VSSQ.

그리고 차동 감지증폭기(224, 244)는 구동제어신호(on)에 응답하여 바이어스 전류를 공급하기 위한 전류원 트랜지스터(224a, 244a)와, 전류원 트랜지스터(224a, 244a)에 접속되며, 기준전압(Vref)과 출력신호(ODT_OUT)의 전압을 차동 입력으로 하는 차동 입력트랜지스터(224b, 244b)와, 차동입력 트랜지스터(224b, 244b)에 접속되어 각각 풀업-감지신호(dtc_pu) 및 풀다운-감지신호(dtc_pd)를 출력하는 전류미러(224c, 244c)를 구비한다.The differential sense amplifiers 224 and 244 are connected to the current source transistors 224a and 244a and the current source transistors 224a and 244a for supplying a bias current in response to the driving control signal on, and the reference voltage Vref. Connected to the differential input transistors 224b and 244b and the differential input transistors 224b and 244b using the voltage of the output signal ODT_OUT as the differential input, respectively, the pull-up detection signal dtc_pu and the pull-down detection signal dtc_pd, respectively. Current mirrors 224c and 244c for outputting the same.

그리고 차동감지증폭기(224, 244) 내 차동 입력트랜지스터(224b, 244b)는 각각 NMOS트랜지스터와, PMOS트랜지스터로 구성되는데, 이는 제1 레벨 감지부(220)의 풀업-감지신호(dtc_pu)를 통해 PMOS 트랜지스터를 제어하기 위한 풀업-제어신호(ODT_PU)를 생성하기 때문이며, 제2 레벨 감지부(240)의 풀다운-감지신호(dtc_pd)를 통해 NMOS트랜지스터의 제어를 위한 풀다운-제어신호(ODT_PD)를 생성하기 때문 이다.The differential input transistors 224b and 244b in the differential sensing amplifiers 224 and 244 are composed of NMOS transistors and PMOS transistors, respectively, which are connected to the PMOS through the pull-up detection signal dtc_pu of the first level detector 220. This is because the pull-up control signal ODT_PU for controlling the transistor is generated, and the pull-down control signal ODT_PD for the control of the NMOS transistor is generated through the pull-down detection signal dtc_pd of the second level detector 240. Because.

다음에서는 도 2 및 도 3을 참조하여, 본 발명의 일 실시예에 따른 반도체메모리소자가 출력신호를 PVT 변동에 관계없이 안정적인 레벨을 유지하여 출력하는 과정을 살펴보도록 한다.Next, referring to FIGS. 2 and 3, a process in which a semiconductor memory device according to an embodiment of the present invention maintains a stable level regardless of PVT variation and outputs the output signal will be described.

먼저, 사용자가 EMRS 셋팅을 통해 원하는 터미네이션-저항값을 설정하면, 디코딩부(320)는 EMRS값을 디코딩하여 출력한다. 제어신호 생성부(340)는 디코딩부(320)의 출력신호에 응답하여 풀업-제어신호(ODT_PU<1：9>) 및 풀다운-제어신호(ODT_PD<1：9>)의 활성화 개수를 조절하여 출력한다.First, when the user sets the desired termination resistance value through the EMRS setting, the decoding unit 320 decodes the EMRS value and outputs it. The control signal generator 340 adjusts the number of activations of the pull-up control signal ODT_PU <1: 9> and the pull-down control signal ODT_PD <1: 9> in response to the output signal of the decoding unit 320. Output

이어, 레벨감지부(200)는 출력신호(ODT_OUT)를 피드백 입력받아 기준전압(Vref)과 레벨을 비교하여 풀업-감지신호(dtc_pu) 및 풀다운-감지신호(dtc_pd)를 출력한다.Subsequently, the level detection unit 200 receives a feedback input of the output signal ODT_OUT, compares the level with the reference voltage Vref, and outputs a pull-up detection signal dtc_pu and a pull-down detection signal dtc_pd.

이때, 출력신호(ODT_OUT)의 레벨이 기준전압(Vref)보다 낮으면, 제1 레벨 감지부(220)는 풀업-감지신호(dtc_pu)의 전원레벨을 낮추므로서 제어신호 생성부(340)가 이전 보다 많은 수의 풀업-제어신호(ODT_PU<1：9>)를 활성화시키도록 한다. 그리고 제2 레벨 감지부(240)는 풀다운-감지신호(dtc_pd)의 전원레벨을 낮추므로 제어신호 생성부(340)가 이전 보다 적은 수의 풀다운-제어신호(ODT_PD<1：9>)를 활성화시키도록 한다.At this time, when the level of the output signal ODT_OUT is lower than the reference voltage Vref, the first level detecting unit 220 lowers the power level of the pull-up detection signal dtc_pu, so that the control signal generating unit 340 Enable a larger number of pull-up control signals (ODT_PU <1: 9>) than before. In addition, since the second level detector 240 lowers the power level of the pull-down signal dtc_pd, the control signal generator 340 activates fewer pull-down control signals ODT_PD <1: 9> than before. Let's do it.

또한, 출력신호(ODT_OUT)의 레벨이 기준전압(Vref)보다 높으면, 제1 및 제2 레벨 감지부(220, 240)는 풀업-감지신호(dtc_pu) 및 풀다운-감지신호(dtc_pd)를 보다 높게 출력한다.In addition, when the level of the output signal ODT_OUT is higher than the reference voltage Vref, the first and second level detectors 220 and 240 raise the pull-up detection signal dtc_pu and the pull-down detection signal dtc_pd higher. Output

이어, 제어신호 생성부(340)는 풀업-감지신호(dtc_pu) 및 풀다운-감지신호(dtc_pd)를 아날로그디지털변환부를 통해 디지털신호로 변환하여, 이에 따라 풀업-제어신호(ODT_PU<1：9>) 및 풀다운-제어신호(ODT_PD<1：9>)의 활성화 개수를 조절한다.Subsequently, the control signal generation unit 340 converts the pull-up detection signal dtc_pu and the pull-down detection signal dtc_pd into a digital signal through an analog-digital conversion unit, and thus the pull-up control signal ODT_PU <1: 9>. ) And the number of activations of the pull-down control signal (ODT_PD <1: 9>).

그러므로, 본 발명의 일 실시예에 따른 반도체메모리소자는 PVT 변동으로 PMOS 및 NMOS트랜지스터의 턴온-저항값이 변하여도, 레벨 감지부를 통해 출력신호의 레벨을 감지하고 이를 통해 ODT 출력드라이버의 턴온되는 개수 조절할 수 있기 때문에, 출력신호의 레벨을 안정적으로 유지한다. 또한, PVT 변동 시에도 레벨 감지부의 감지를 통해 사용자의 설정에 따른 터미네이션-저항값을 반도체메모리소자가 갖도록 조절한다.Therefore, the semiconductor memory device according to an embodiment of the present invention detects the level of the output signal through the level detector and turns on the ODT output driver even if the turn-on resistance values of the PMOS and NMOS transistors change due to PVT variation. Since it can be adjusted, the level of the output signal is kept stable. In addition, during the PVT fluctuation, the semiconductor memory device adjusts the termination resistance value according to the user's setting by sensing the level detector.

따라서, 반도체메모리소자는 PVT 변동에 상관없이 JEDEC 스펙을 만족시킬 수 있어 칩의 수율을 향상시킨다.Therefore, the semiconductor memory device can satisfy the JEDEC specification irrespective of PVT fluctuations, thereby improving chip yield.

한편, 전술한 바와 같은 온-다이-터미네이션 회로를 갖는 반도체메모리소자는 DDR2 SDRAM, DDR2 SGRAM, DDR3 SDRAM 및 DDR3 SGRAM을 포함한다.On the other hand, the semiconductor memory device having an on-die termination circuit as described above includes DDR2 SDRAM, DDR2 SGRAM, DDR3 SDRAM and DDR3 SGRAM.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

전술한 본 발명은 레벨감지부를 통해 출력신호의 전원레벨를 감지하여 복수의 ODT 출력드라이버의 턴온 개수를 조절하므로서, PVT 변동 시에도 이에 상관없이 JEDEC 스펙을 만족시킬 수 있어 칩의 수율을 향상시킨다.
According to the present invention, the power level of the output signal is sensed through the level sensing unit to adjust the number of turn-on numbers of the plurality of ODT output drivers, thereby satisfying the JEDEC specification regardless of PVT variation, thereby improving chip yield.

Claims (14)

출력노드가 공통으로 접속되어 출력신호를 출력하기 위한 복수의 출력드라이버를 갖는 ODT 출력드라이버;An ODT output driver having a plurality of output drivers connected to the output nodes in common to output an output signal; 출력신호를 피드백 입력받아 레벨을 감지하기 위한 레벨 감지수단; 및Level sensing means for sensing a level by receiving an output signal; And 사용자의 설정 및 상기 레벨 감지수단의 출력신호에 응답하여 상기 복수의 출력드라이버 중 소정 개수를 턴온시키기 위한 제어수단Control means for turning on a predetermined number of the plurality of output drivers in response to a user setting and an output signal of the level sensing means 을 포함하는 온 다이 터미네이션 회로를 구비하는 반도체메모리소자.A semiconductor memory device having an on die termination circuit comprising a. 제1항에 있어서,The method of claim 1, 상기 제어수단은,The control means, 사용자의 EMRS 설정을 디코딩하여 출력하기 위한 디코딩부;A decoding unit for decoding and outputting a user's EMRS setting; 상기 디코딩부 및 상기 레벨감지부의 출력신호에 응답하여 출력드라이버를 턴온시키기 위한 제어신호를 생성하는 제어신호 생성부A control signal generator for generating a control signal for turning on an output driver in response to the output signals of the decoding unit and the level sensing unit; 를 포함하는 것을 특징으로 하는 온 다이 터미네이션 회로를 구비하는 반도체메모리소자.A semiconductor memory device having an on-die termination circuit comprising a. 제2항에 있어서,The method of claim 2, 상기 제어신호 생성부는,The control signal generator, 상기 레벨 감지수단의 출력신호를 아날로그디지털변환부를 통해 디지털신호로 변환하여, 이에 따라 풀업-제어신호 및 풀다운-제어신호의 활성화 개수를 조절하는 것을 특징으로 하는 온 다이 터미네이션 회로를 구비하는 반도체메모리소자.And converting the output signal of the level sensing means into a digital signal through an analog-digital converter, thereby adjusting the number of activations of the pull-up control signal and the pull-down control signal accordingly. . 제3항에 있어서,The method of claim 3, 상기 출력드라이버는,The output driver, 해당 풀업-제어신호에 응답하여 출력노드를 풀업 구동하기 위한 풀업-드라이버;A pull-up driver for driving the output node in response to the pull-up control signal; 상기 풀업-드라이버와 상기 출력노드 사이에 위치하여 출력신호의 선형성을 유지시키기 위한 풀업-저항;A pull-up resistor positioned between the pull-up driver and the output node to maintain linearity of the output signal; 해당 풀다운-제어신호에 응답하여 상기 출력노드를 풀다운 구동하기 위한 풀다운-드라이버; 및A pull-down driver for pull-down driving the output node in response to a corresponding pull-down control signal; And 상기 풀다운-드라이버와 상기 출력노드 사이에 위치하여 상기 출력신호의 선형성을 유지시키기 위한 풀다운-저항A pull-down resistor positioned between the pull-down driver and the output node to maintain linearity of the output signal 을 구비하는 것을 특징으로 하는 온 다이 터미네이션 회로를 구비하는 반도체메모리소자.A semiconductor memory device having an on die termination circuit comprising: a. 제3항에 있어서,The method of claim 3, 상기 출력드라이버는,The output driver, 해당 풀업-제어신호를 게이트 입력으로 가지며 자신의 소스단이 제1 전원전압에 접속된 제1 PMOS트랜지스터;A first PMOS transistor having its pull-up control signal as its gate input and whose source terminal is connected to a first power supply voltage; 상기 제1 PMOS트랜지스터의 드레인단과 출력노드 사이에 연결된 풀업-저항;A pull-up resistor connected between the drain terminal and the output node of the first PMOS transistor; 해당 풀다운-제어신호를 게이트 입력으로 가지며 자신의 소스단이 제2 전원전압에 접속된 제1 NMOS트랜지스터; 및A first NMOS transistor having its pull-down control signal as its gate input and whose source terminal is connected to a second power supply voltage; And 상기 제1 NMOS트랜지스터의 드레인단과 상기 출력노드 사이에 연결된 풀다운-저항A pull-down resistor connected between the drain terminal of the first NMOS transistor and the output node; 을 구비하는 것을 특징으로 하는 온 다이 터미네이션 회로를 구비하는 반도체메모리소자.A semiconductor memory device having an on die termination circuit comprising: a. 제4항 또는 제5항에 있어서,The method according to claim 4 or 5, 상기 레벨 감지수단은The level detecting means 상기 출력신호의 레벨을 감지하여 상기 ODT 출력드라이버 내 풀업-드라이버의 제어를 위한 풀업-감지신호를 생성하기 위한 제1 레벨 감지부;A first level detector for sensing a level of the output signal to generate a pull-up detection signal for controlling a pull-up driver in the ODT output driver; 상기 출력신호의 레벨을 감지하여 상기 ODT 출력드라이버 내 풀다운-드라이버의 제어를 위한 풀다운-감지신호를 생성하기 위한 제2 레벨 감지부; 및A second level detector for detecting a level of the output signal to generate a pull-down detection signal for controlling a pull-down driver in the ODT output driver; And 파워업신호와, EMRS-셋팅신호에 응답하여 상기 제1 및 제2 레벨 감지부를 구 동시키기 위한 구동제어부A drive controller for driving the first and second level detectors in response to a power-up signal and an EMRS-setting signal; 를 구비하는 것을 특징으로 하는 온 다이 터미네이션 회로를 구비하는 반도체메모리소자.A semiconductor memory device having an on die termination circuit comprising: a. 제6항에 있어서,The method of claim 6, 상기 구동제어부는,The drive control unit, 초기 구동시 전원전압의 레벨이 안정화되면 발생하는 상기 파워업신호에 응답하여 구동제어신호를 활성화시키고, EMRS 셋팅 시 발생하는 상기 EMRS 셋팅신호에 응답하여 상기 구동제어신호를 비활성화 시키는 것을 특징으로 하는 온 다이 터미네이션 회로를 구비하는 반도체메모리소자.On, characterized in that to activate the drive control signal in response to the power-up signal generated when the level of the power supply voltage is stabilized during the initial drive, and to deactivate the drive control signal in response to the EMRS setting signal generated during EMRS setting. A semiconductor memory device having a die termination circuit. 제7항에 있어서,The method of claim 7, wherein 상기 제1 및 제2 레벨감지부는,The first and second level detection unit, 상기 기준전압을 공급하기 위한 기준전압 공급부와, 상기 구동제어신호에 응답하여 상기 출력신호와 기준전압(Vref) 사이의 레벨 차이를 감지 및 증폭하여 출력하기 위한 차동감지증폭기를 구비하는 것을 특징으로 하는 온 다이 터미네이션 회로를 구비하는 반도체메모리소자.A reference voltage supply unit for supplying the reference voltage, and a differential sensing amplifier for detecting, amplifying and outputting a level difference between the output signal and the reference voltage Vref in response to the driving control signal. A semiconductor memory device having an on die termination circuit. 제8항에 있어서,The method of claim 8, 상기 제1 레벨감지부 내 차동 감지증폭기는,The differential sense amplifier in the first level detector, 상기 구동제어신호에 응답하여 바이어스 전류를 공급하기 위한 제1 전류원 트랜지스터와,A first current source transistor for supplying a bias current in response to the drive control signal; 상기 제1 전류원 트랜지스터에 접속되며, 상기 기준전압과 상기 출력신호의 전압을 차동 입력으로 하는 제1 차동 입력트랜지스터와,A first differential input transistor connected to the first current source transistor and configured to differentially input a voltage of the reference voltage and the output signal; 상기 제1 차동입력 트랜지스터에 접속되어 상기 풀업-감지신호를 출력하는 제1 전류미러를 구비하는 것을 특징으로 하는 온 다이 터미네이션 회로를 구비하는 반도체메모리소자.And a first current mirror connected to the first differential input transistor and outputting the pull-up detection signal. 제9항에 있어서,The method of claim 9, 상기 제2 레벨감지부 내 차동 감지증폭기는,The differential sense amplifier in the second level detector, 상기 구동제어신호에 응답하여 바이어스 전류를 공급하기 위한 제2 전류원 트랜지스터와,A second current source transistor for supplying a bias current in response to the drive control signal; 상기 제2 전류원 트랜지스터에 접속되며, 상기 기준전압과 상기 출력신호의 전압을 차동 입력으로 하는 제2 차동 입력트랜지스터와,A second differential input transistor connected to the second current source transistor and configured to differentially input the voltage of the reference voltage and the output signal; 상기 제2 차동입력 트랜지스터에 접속되어 상기 풀다운-감지신호를 출력하는 제2 전류미러를 구비하는 것을 특징으로 하는 온 다이 터미네이션 회로를 구비하는 반도체메모리소자.And a second current mirror connected to the second differential input transistor for outputting the pull-down detection signal. 제10항에 있어서,The method of claim 10, 상기 제1 차동입력트랜지스터는 NMOS트랜지스터로, 상기 제2 차동입력트랜지스터를 PMOS트랜지스터로 구현되는 것을 특징으로 하는 온 다이 터미네이션 회로를 구비하는 반도체메모리소자.And the first differential input transistor is an NMOS transistor, and the second differential input transistor is implemented as a PMOS transistor. 제11항에 있어서,The method of claim 11, 상기 기준전압 공급부는 제1 전원전압과 제2 전원전압 사이에 직렬 연결된 저항를 구비하는 것을 특징으로 하는 온 다이 터미네이션 회로를 구비하는 반도체메모리소자.And the reference voltage supply unit includes a resistor connected in series between a first power supply voltage and a second power supply voltage. 제12항에 있어서,The method of claim 12, 상기 구동제어부는 상기 파워업신호를 셋신호로, 상기 EMRS-셋팅신호를 리셋신호로 갖는 RS래치로 구현되는 것을 특징으로 하는 온 다이 터미네이션 회로를 구비하는 반도체메모리소자.And the drive control unit is implemented as an RS latch having the power-up signal as a set signal and the EMRS-setting signal as a reset signal. 제13항에 있어서,The method of claim 13, 상기 ODT 출력드라이버는 동일한 회로적 구현을 가지며 출력노드가 공통으로 묶인 9개의 상기 출력드라이버를 구비하는 것을 특징으로 하는 온 다이 터미네이션 회로를 구비하는 반도체메모리소자.And the ODT output driver has the same circuit implementation and has nine output drivers in which output nodes are commonly tied to each other.
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