KR20060036542A - 비휘발성 메모리소자의 제조방법 - Google Patents

비휘발성 메모리소자의 제조방법 Download PDF

Info

Publication number
KR20060036542A
KR20060036542A KR1020040085425A KR20040085425A KR20060036542A KR 20060036542 A KR20060036542 A KR 20060036542A KR 1020040085425 A KR1020040085425 A KR 1020040085425A KR 20040085425 A KR20040085425 A KR 20040085425A KR 20060036542 A KR20060036542 A KR 20060036542A
Authority
KR
South Korea
Prior art keywords
film
gate electrode
oxide film
spacer
nitride film
Prior art date
Application number
KR1020040085425A
Other languages
English (en)
Inventor
동차덕
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040085425A priority Critical patent/KR20060036542A/ko
Publication of KR20060036542A publication Critical patent/KR20060036542A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 비휘발성 메모리소자의 제조방법에 관한 것으로, 본 발명의 사상은 본 발명의 사상은 반도체 기판 상에 플로팅 게이트 전극 및 콘트롤 게이트 전극이 적층된 게이트 전극 패턴을 형성하는 단계, 상기 게이트 전극 패턴의 측벽에 산화공정을 수행하여 재산화막을 형성하는 단계, 상기 재산화막이 형성된 결과물 전면에 열산화 공정을 수행하여, 버퍼 산화막을 형성하는 단계, 상기 버퍼 산화막이 형성된 결과물 전면에 질화막을 형성하고, 상기 질화막에 식각공정을 수행하여 상기 게이트 전극 패턴을 감싸는 형상의 스페이서를 형성하는 단계 및 상기 결과물 전면에 산소를 이용한 어닐공정을 수행하여 상기 형성된 스페이서의 소정 두께가 표면 산화막으로 전환되도록 하는 단계를 포함한다.
질화막 스페이서

Description

비휘발성 메모리소자의 제조방법{Method of manufacturing in non volatile memory device}
도 1 내지 도 5는 본 발명에 따른 비휘발성 메모리소자의 제조방법을 설명하기 위한 단면도들이고,
도 6a 및 도 6b는 터널 산화막용 절연막 및 스페이서용 질화막에 대한 수소함유량에 대한 변화를 도시한 그래프를 도시한 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판 12:터널 산화막용 절연막
14: 플로팅 게이트 전극용 제1 폴리 실리콘막
16: 플로팅 게이트 전극용 제2 폴리 실리콘막
18: 층간절연막
20: 콘트롤 게이트 전극용 제3 폴리 실리콘막
22: 텅스텐 실리사이드막 24:하드 마스크용 절연막
26: 재산화막 28: 버퍼산화막
30: 스페이서 32: 표면산화막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 비휘발성 메모리소자의 제조방법에 관한 것이다.
일반적으로 적층 게이트 구조를 가지는 비휘발성 메모리소자의 제조방법에 있어서, 셀간의 간섭효과에 의해 셀 특성이 열화되는 현상을 방지하기 위해, 게이트 전극의 측벽에 질화막으로 형성된 스페이서가 형성된다.
상기 질화막으로 형성된 스페이서가 형성될 경우 질화막의 특성상 스트레스로 인한 셀 특성 열화를 유발할 수 있으며 질화막 형성 공정 진행시 NH3가스에서 발생하는 수소(hydrogen)에 의해 게이트 전극 특성 중 게이트 전극의 문턱전압 변동현상이 심화되는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 질화막으로 형성된 스페이서가 구비되는 게이트 전극에 있어서, 게이트전극의 문턱전압 변동 현상을 방지하도록 하는 비휘발성 메모리소자의 제조방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 반도체 기판 상에 플로팅 게이트 전극 및 콘트롤 게이트 전극이 적층된 게이트 전극 패턴을 형성하는 단계, 상기 게이트 전극 패턴의 측벽에 산화공정을 수행하여 재산화막을 형성하는 단계, 상기 재산화막이 형성된 결과물 전면에 열산화 공정을 수행하여, 버퍼 산화막을 형성하는 단계, 상기 버퍼 산화막이 형성된 결과물 전면에 질화막을 형성하고, 상기 질화막에 식각공정을 수행하여 상기 게이트 전극 패턴을 감싸는 형상의 스페이서를 형성하는 단계 및 상기 결과물 전면에 산소를 이용한 어닐공정을 수행하여 상기 형성된 스페이서의 소정 두께가 표면 산화막으로 전환되도록 하는 단계를 포함한다.
상기 버퍼 산화막은 DCS(SiH2Cl2)-based HTO, MS(SiH4)-based HTO 및 TEOS 중 어느 하나로 형성하고, 650~ 770℃의 온도에서 형성하는 것이 바람직하다.
상기 질화막은 비율이 1:10~ 11 정도가 되는 DCS(SiH2Cl2)가스 및 NH3가스를 공정가스로 하여 저압화학기상증착법을 통해 형성하는 것이 바람직하다.
상기 산소를 이용한 어닐공정은 750~ 1100℃의 온도, 5~ 20 slm의 산소 흐름 분위기, 10~ 100분의 시간동안 수행하는 것이 바람직하다.
상기 산소를 이용한 고온 어닐공정은 상기 질화막내의 수소(hydrogen)를 외부로 확산시키도록 하기 위해 수행되는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 5는 본 발명에 따른 비휘발성 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(10)상에 터널 산화막용 절연막(12), 플로팅 게이트 전극용 제1 폴리 실리콘막(14), 플로팅 게이트 전극용 제2 폴리실리콘막(16), ONO막(18), 콘트롤 게이트 전극용 제2 폴리 실리콘막(20), 텅스텐 실리사이드막(22) 및 하드 마스크용 절연막(24)을 순차적으로 형성한다.
상기 하드 마스크용 절연막(24) 상에 게이트 전극용 포토레지스트 패턴(미도시)을 형성하고, 이를 식각마스크로 상기 하드 마스크용 절연막(24)을 식각하여 패터닝한다. 상기 게이트 전극용 포토레지스트 패턴(미도시)을 에싱 공정을 통해 제거하고, 패터닝된 하드 마스크용 절연막(24)을 식각 마스크로 텅스텐 실리사이드막(22), 콘트롤 게이트 전극용 제2 폴리 실리콘막(20), ONO막(18), 플로팅 게이트전극용 제2 폴리실리콘막(16), 플로팅 게이트 전극용 제1 폴리 실리콘막(14), 터널 산화막용 절연막(12)을 식각하여 패터닝하여, 게이트 전극 패턴을 형성한다.
도 2를 참조하면, 상기 게이트 전극 패턴의 측벽에 재산화막(re-oxide layer, 26)을 형성한다. 상기 재산화막(26)은 측벽 손상의 보강 및 전류누설의 감소를 위해 수행한다. 상기 재산화막(26)은 800~ 900℃ 정도의 온도에서의 산화공정을 통해 상기 게이트 전극패턴이 형성되지 않은 영역의 상기 반도체 기판(10) 상부에 20~ 50Å 정도의 두께를 형성한다.
상기 재산화막(26)이 포함된 결과물 전면에 이온주입공정을 수행하여, 반도체 기판(10)내부에 소스/드레인 영역(미도시)을 형성한다.
도 3을 참조하면, 상기 재산화막(26)이 형성된 결과물 전면에 열산화 공정을 통해 버퍼 산화막(28)을 형성한다.
상기 버퍼 산화막(28)은 DCS(SiH2Cl2)-based HTO, MS(SiH4)-based HTO, TEOS와 같은 저압화학기상증착법을 통해 형성하고, 650~ 770℃ 정도의 온도에서 형성한다.
상기 버퍼 산화막(28)은 이후 형성될 질화막으로 형성될 스페이서 형성 공정전에 발생되는 스트레스가 게이트전극에 미치는 스트레스를 완화시킬 목적으로 형성한다.
도 4를 참조하면, 상기 버퍼 산화막(28)이 형성된 결과물에 질화막을 형성하고, 상기 질화막에 식각공정을 수행하여 스페이서(30)를 형성한다.
상기 식각공정이 수행되어 형성된 스페이서(30)는 셀 간의 좁은 영역에는 질 화막이 잔존하고, 넓은 영역에는 스페이서 형상으로 잔존하게 된다. 즉, 상기 스페이서(30)는 게이트 전극 패턴을 감싸는 형상이 된다.
상기 스페이서(30)는 스텝 커버리지가 우수하고, 높은 유전율을 갖는 질화막으로 형성한다.
상기 스페이서를 형성하기 위해 증착되는 질화막은 DCS(SiH2Cl2)가스 및 NH3가스를 이용한 저압화학기상증착법을 통해 형성한다.
상기 DCS(SiH2Cl2)가스 및 NH3가스의 비율은 1:10~ 11 정도가 되도록 한다.
도 5를 참조하면, 상기 스페이서(30)가 형성된 결과물 전면에 산소를 이용한 고온 어닐공정을 실시하는 단계를 수행하여 상기 스페이서(30)의 10~ 100Å 정도의 두께를 표면 산화막(32)을 전환시킨다.
상기 산소를 이용한 고온 어닐공정은 상기 터널 산화막용 절연막(도 6a 참조) 및 스페이서용 질화막(도 6b 참조) 내의 수소(hydrogen)를 외부로 확산시키도록 하기 위해 수행된다.
상기 도 6a 및 도 6b는 터널 산화막용 절연막 및 스페이서용 질화막에 대한 수소함유량에 대한 변화를 도시한 그래프로써, 도 6a 및 도 6b에서 A는 스페이서만 형성한 경우이고, B는 스페이서를 형성한 후 산소를 이용한 고온 어닐공정을 수행한 경우를 도시하고 있다.
상기 어닐 공정은 750~ 1100℃ 정도의 온도, 5~ 20 slm 정도의 산소 흐름 분위기, 10~ 100분 정도의 시간동안 수행한다.
상기 표면 산화막(32)은 제거되지 않고 후속 셀프 얼라인 콘택(SAC: self align contact) 형성 공정시 버퍼 산화막 역할을 수행하게 된다.
본 발명에 의하면, 상기 산소를 이용한 어닐공정을 수행함으로써, 스페이서용 질화막 및 터널산화막용 절연막내의 수소함량을 감소시켜 게이트 전압 변동 및 문턱전압 변동등의 셀 특성을 개선시킬 수 있게 된다.
또한, 본 발명에 의하면, 상기 산소를 이용한 어닐공정을 수행함으로써, 소스/드레인 영역에 수행되는 이온주입공정과 상기 이온주입공정시 주입된 이온들의 액티베이션에 의한 서멀버짓(thermal budget)과, 표면산화막의 형성으로 인해 후속 셀프 얼라인 콘택형성 공정시 버퍼 산화막의 역할을 수행하게 된다.
또한, 본 발명에 의하면, 프로그램/소거 사이클 및 프로그램 디스터브 특성을 개선할 수 있어 소자 특성 향상에 효과가 있다.
또한, 본 발명에 의하면, 복잡한 공정/장비의 추가 요소없이 기존의 장비와 공정을 이용하여 응용/적용 가능하여 낮은 비용과 높은 신뢰성을 가지는 고집적 소자의 형성이 가능하게 된다.
본 발명에 의하면, 상기 산소를 이용한 어닐공정을 수행함으로써, 스페이서용 질화막 및 터널산화막용 절연막내의 수소함량을 감소시켜 게이트 전압 변동 및 문턱전압 변동등의 셀 특성을 개선시킬 수 있게 되는 효과가 있다.
또한, 본 발명에 의하면, 상기 산소를 이용한 어닐공정을 수행함으로써, 소 스/드레인 영역에 수행되는 이온주입공정과 상기 이온주입공정시 주입된 이온들의 액티베이션에 의한 서멀버짓(thermal budget)과, 표면산화막의 형성으로 인해 후속 셀프 얼라인 콘택형성 공정시 버퍼 산화막의 역할을 수행하게 되는 효과가 있다.
또한, 본 발명에 의하면, 프로그램/소거 사이클 및 프로그램 디스터브 특성을 개선할 수 있어 소자 특성 향상에 효과가 있다.
또한, 본 발명에 의하면, 복잡한 공정/장비의 추가 요소없이 기존의 장비와 공정을 이용하여 응용/적용 가능하여 낮은 비용과 높은 신뢰성을 가지는 고집적 소자의 형성이 가능하게 되는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (5)

  1. 반도체 기판 상에 플로팅 게이트 전극 및 콘트롤 게이트 전극이 적층된 게이트 전극 패턴을 형성하는 단계;
    상기 게이트 전극 패턴의 측벽에 산화공정을 수행하여 재산화막을 형성하는 단계;
    상기 재산화막이 형성된 결과물 전면에 열산화 공정을 수행하여, 버퍼 산화막을 형성하는 단계;
    상기 버퍼 산화막이 형성된 결과물 전면에 질화막을 형성하고, 상기 질화막에 식각공정을 수행하여 상기 게이트 전극 패턴을 감싸는 형상의 스페이서를 형성하는 단계; 및
    상기 결과물 전면에 산소를 이용한 어닐공정을 수행하여 상기 형성된 스페이서의 소정 두께가 표면 산화막으로 전환되도록 하는 단계를 포함하는 비휘발성 메모리소자의 제조방법.
  2. 제1 항에 있어서, 상기 버퍼 산화막은
    DCS(SiH2Cl2)-based HTO, MS(SiH4)-based HTO 및 TEOS 중 어느 하나로 형성하고, 650~ 770℃의 온도에서 형성하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
  3. 제1 항에 있어서, 상기 질화막은
    비율이 1:10~ 11 정도가 되는 DCS(SiH2Cl2)가스 및 NH3가스를 공정가스로 하여 저압화학기상증착법을 통해 형성하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
  4. 제1 항에 있어서, 상기 산소를 이용한 어닐공정은
    750~ 1100℃의 온도, 5~ 20 slm의 산소 흐름 분위기, 10~ 100분의 시간동안 수행하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
  5. 제1 항에 있어서, 상기 산소를 이용한 고온 어닐공정은
    상기 질화막내의 수소(hydrogen)를 외부로 확산시키도록 하기 위해 수행되는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
KR1020040085425A 2004-10-25 2004-10-25 비휘발성 메모리소자의 제조방법 KR20060036542A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040085425A KR20060036542A (ko) 2004-10-25 2004-10-25 비휘발성 메모리소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040085425A KR20060036542A (ko) 2004-10-25 2004-10-25 비휘발성 메모리소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20060036542A true KR20060036542A (ko) 2006-05-02

Family

ID=37144669

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040085425A KR20060036542A (ko) 2004-10-25 2004-10-25 비휘발성 메모리소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20060036542A (ko)

Similar Documents

Publication Publication Date Title
KR100640159B1 (ko) 채널길이를 증가시킨 반도체소자 및 그의 제조 방법
KR100625142B1 (ko) 반도체 장치의 제조 방법
KR100556527B1 (ko) 트렌치 소자 분리막 형성 방법 및 불휘발성 메모리 장치의제조 방법
US7585730B1 (en) Method of fabricating a non-volatile memory device
JP4296128B2 (ja) 不揮発性半導体メモリ装置及びその製造方法
JP2009027161A (ja) フラッシュメモリ素子の製造方法
KR100648194B1 (ko) 반도체 장치의 제조 방법
JP2004356203A (ja) 半導体装置およびその製造方法
KR100757335B1 (ko) 불휘발성 메모리 장치 및 이를 제조하는 방법
KR100390917B1 (ko) 플레시 메모리소자의 제조방법
JP5313547B2 (ja) 半導体装置の製造方法
KR100580587B1 (ko) 반도체 장치의 제조 방법
KR100829612B1 (ko) 박막 형성 방법 및 전하 트랩형 비휘발성 메모리 장치의제조 방법.
KR100542394B1 (ko) 플래쉬 메모리 소자의 게이트전극 형성방법
KR20060036542A (ko) 비휘발성 메모리소자의 제조방법
JP4564429B2 (ja) 半導体装置の製造方法
KR20080001272A (ko) 플래시 메모리 소자의 제조 방법
KR20040059931A (ko) 반도체소자의 듀얼 게이트 산화막 제조방법
US20110133267A1 (en) Method of fabricating semiconductor device and the semiconductor device
JP5931611B2 (ja) 半導体装置の製造方法
KR100749738B1 (ko) 비휘발성 메모리 장치의 제조 방법
KR20060098101A (ko) 균일한 터널 절연막을 갖는 비휘발성 기억소자들 및 그 제조방법들
KR100623339B1 (ko) 비휘발성 메모리 소자의 제조 방법
JP4435116B2 (ja) 半導体装置
KR20090077278A (ko) 플래시 메모리 소자의 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid