KR20060029380A - Method of manufacturing a probe for valuation of a gate oxide quality and valuation method of a gate oxide quality using the same - Google Patents

Method of manufacturing a probe for valuation of a gate oxide quality and valuation method of a gate oxide quality using the same Download PDF

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KR20060029380A
KR20060029380A KR1020040078295A KR20040078295A KR20060029380A KR 20060029380 A KR20060029380 A KR 20060029380A KR 1020040078295 A KR1020040078295 A KR 1020040078295A KR 20040078295 A KR20040078295 A KR 20040078295A KR 20060029380 A KR20060029380 A KR 20060029380A
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Abstract

본 발명은 반도체 소자의 게이트 산화막 특성 평가를 위한 탐침 제조 방법 및 이를 이용한 게이트 산화막 평가 방법에 관한 것으로, 게이트 산화막의 특성 평가를 위한 탐침을 실제 게이트와 동일 사이즈 및 형상으로 형성하고, 이를 게이트 산화막이 형성된 패턴에 접촉시켜 게이트 산화막의 특성을 평가함으로써 충격없는 비파괴적인 측정이 가능하도록 하여 웨이퍼의 손상없이 어떠한 공정에서도 계측 후 공정을 연속해서 진행할 수 있도록 한 반도체 소자의 게이트 특성 평가를 위한 탐침 제조 방법 및 이를 이용한 게이트 평가 방법이 제시된다.
The present invention relates to a method for manufacturing a probe for evaluating gate oxide characteristics of a semiconductor device and a method for evaluating a gate oxide using the same, wherein the probe for evaluating characteristics of the gate oxide is formed in the same size and shape as an actual gate, and the gate oxide A method of manufacturing a probe for evaluating gate characteristics of a semiconductor device in which a non-destructive measurement can be performed without impact by evaluating the characteristics of the gate oxide film by contacting the formed pattern, thereby allowing the process to proceed continuously after measurement in any process without damaging the wafer; A gate evaluation method using the same is presented.

게이트 산화막, 탐침, SPM, 웨이퍼 비파괴Gate oxide, probe, SPM, wafer nondestructive

Description

반도체 소자의 게이트 산화막 특성 평가를 위한 탐침 제조 방법 및 이를 이용한 게이트 산화막 특성 평가 방법{Method of manufacturing a probe for valuation of a gate oxide quality and valuation method of a gate oxide quality using the same} Method of manufacturing a probe for valuation of a gate oxide quality and valuation method of a gate oxide quality using the same}             

도 1(a) 내지 도 1(d)는 본 발명에 따른 반도체 소자의 게이트 산화막 특성 평가를 위한 탐침 제조 방법을 설명하기 위해 순서적으로 도시한 단면도.1 (a) to 1 (d) are cross-sectional views sequentially illustrating a method of manufacturing a probe for evaluating gate oxide film characteristics of a semiconductor device according to the present invention.

도 2는 본 발명에 따른 탐침을 이용한 게이트 산화막의 신뢰성 평가 방법을 설명하기 위한 도면.
2 is a view for explaining a method for evaluating the reliability of a gate oxide film using a probe according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

11 : 반도체 기판 12 : 폴리실리콘막11 semiconductor substrate 12 polysilicon film

13 : 반사 방지막 14 : 제 1 감광막13 anti-reflection film 14 first photosensitive film

15 : 질화막 16 : 제 2 감광막15 nitride film 16 second photosensitive film

A 및 200 : 탐침 B 및 300 : 캔틸레버
A and 200: probe B and 300: cantilever

본 발명은 반도체 소자의 게이트 산화막 특성 평가를 위한 탐침 제조 방법 및 이를 이용한 게이트 산화막 평가 방법에 관한 것으로, 특히 반도체 계측 분야에 이용되고 있는 SPM(Scaning Probe Microscopy)을 응용하여 게이트 형성 후 다른 공정없이 단위공정 수준(test wafer)에서 게이트 산화막의 특성을 측정할 수 있는 반도체 소자의 게이트 특성 평가를 위한 탐침 제조 방법 및 이를 이용한 게이트 평가 방법에 관한 것이다.
The present invention relates to a method for manufacturing a probe for evaluating gate oxide characteristics of a semiconductor device and a method for evaluating a gate oxide using the same, and in particular, a unit without any other process after gate formation by applying SPM (Scanning Probe Microscopy) used in the field of semiconductor metrology. The present invention relates to a method of manufacturing a probe for evaluating gate characteristics of a semiconductor device capable of measuring gate oxide characteristics at a test wafer and a gate evaluation method using the same.

메모리 소자에 적용되는 가장 기본적인 구조인 MOSFET에서 게이트 산화막 특성은 매우 중요하다. 그중 플래쉬 메모리 소자에서는 F-N 터널링을 사용함으로써 터널 산화막의 막질 특성 분석은 매우 중요한 역할을 하고 있다.Gate oxide characteristics are very important in MOSFETs, the most basic structure applied to memory devices. In the flash memory device, the F-N tunneling is used to analyze the film quality of the tunnel oxide film.

종래의 게이트 산화막 특성 평가를 위한 웨이퍼는 반도체 기판 상부에 게이트 산화막 및 폴리실리콘막을 형성한 후 패터닝하여 게이트를 형성하여 제조된다. 따라서, 게이트 산화막 특성 평가를 위해 많은 공정이 실시되어야 한다. 특히, 자기정렬 STI를 구현하는 플래쉬 메모리 소자에서는 터널 산화막 형성, 트렌치 식각, 소자 분리막 형성 및 폴리실리콘막 형성까지 약 30 단계 이상 공정 진행 후에야 분석용 웨이퍼가 제조된다.A wafer for evaluating the characteristics of a conventional gate oxide film is manufactured by forming a gate by forming a gate oxide film and a polysilicon film on a semiconductor substrate and then patterning the gate. Therefore, many processes must be performed to evaluate the gate oxide film characteristics. In particular, in a flash memory device that implements self-aligned STI, an analytical wafer is manufactured after at least about 30 steps from tunnel oxide film formation, trench etching, device isolation film formation, and polysilicon film formation.

현재 게이트 산화막의 전기적 특성 분석은 게이트 산화막 상부에 게이트가 형성된 웨이퍼를 선택하여 탐침을 웨이퍼에 직접 접촉시켜 실시되었으며, 수 ㎛ 이상 크기의 테스트 패턴을 이용하여 실시하였다. 따라서, 측정 과정에서 웨이퍼에 데미지가 발생하여 웨이퍼를 사용할 수 없게 됨은 물론 수십 ㎚로 축소되는 실제 셀 패턴의 특성을 대변할 수 없기 때문에 데이터의 신뢰도가 감소하게 된다.
Current characteristics of the gate oxide film were analyzed by selecting the wafer on which the gate was formed on the gate oxide film and directly contacting the probe with the wafer, using a test pattern having a size of several μm or more. Therefore, damage to the wafer occurs during the measurement process, making the wafer unusable and reducing the reliability of the data because it cannot represent the characteristics of the actual cell pattern reduced to several tens of nm.

본 발명의 목적은 실제 게이트 패턴과 동일한 형태로 탐침을 제조함으로써 소자 구동 특성을 정확하게 측정할 수 있으며, 실제 셀 사이즈의 테스트 패턴을 이용하여 공정 단계를 상당히 줄일 수 있는 반도체 소자의 게이트 산화막 특성 평가를 위한 탐침 제조 방법 및 이를 이용한 게이트 산화막 특성 평가 방법을 제공하는데 있다.An object of the present invention is to evaluate the gate oxide film characteristics of a semiconductor device that can accurately measure the device driving characteristics by manufacturing the probe in the same form as the actual gate pattern, and can significantly reduce the process step by using a test pattern of the actual cell size. The present invention provides a method for manufacturing a probe and a method for evaluating gate oxide characteristics using the same.

본 발명의 다른 목적은 웨이퍼에 충격없는 비파괴적인 측정이 가능하도록 하여 웨이퍼의 손상없이 어떠한 공정에서도 계측 후 공정을 연속해서 진행할 수 있도록 한 반도체 소자의 게이트 산화막 특성 평가를 위한 탐침 제조 방법 및 이를 이용한 게이트 산화막 특성 평가 방법을 제공하는데 있다.
Another object of the present invention is to provide a non-destructive measurement of the wafer to the probe manufacturing method for evaluating the gate oxide characteristics of the semiconductor device to continuously proceed after the measurement process in any process without damaging the wafer and the gate using the same The present invention provides a method for evaluating oxide film characteristics.

본 발명에서는 수 ㎚의 분해능을 갖는 SPM(Scaning Probe Microscopy)를 사용하는 분석법을 제시하며, AFM용 탐침으로 사용되고 있는 실리콘 캔티레버(silicon cantilever)에서 수 나노 사이즈의 게이트 CD와 동일한 분석용 탐침을 제작하여 사용한다. 따라서, 게이트 패터닝 후 측정되던 게이트의 전기적 특성 평가 를 별다른 공정없이 게이트 산화막이 형성된 테스트 웨이퍼상에서 측정할 수 있도록 함으로써 분석 TAT 단축과 실제 셀에서의 동작 특성과 동일한 신뢰성 높은 데이터를 제시할 수 있다. 한편, SPM은 탐침과 샘플간의 ㎀ 정도의 미세한 전류 또는 1∼10nN의 아주 미세한 원자간 척력을 사용하여 측정되기 때문에 고분해능을 가지고 있을 뿐만 아니라 샘플에 어떠한 충격도 주기 않기 때문에 비파괴적인 측정이 가능하다는 장점을 갖고 있다.
In the present invention, an analysis method using Scanning Probe Microscopy (SPM) having a resolution of several nm is provided, and the same analytical probe as the nano-gate gate CD is fabricated from a silicon cantilever used as an AFM probe. use. Therefore, the evaluation of the electrical characteristics of the gate measured after the gate patterning can be performed on the test wafer on which the gate oxide film is formed without any other process, thereby providing reliable data equivalent to the analysis TAT shortening and operating characteristics in the actual cell. On the other hand, SPM has high resolution because it is measured by using minute current between probe and sample or very small interatomic repulsive force of 1 ~ 10nN. Have

본 발명에 따른 반도체 소자의 게이트 산화막 특성 평가를 위한 탐침 제조 방법은 반도체 기판이 이온 주입 공정을 실시한 후 상기 반도체 기판의 전면에 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막의 소정 영역을 식각하여 탐침 부위 및 캔틸레버 부위를 확정하는 단계와, 상기 반도체 기판의 후면을 포함한 전체 구조 상부에 질화막을 형성하는 단계와, 상기 반도체 기판 후면의 상기 캔틸레버 부위를 식각하여 상기 탐침 및 상기 캔틸레버를 형성한 후 상기 질화막을 제거하는 단계를 포함한다.The method of manufacturing a probe for evaluating gate oxide characteristics of a semiconductor device according to the present invention includes forming a polysilicon film on an entire surface of the semiconductor substrate after the semiconductor substrate is subjected to an ion implantation process, and etching a predetermined region of the polysilicon film. Determining a portion and a cantilever portion, forming a nitride film on the entire structure including the rear surface of the semiconductor substrate, etching the cantilever portion on the rear surface of the semiconductor substrate to form the probe and the cantilever, and then forming the nitride film. Removing the step.

상기 이온 주입 공정은 5가 원소를 이용하여 10E17atom/㎤ 이상의 농도로 실시한다.The ion implantation step is carried out at a concentration of 10E17 atom / cm 3 or more by using a pentavalent element.

상기 폴리실리콘막은 SiH4와 PH3의 혼합 기체를 사용하여 500 내지 600℃의 온도와 0.05 내지 2Torr의 압력에서 화학 기상 반응을 이용하여 형성한다. The polysilicon film is formed using a chemical gas phase reaction at a temperature of 500 to 600 ° C. and a pressure of 0.05 to 2 Torr using a mixed gas of SiH 4 and PH 3 .

상기 폴리실리콘막 상부에 금속 또는 합금을 형성하는 단계를 더 포함한다.The method may further include forming a metal or an alloy on the polysilicon layer.

상기 질화막은 CVD 방법을 이용하여 200 내지 300Å의 두께로 형성한다.The nitride film is formed to a thickness of 200 to 300 kW using the CVD method.

상기 질화막은 150℃ 이상의 질산(H3PO4) 용액을 이용한 7 내지 10분간의 습식 공정을 제거한다.The nitride film removes a wet process for 7 to 10 minutes using a nitric acid (H 3 PO 4 ) solution of 150 ° C. or higher.

상기 탐침은 셀 영역의 게이트 패턴과 동일 사이즈 및 형태로 형성한다.The probe is formed in the same size and shape as the gate pattern of the cell region.

또한, 본 발명에 따른 반도체 소자의 게이트 산화막 특성 평가 방법은 반도체 기판 상부에 게이트 산화막이 형성된 다수의 패턴에 탐침을 위치시킨 후 상기 탐침을 상기 게이트 산화막에 접촉시키고, 다수의 패턴을 지지하고 있는 지지대에 접지 전압을 인가하고, 상기 탐침을 통해 전류를 인가하여 상기 게이트 산화막의 특성을 평가한다.In addition, in the method for evaluating gate oxide film characteristics of a semiconductor device according to the present invention, after placing a probe on a plurality of patterns on which a gate oxide film is formed on a semiconductor substrate, the probe contacts the gate oxide film and supports the plurality of patterns. The ground voltage is applied to the circuit, and a current is applied through the probe to evaluate characteristics of the gate oxide film.

상기 탐침은 셀 영역의 게이트 패턴과 동일 사이즈 및 형태로 형성되는 반도체 소자의 게이트 산화막 특성 평가 방법.
And the probe is formed in the same size and shape as the gate pattern of the cell region.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;

도 1(a) 내지 도 1(d)는 본 발명에 따른 반도체 소자의 게이트 산화막 특성 평가를 위한 탐침 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.1 (a) to 1 (d) are cross-sectional views of devices sequentially shown to explain a method for manufacturing a probe for evaluating gate oxide film characteristics of a semiconductor device according to the present invention.

도 1(a)를 참조하면, 반도체 기판(11)에 전기적 특성을 향상시키기 위하여 붕소(B), 인(P), 비소(As)의 5가 원소를 10E17atom/㎤ 이상의 농도로 이온 주입한다. 그리고, 반도체 기판(11) 상부에 폴리실리콘막(12)을 형성하는데, 폴리실리콘막(12)은 게이트 산화막과 접촉되면 게이트 전극으로 작용한다. 여기서, 폴리실리콘막(12)은 SiH4와 PH3의 혼합 기체를 사용하여 500∼600℃의 온도와 0.05∼2Torr의 압력에서 화학 기상 반응을 통해 형성한다. 폴리실리콘막(12) 상부에 반사 방지막(13)을 형성한 후 제 1 감광막(14)을 형성한다. 여기서, 반사 방지막(13)은 제 1 감광막(14)을 패터닝하기 위한 노광 공정시 낫칭(notching) 방지 역할을 하며, 식각 공정시 식각 장벽층의 역할을 한다. 한편, 제 1 감광막(14)은 탐침 부위와 캔틸레버 부위를 확정하기 위한 마스크를 이용하여 패터닝하는데, 바람직하게 탐침 부위는 게이트 전극의 패턴과 동일하게 형성한다. 또한, 탐침 부위의 산화막 성장 억제, 시료와 탐침간의 접촉에 의한 마모를 방지하기 위해 폴리실리콘막(12) 상부에 금속 또는 합금을 더 형성할 수 있다.Referring to FIG. 1A, pentavalent elements of boron (B), phosphorus (P), and arsenic (As) are ion-implanted to the semiconductor substrate 11 at a concentration of 10E17 atom / cm 3 or more. The polysilicon film 12 is formed on the semiconductor substrate 11, and the polysilicon film 12 functions as a gate electrode when contacted with the gate oxide film. Here, the polysilicon film 12 is formed through a chemical gas phase reaction using a mixed gas of SiH 4 and PH 3 at a temperature of 500 to 600 ° C. and a pressure of 0.05 to 2 Torr. After forming the anti-reflection film 13 on the polysilicon film 12, the first photosensitive film 14 is formed. Here, the anti-reflection film 13 serves to prevent notching during the exposure process for patterning the first photoresist 14, and serves as an etch barrier layer during the etching process. On the other hand, the first photosensitive film 14 is patterned using a mask for determining the probe portion and the cantilever portion. Preferably, the probe portion is formed in the same manner as the pattern of the gate electrode. In addition, a metal or an alloy may be further formed on the polysilicon film 12 to prevent oxide film growth at the probe site and to prevent wear due to contact between the sample and the probe.

도 1(b)를 참조하면, 패터닝된 제 1 감광막(14)을 마스크로 폴리실리콘막(12)을 식각한다. 이에 의해 탐침 및 캔틸레버 형상이 확정된다. 한편, 식각 공정시 바이어스 파워, 가스 조건 및 압력 조건을 조절하여 캔틸레버 부위의 폴리실리콘막(12)이 경사지게 형성한다. 제 1 감광막(14)을 제거한 후 반도체 기판(11)의 후면을 포함한 전체 구조 상에 CVD 방법을 이용하여 질화막(15)을 200∼300Å의 두께로 형성한다.Referring to FIG. 1B, the polysilicon layer 12 is etched using the patterned first photoresist layer 14 as a mask. As a result, the probe and cantilever shapes are determined. Meanwhile, the polysilicon film 12 of the cantilever portion is inclined by adjusting the bias power, gas conditions, and pressure conditions during the etching process. After the first photosensitive film 14 is removed, the nitride film 15 is formed to a thickness of 200 to 300 상 에 on the entire structure including the back surface of the semiconductor substrate 11 by the CVD method.

도 1(c)를 참조하면, 반도체 기판(11) 후면에 제 2 감광막(16)을 형성한 후 패터닝하여 캔틸레버 부위를 확정하고, 이를 마스크로 질화막(15) 및 반도체 기판(11)을 소정 깊이로 식각한다.Referring to FIG. 1C, after forming the second photoresist film 16 on the back surface of the semiconductor substrate 11, patterning is performed to determine the cantilever portion. Etch with.

도 1(d)를 참조하면, 제 2 감광막(16)을 제거한 후 150℃ 이상의 질산(H3PO4) 용액에서 7∼10분간 공정을 진행하여 질화막(15)을 제거하고, 반사 방지막(13)을 제거한다. 이에 의해 탐침(A) 및 캔틸레버(B)가 형성된다.
Referring to FIG. 1 (d), after removing the second photoresist film 16, the process is performed for 7 to 10 minutes in a nitric acid (H 3 PO 4 ) solution of 150 ° C. or higher to remove the nitride film 15, and the anti-reflection film 13 ). As a result, the probe A and the cantilever B are formed.

도 2는 본 발명에 따른 탐침을 이용한 게이트 산화막의 특성 평가 방법을 설명하기 위한 도면이다.2 is a view for explaining a characteristic evaluation method of a gate oxide film using a probe according to the present invention.

반도체 기판(21) 상부에 게이트 산화막(22)이 형성된 다수의 패턴(100)에 탐침(200)을 위치시킨 후 탐침(200)을 게이트 산화막(22)에 접촉시키고, 다수의 패턴(100)을 지지하고 있는 지지대(도시안됨)에 접지 전압을 인가하고, 탐침(200)을 통해 전류를 인가하여 게이트 산화막(22)의 특성을 평가한다. 한편, 캔틸레버(300)는 탐침을 지지하며, 탐침(200)은 바람직하게 게이트 패턴과 동일한 사이즈 및 형태로 형성한다.
After the probe 200 is positioned on the plurality of patterns 100 having the gate oxide layer 22 formed on the semiconductor substrate 21, the probe 200 is contacted with the gate oxide layer 22, and the plurality of patterns 100 are removed. The ground voltage is applied to the supporting support (not shown), and a current is applied through the probe 200 to evaluate the characteristics of the gate oxide film 22. The cantilever 300 supports the probe, and the probe 200 is preferably formed in the same size and shape as the gate pattern.

상술한 바와 같이 본 발명에 의하면 게이트 산화막의 특성 평가를 위한 탐침을 실제 게이트와 동일 사이즈 및 형상으로 형성하고, 이를 게이트 산화막이 형성된 패턴에 접촉시켜 게이트 산화막의 특성을 평가함으로써 전압 강하, 콘택 저항등 의 측정 변수가 없으므로 극미세 패턴에서 실제 소자 구동 특성을 정확하게 측정할 수 있으며, 패턴의 사이즈가 점점 감소하는 추세에서 고분해능을 이용하여 측정하기 때문에 발전되는 소자 기술에 대하여 적용 범위가 매우 넓다. 또한, 실제 셀 사이즈의 테스트 패턴이 형성된 테스트 웨이퍼만 있으면 되므로 산화막 두께와 무관한 공정 단계를 생략 가능함으로 분석 TAT를 대폭 감소시킬 수 있다. 한편, 측정시 웨이퍼에 충격없는 비파괴적인 측정이 가능하므로 웨이퍼의 손상없이 어떠한 공정에서도 계측 후 공정을 연속해서 진행할 수 있다.As described above, according to the present invention, a probe for evaluating the characteristics of the gate oxide film is formed in the same size and shape as the actual gate, and it is contacted with the pattern on which the gate oxide film is formed to evaluate the characteristics of the gate oxide film, such as voltage drop and contact resistance. Since there is no measurement variable of, it is possible to accurately measure the actual device driving characteristics in a very fine pattern, and the range of application for the developed device technology is very wide because the measurement is performed using high resolution in a trend of decreasing pattern size. In addition, since only a test wafer having a test pattern having an actual cell size is required, a process step irrelevant to the oxide thickness can be omitted, thereby significantly reducing the analysis TAT. On the other hand, non-destructive measurement is possible without impact on the wafer at the time of measurement, and thus the post-measurement process can be continuously performed in any process without damaging the wafer.

Claims (9)

반도체 기판이 이온 주입 공정을 실시한 후 상기 반도체 기판의 전면에 폴리실리콘막을 형성하는 단계;Forming a polysilicon film on an entire surface of the semiconductor substrate after the semiconductor substrate performs an ion implantation process; 상기 폴리실리콘막의 소정 영역을 식각하여 탐침 부위 및 캔틸레버 부위를 확정하는 단계;Determining a probe region and a cantilever region by etching a predetermined region of the polysilicon film; 상기 반도체 기판의 후면을 포함한 전체 구조 상부에 질화막을 형성하는 단계; 및Forming a nitride film over the entire structure including a rear surface of the semiconductor substrate; And 상기 반도체 기판 후면의 상기 캔틸레버 부위를 식각하여 상기 탐침 및 상기 캔틸레버를 형성한 후 상기 질화막을 제거하는 단계를 포함하는 반도체 소자의 게이트 산화막 특성 평가를 위한 탐침 제조 방법.And etching the cantilever portion of the back surface of the semiconductor substrate to form the probe and the cantilever, and then removing the nitride film. 제 1 항에 있어서, 상기 이온 주입 공정은 5가 원소를 이용하여 10E17atom/㎤ 이상의 농도로 실시하는 반도체 소자의 게이트 산화막 특성 평가를 위한 탐침 제조 방법.The method of claim 1, wherein the ion implantation step is performed at a concentration of 10E17 atoms / cm 3 or more using a pentavalent element. 제 1 항에 있어서, 상기 폴리실리콘막은 SiH4와 PH3의 혼합 기체를 사용하여 500 내지 600℃의 온도와 0.05 내지 2Torr의 압력에서 화학 기상 반응을 이용하여 형성하는 반도체 소자의 게이트 산화막 특성 평가를 위한 탐침 제조 방법.The method of claim 1, wherein the polysilicon film is formed using a mixed gas of SiH 4 and PH 3 to evaluate gate oxide film characteristics of a semiconductor device formed using a chemical vapor phase reaction at a temperature of 500 to 600 ° C. and a pressure of 0.05 to 2 Torr. Probe manufacturing method. 제 1 항에 있어서, 상기 폴리실리콘막 상부에 금속 또는 합금을 형성하는 단계를 더 포함하는 반도체 소자의 게이트 산화막 특성 평가를 위한 탐침 제조 방법.The method of claim 1, further comprising forming a metal or an alloy on the polysilicon layer. 제 1 항에 있어서, 상기 질화막은 CVD 방법을 이용하여 200 내지 300Å의 두께로 형성하는 반도체 소자의 게이트 산화막 특성 평가를 위한 탐침 제조 방법.The method of claim 1, wherein the nitride film is formed to a thickness of 200 to 300 GPa using a CVD method. 제 1 항에 있어서, 상기 질화막은 150℃ 이상의 질산(H3PO4) 용액을 이용한 7 내지 10분간의 습식 공정을 제거하는 반도체 소자의 게이트 산화막 특성 평가를 위한 탐침 제조 방법.The method of claim 1, wherein the nitride film is removed from a wet process for 7 to 10 minutes using a nitric acid (H 3 PO 4 ) solution of 150 ° C. or higher. 제 1 항에 있어서, 상기 탐침은 셀 영역의 게이트 패턴과 동일 사이즈 및 형태로 형성하는 반도체 소자의 게이트 산화막 특성 평가를 위한 탐침 제조 방법.The method of claim 1, wherein the probe is formed in the same size and shape as the gate pattern of the cell region. 반도체 기판 상부에 게이트 산화막이 형성된 다수의 패턴에 탐침을 위치시킨 후 상기 탐침을 상기 게이트 산화막에 접촉시키고, 다수의 패턴을 지지하고 있는 지지대에 접지 전압을 인가하고, 상기 탐침을 통해 전류를 인가하여 상기 게이트 산화막의 특성을 평가하는 반도체 소자의 게이트 산화막 특성 평가 방법.After placing the probe on a plurality of patterns on which a gate oxide film is formed on the semiconductor substrate, the probe is in contact with the gate oxide film, a ground voltage is applied to a support supporting the plurality of patterns, and a current is applied through the probe. A method of evaluating gate oxide film characteristics of a semiconductor device for evaluating characteristics of the gate oxide film. 제 8 항에 있어서, 상기 탐침은 셀 영역의 게이트 패턴과 동일 사이즈 및 형태로 형성되는 반도체 소자의 게이트 산화막 특성 평가 방법.The method of claim 8, wherein the probe is formed in the same size and shape as the gate pattern of the cell region.
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