KR20060028072A - Thin film transistor array panel and method for manufacturing the same - Google Patents

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Abstract

우선, 절연 기판 위에 다결정 규소층을 형성하고, 다결정 규소층 위에 게이트 절연막을 적층한다. 이어. 게이트 절연막 상부에 불순물이 도핑된 규소층 및 금속막을 차례로 적층하고 금속막 위에 감광막 패턴을 형성한다. 이어, 감광막 패턴을 마스크로 이용한 등방성 식각 공정으로 금속막을 패터닝하여 게이트 전극을 가지는 게이트선을 형성하고, 감광막 패턴을 마스크로 이용한 이방성 식각 공정으로 도핑된 규소층을 식각하여 불순물층을 형성한다. 다결정 규소층에 불순물층을 도핑 마스크로 도전형 불순물을 고농도로 도핑하여 소스 영역 및 드레인 영역을 형성하고 불순물이 도핑되지 않은 채널 영역을 정의한 다음, 게이트 전극을 마스크로 다결정 규소층을 도핑하여 채널 영역의 양쪽에 저농도 도핑 영역을 형성한다. 이어, 게이트선을 덮으며 소스 영역 및 드레인 영역을 드러내는 제1 및 제2 접촉구를 가지는 제1 층간 절연막을 형성하고, 제1 층간 절연막 위에 제1 접촉구를 통해 소스 영역과 연결되는 소스 전극을 가지는 데이터선과 제2 접촉구를 통해 드레인 영역과 연결되는 드레인 전극을 형성한다.First, a polycrystalline silicon layer is formed on an insulating substrate, and a gate insulating film is laminated on the polycrystalline silicon layer. Following. A silicon layer doped with an impurity and a metal film are sequentially stacked on the gate insulating film, and a photoresist pattern is formed on the metal film. Subsequently, a metal film is patterned by an isotropic etching process using the photoresist pattern as a mask to form a gate line having a gate electrode, and an impurity layer is formed by etching the doped silicon layer by an anisotropic etching process using the photoresist pattern as a mask. The dopant layer is heavily doped with an impurity layer in the polysilicon layer to form a source region and a drain region by defining a source region and a drain region, and the channel region is not doped with impurities, and then the doped polycrystalline silicon layer is masked with the gate electrode as a mask. To form a lightly doped region on both sides of the. Subsequently, a first interlayer insulating layer covering the gate line and exposing the source region and the drain region is formed, and a source electrode connected to the source region through the first contact hole is formed on the first interlayer insulating layer. The branch forms a drain electrode connected to the drain region through the data line and the second contact hole.

불순물층, 게이트전극, 저농도영역, 구동부, 화소부Impurity layer, gate electrode, low concentration region, driver, pixel portion

Description

박막 트랜지스터 표시판 및 그의 제조 방법{Thin film transistor array panel and method for manufacturing the same}Thin film transistor array panel and method for manufacturing the same {Thin film transistor array panel and method for manufacturing the same}

도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판 중 한 화소부의 배치도이고,1 is a layout view of one pixel unit of a thin film transistor array panel according to an exemplary embodiment of the present invention.

도 2는 각각 도 1의 박막 트랜지스터 표시판을 II-II 선을 따라 잘라 도시한 단면도이고,2 is a cross-sectional view of the thin film transistor array panel of FIG. 1 taken along the line II-II, respectively.

도 3은 도 1은 박막 트랜지스터 표시판에서 구동부의 구조를 도시한 단면도이고,3 is a cross-sectional view illustrating a structure of a driving unit in a thin film transistor array panel.

도 4, 도 9, 도 12, 도 21, 도 24 및 도 27은 각각 도 1 및 도 2에 도시한 박막 트랜지스터 표시판의 화소부를 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이고,4, 9, 12, 21, 24 and 27 are layout views at intermediate stages of a method of manufacturing the pixel portion of the thin film transistor array panel shown in FIGS. 1 and 2, respectively, according to an embodiment of the present invention. As shown in the process order,

도 5는 도 4의 박막 트랜지스터 표시판을 V-V' 선을 따라 잘라 도시한 단면도이고,FIG. 5 is a cross-sectional view of the thin film transistor array panel of FIG. 4 taken along the line VV ′. FIG.

도 6은 도 4 및 도 5의 제조 단계에서 구동부의 구조를 도시한 단면도이고,6 is a cross-sectional view showing the structure of the drive unit in the manufacturing step of FIGS.

도 7은 도 4의 박막 트랜지스터 표시판을 V-V' 선을 따라 잘라 도시한 단면도로서, 도 5의 다음 단계를 도시한 도면이고,FIG. 7 is a cross-sectional view of the thin film transistor array panel of FIG. 4 taken along the line V-V ′, and illustrates the next step of FIG. 5.

도 8은 도 6의 다음 단계를 도시한 구동부의 단면도이고, 8 is a cross-sectional view of the driving unit showing the next step of FIG.                 

도 10은 도 9의 박막 트랜지스터 표시판을 X-X' 선을 따라 잘라 도시한 단면도이고,FIG. 10 is a cross-sectional view of the thin film transistor array panel of FIG. 9 taken along the line X-X '.

도 11은 도 8의 다음 단계를 도시한 구동부의 단면도이고,FIG. 11 is a sectional view of a driving unit showing the next step of FIG. 8;

도 13은 도 12의 박막 트랜지스터 표시판을 XIII-XIII' 선을 따라 잘라 도시한 단면도이고,FIG. 13 is a cross-sectional view of the thin film transistor array panel of FIG. 12 taken along the line XIII-XIII ′,

도 14는 도 11의 다음 단계를 도시한 구동부의 단면도이고,14 is a cross-sectional view of the driving unit showing the next step of FIG.

도 15는 도 13의 다음 단계를 도시한 화소부의 단면도이고,FIG. 15 is a cross-sectional view of a pixel part illustrating a next step of FIG. 13;

도 16은 도 14의 다음 단계를 도시한 구동부의 단면도이고,16 is a cross-sectional view of the driving unit showing the next step of FIG.

도 17은 도 15의 다음 단계를 도시한 화소부의 단면도이고,17 is a cross-sectional view of the pixel portion illustrating the next step of FIG. 15;

도 18은 도 16의 다음 단계를 도시한 구동부의 단면도이고,18 is a cross-sectional view of the driving unit showing the next step of FIG.

도 19는 도 18의 다음 단계를 도시한 구동부의 단면도이고,19 is a sectional view of a driving unit showing the next step of FIG. 18,

도 20은 본 발명의 다른 실시예에 따른 제조 방법에서 도 18의 다음 단계를 도시한 구동부의 단면도이고,20 is a cross-sectional view of a driving unit showing the next step of FIG. 18 in the manufacturing method according to another embodiment of the present invention;

도 22는 도 21의 박막 트랜지스터 표시판을 XXII-XXII' 선을 따라 잘라 도시한 단면도로서, 도 17의 다음 단계를 도시한 도면이고FIG. 22 is a cross-sectional view of the thin film transistor array panel of FIG. 21 taken along a line XXII-XXII ', and illustrates the next step of FIG. 17.

도 23은 도 19의 다음 단계를 도시한 구동부의 단면도이고,FIG. 23 is a sectional view of a driving unit showing the next step of FIG. 19;

도 25는 도 24의 박막 트랜지스터 표시판을 XXV-XXV' 선을 따라 잘라 도시한 단면도이고,FIG. 25 is a cross-sectional view of the thin film transistor array panel of FIG. 24 taken along a line XXV-XXV ',

도 26은 도 23의 다음 단계를 도시한 구동부의 단면도이고,FIG. 26 is a sectional view of a driving unit showing the next step of FIG. 23;

도 28은 도 27의 박막 트랜지스터 표시판을 XXVIII-XXVIII' 선을 따라 잘라 도시한 단면도이고,FIG. 28 is a cross-sectional view of the thin film transistor array panel of FIG. 27 taken along a line XXVIII-XXVIII ′.

도 29는 도 26의 다음 단계를 도시한 구동부의 단면도이다.FIG. 29 is a sectional view of a driving unit showing the next step of FIG.

본 발명은 박막 트랜지스터 표시판 및 그의 제조 방법에 관한 것으로, 특히 반도체층으로 다결정 규소를 이용하는 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor array panel and a manufacturing method thereof, and more particularly, to a method of manufacturing a thin film transistor array panel using polycrystalline silicon as a semiconductor layer.

박막 트랜지스터 표시판(Thin film transistor array panel)은 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다.A thin film transistor array panel is used as a circuit board for independently driving each pixel in a liquid crystal display device, an organic electroluminescence (EL) display device, or the like.

박막 트랜지스터 표시판은 주사 신호를 전달하는 주사 신호선 또는 게이트선과 화상 신호를 전달하는 화상 신호선 또는 데이터선이 서로 교차하여 형성되어 있고, 각각의 화소에 배치되어 있으며 게이트선 및 데이터선과 연결되어 있는 박막 트랜지스터 및 박막 트랜지스터와 연결되어 있는 화소 전극 등을 포함하고 있다.The thin film transistor array panel includes a thin film transistor formed by crossing a scan signal line or a gate line for transmitting a scan signal and an image signal line or a data line for transmitting an image signal, disposed in each pixel, and connected to the gate line and the data line; And a pixel electrode connected to the thin film transistor.

박막 트랜지스터는 게이트선의 일부인 게이트 전극과 채널을 형성하는 반도체층, 데이터선의 일부인 소스 전극과 반도체층을 중심으로 소스 전극과 마주하는 드레인 전극 등으로 이루어진다. 박막 트랜지스터는 게이트선을 통하여 전달되는 주사 신호에 따라 데이터선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자이다. The thin film transistor includes a semiconductor layer forming a channel and a gate electrode which is a part of the gate line, a source electrode which is a part of the data line, and a drain electrode facing the source electrode around the semiconductor layer. The thin film transistor is a switching device that transfers or blocks an image signal transmitted through a data line to a pixel electrode according to a scan signal transmitted through a gate line.                         

이때, 반도체층은 비정질 규소 또는 다결정 규소 등으로 이루어지며, 게이트 전극과 상대적인 위치에 따라 박막 트랜지스터는 탑 게이트(top gate) 방식과 바텀 게이트(bottom gate) 방식으로 나눌 수 있다. 다결정 규소 박막 트랜지스터 표시판의 경우, 게이트 전극이 반도체층의 상부에 위치하는 탑 게이트 방식이 주로 이용된다.In this case, the semiconductor layer is made of amorphous silicon, polycrystalline silicon, or the like, and the thin film transistor may be divided into a top gate method and a bottom gate method according to a position relative to the gate electrode. In the case of a polysilicon thin film transistor array panel, a top gate method in which a gate electrode is located above the semiconductor layer is mainly used.

다결정 규소 박막 트랜지스터의 구동 속도는 비정질 규소 박막 트랜지스터보다 훨씬 빠르기 때문에 화소의 박막 트랜지스터와 함께 이를 동작시키기 위한 구동 회로를 같이 형성할 수 있는 장점이 있는 반면, 펀치 쓰루 등의 문제점이 발생하여 반도체층의 채널 영역과 소스 영역 및 드레인 영역 사이에 저농도 도핑 영역을 형성하는 것이 바람직하다.Since the driving speed of the polysilicon thin film transistor is much faster than that of the amorphous silicon thin film transistor, there is an advantage in that a driving circuit for operating it together with the thin film transistor of the pixel can be formed together. It is desirable to form a lightly doped region between the channel region and the source region and the drain region.

이러한 저농도 도핑 영역의 형성 방법에서는, 박막 트랜지스터의 특성을 안정적으로 확보하기 위해 저농도 도핑 영역을 게이트 전극과 중첩시켜 배치하는데, 이러한 구조에서는 누설 전류에 의한 오프 전류가 증가하는 현상이 나타나고, 게이트 전극과 반도체층 사이에서 기생 용량이 증가하게 되며, 이로 인하여 저항이 증가하고 신호의 왜곡이 발생한다In the method of forming the low concentration doped region, the low concentration doped region is overlapped with the gate electrode in order to secure the characteristics of the thin film transistor. In this structure, the off current due to the leakage current increases, and Parasitic capacitance increases between semiconductor layers, resulting in increased resistance and distortion of the signal.

또한, 제조 공정시 반도체층 위에 게이트 전극을 이중의 도전막으로 패터닝하되, 하나의 도전막은 저농도 도핑 영역을 정의하는 마스크로 사용하며, 다른 도전막은 저농도 도핑 영역을 형성한 다음 소스 영역과 드레인 영역을 형성하는 정의하는 마스크로 사용한다. 하지만, 한번의 사진 식각 공정으로 두 도전막을 다른 패턴으로 형성해야 하는 등 공정이 복잡해지고, 저농도 도핑 영역의 폭을 정의하기 가 어려운 문제점이 있다. 또한, 그로 인하여 공정 시간이 길어지게 되어 제조 수율이 떨어지게 된다.In addition, during the fabrication process, the gate electrode is patterned as a double conductive layer on the semiconductor layer, wherein one conductive layer is used as a mask defining a low concentration doping region, and the other conductive layer forms a low concentration doping region and then the source region and the drain region. Used as a defining mask to form. However, there is a problem in that the process becomes complicated such that two conductive layers are formed in different patterns by one photolithography process, and it is difficult to define the width of the lightly doped region. In addition, the process time is lengthened thereby, the production yield is lowered.

본 발명이 이루고자 하는 기술적 과제는 제조 공정을 단순화하여 제조 비용을 최소화할 수 있고, 안정적인 특성을 확보할 수 있는 박막 트랜지스터 표시판 및 그의 제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a thin film transistor array panel and a method of manufacturing the same, which can simplify manufacturing processes to minimize manufacturing costs and ensure stable characteristics.

이러한 과제를 달성하기 위해 본 발명에서는 게이트 절연막과 게이트 전극 사이에 불순물이 고농도로 도핑되어 있는 불순물층을 형성하되, 게이트 전극은 등방성으로 식각하고 게이트 전극을 패터닝하기 위한 감광막 패턴을 식각 마스크로 사용하여 이방성 식각으로 패터닝하여 소스 영역 및 드레인 영역을 형성하기 위한 이온 주입 마스크로 사용한다.In order to achieve the above object, in the present invention, an impurity layer having a high concentration of impurities is formed between the gate insulating film and the gate electrode, but the gate electrode is isotropically etched and a photoresist pattern for patterning the gate electrode is used as an etching mask. Patterned by anisotropic etching, it is used as an ion implantation mask for forming the source region and the drain region.

본 발명의 실시예에 따른 박막 트랜지스터 표시판에는, 절연 기판의 상부에 위치하며, 소스 영역 및 드레인 영역, 채널 영역 및 저농도 도핑 영역을 가지는 다결정 규소층이 형성되어 있다. 다결정 규소층을 덮는 게이트 절연막 상부에는 채널 영역과 중첩하고 있으며, 불순물이 도핑되어 있는 규소를 포함하는 불순물층이 형성되어 있고, 불순물층 상부에는 게이트 전극이 형성되어 있다. 그 상부에는 게이트 전극을 덮는 제1 층간 절연막이 형성되어 있는데, 이러한 층간 절연막은 소스 영역 및 드레인 영역을 노출하는 제1 및 제2 접촉구를 가지며, 제1 층간 절연막의 상부에는 제1 접촉구를 통해 소스 영역과 연결되는 소스 전극과 제2 접촉구를 통해 드레인 영역과 연결되는 드레인 전극이 형성되어 있다.In the thin film transistor array panel according to the exemplary embodiment of the present invention, a polycrystalline silicon layer is formed on the insulating substrate and has a source region and a drain region, a channel region, and a lightly doped region. An impurity layer including silicon that is overlapped with the channel region and doped with an impurity is formed on the gate insulating film covering the polysilicon layer, and a gate electrode is formed on the impurity layer. A first interlayer insulating layer covering the gate electrode is formed thereon, and the interlayer insulating layer has first and second contact openings exposing a source region and a drain region, and a first contact opening is formed on the first interlayer insulating layer. A source electrode connected to the source region through the second electrode and a drain electrode connected to the drain region through the second contact hole are formed.

다결정 규소층은 화상이 표시되며 다수의 화소가 배치되어 있는 화소부에 위치하는 것이 바람직하다. 이때, 박막 트랜지스터 표시판은 게이트 전극에 연결되어 있는 게이트선, 소스 전극에 연결되어 있으며 게이트선과 교차하는 데이터선 및 드레인 전극에 연결되어 있는 화소 전극을 더 포함하는 것이 바람직하다. 드레인 전극과 화소 전극 사이에는 제2 층간 절연막이 추가로 형성되어 있을 수 있다.The polysilicon layer is preferably located in the pixel portion in which an image is displayed and in which a plurality of pixels are arranged. In this case, the thin film transistor array panel may further include a gate line connected to the gate electrode, a pixel electrode connected to the source electrode and connected to the data line crossing the gate line and the drain electrode. A second interlayer insulating layer may be further formed between the drain electrode and the pixel electrode.

다결정 규소층은 다수의 구동 소자가 배치되어 있는 구동부에 위치할 수 있다.The polycrystalline silicon layer may be located in a driving unit in which a plurality of driving elements are disposed.

다결정 규소층은 구동부 및 상기 화소부에 각각 위치하며, 소스 영역 및 드레인 영역이 제1 및 제2 도전형의 불순물로 각각 도핑되어 있는 제1 및 제2 다결정 규소층을 포함할 수 있다.The polysilicon layer may include first and second polycrystalline silicon layers positioned in the driving unit and the pixel unit, respectively, wherein the source region and the drain region are doped with impurities of the first and second conductivity types, respectively.

이때, 불순물층은 제1 도전형으로 도핑되어 있으며, 제1 및 제2 다결정 규소층과 각각 중첩하는 제1 및 제2 불순물층을 포함하는 것이 바람직하다.In this case, the impurity layer is doped with a first conductivity type, and preferably includes first and second impurity layers overlapping the first and second polycrystalline silicon layers, respectively.

저농도 도핑 영역은 제1 또는 제2 다결정 규소층에 형성되어 있으며, 제1 또는 제2 도전형으로 도핑되어 있을 수 있는데, 제1 다결정 규소층에만 형성되어 있는 것이 바람직하다.The lightly doped region is formed in the first or second polycrystalline silicon layer and may be doped in the first or second conductive type, but is preferably formed only in the first polycrystalline silicon layer.

이때, 불순물층은 저농도 도핑 영역과 중첩하는 것이 바람직하다.At this time, the impurity layer preferably overlaps with the low concentration doped region.

본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서는, 절연 기판 위에 다결정 규소층을 형성하고, 다결정 규소층 위에 게이트 절연막을 적층한다. 이어. 게이트 절연막 상부에 불순물이 도핑된 규소층 및 금속막을 차례로 적 층하고 금속막 위에 감광막 패턴을 형성한다. 이어, 감광막 패턴을 마스크로 이용한 등방성 식각 공정으로 금속막을 패터닝하여 게이트 전극을 가지는 게이트선을 형성하고, 감광막 패턴을 마스크로 이용한 이방성 식각 공정으로 도핑된 규소층을 식각하여 불순물층을 형성한다. 다결정 규소층에 불순물층을 도핑 마스크로 도전형 불순물을 고농도로 도핑하여 소스 영역 및 드레인 영역을 형성하고 불순물이 도핑되지 않은 채널 영역을 정의한 다음, 게이트 전극을 마스크로 다결정 규소층을 도핑하여 채널 영역의 양쪽에 저농도 도핑 영역을 형성한다. 이어, 게이트선을 덮으며 소스 영역 및 드레인 영역을 드러내는 제1 및 제2 접촉구를 가지는 제1 층간 절연막을 형성하고, 제1 층간 절연막 위에 제1 접촉구를 통해 소스 영역과 연결되는 소스 전극을 가지는 데이터선과 제2 접촉구를 통해 드레인 영역과 연결되는 드레인 전극을 형성한다.In the method for manufacturing a thin film transistor array panel according to the embodiment of the present invention, a polycrystalline silicon layer is formed on an insulating substrate, and a gate insulating film is laminated on the polycrystalline silicon layer. Following. A silicon layer doped with an impurity and a metal film are sequentially stacked on the gate insulating film, and a photoresist pattern is formed on the metal film. Subsequently, a metal film is patterned by an isotropic etching process using the photoresist pattern as a mask to form a gate line having a gate electrode, and an impurity layer is formed by etching the doped silicon layer by an anisotropic etching process using the photoresist pattern as a mask. The dopant layer is heavily doped with an impurity layer in the polysilicon layer to form a source region and a drain region by defining a source region and a drain region, and the channel region is not doped with impurities, and then the doped polycrystalline silicon layer is masked with the gate electrode as a mask. To form a lightly doped region on both sides of the. Subsequently, a first interlayer insulating layer covering the gate line and exposing the source region and the drain region is formed, and a source electrode connected to the source region through the first contact hole is formed on the first interlayer insulating layer. The branch forms a drain electrode connected to the drain region through the data line and the second contact hole.

데이터선 및 드레인 전극을 덮으며 제3 접촉구를 가지는 제2 층간 절연막을 형성하고, 제2 층간 절연막 위에 제3 접촉구를 통하여 드레인 전극과 연결되는 화소 전극을 형성하는 공정을 추가하는 것이 바람직하다.It is preferable to add a step of forming a second interlayer insulating film covering the data line and the drain electrode and having a third contact hole, and forming a pixel electrode connected to the drain electrode through the third contact hole on the second interlayer insulating film. .

소스 영역 및 드레인 영역을 형성하는 단계는 PECVD 방법 또는 플라즈마 이머젼 방법을 이용하여 도전형 불순물을 고농도로 도핑하는 것이 바람직하다.In the forming of the source region and the drain region, it is preferable to dope the conductive impurities in a high concentration using a PECVD method or a plasma immersion method.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. DETAILED DESCRIPTION Embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.                     

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a portion of a layer, film, region, plate, etc. is said to be "on top" of another part, this includes not only when the other part is "right on" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.

그러면 도면을 참고로 하여 본 발명의 실시예에 따른 박막 트랜지스터 표시판에 대하여 도면을 참고로 하여 상세하게 설명한다.Next, a thin film transistor array panel according to an exemplary embodiment of the present invention will be described in detail with reference to the drawings.

도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에서 화소부의 구조를 도시한 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 화소부의 단면도이고, 도 3은 도 1의 박막 트랜지스터 표시판에서 PMOS와 NMOS를 가지는 CMOS 소자의 구조를 도시한 구동부의 단면도이다. 여기서, 화소부는 다수의 화소가 배치되어 있으며 화상이 표시되는 부분이며, 구동부는 신호선을 통하여 다수의 화소에 주사 신호 또는 데이터 신호를 전달하기 위해 PMOS, NMOS 또는 CMOS 등의 구동 소자가 배치되어 있는 부분이다. 1 is a layout view illustrating a structure of a pixel part in a thin film transistor array panel according to an exemplary embodiment of the present invention, and FIG. 2 is a cross-sectional view of the pixel part cut along the line II-II ′ of FIG. 1. 3 is a cross-sectional view of a driving unit showing a structure of a CMOS device having a PMOS and an NMOS in the thin film transistor array panel of FIG. 1. Herein, the pixel portion is a portion in which a plurality of pixels are arranged and an image is displayed, and the driving portion is a portion in which driving elements such as PMOS, NMOS, or CMOS are disposed to transfer scan signals or data signals to the plurality of pixels through signal lines. to be.

도 1 및 도 2에 도시한 바와 같이, 투명한 절연 기판(110) 위에 산화 규소 또는 질화 규소로 이루어진 차단층(111)이 형성되어 있고, 차단층(111) 위의 화소부에는 n형 불순물이 고농도로 도핑되어 있는 소스 영역(153d)과 드레인 영역(155d) 및 이들 사이에 위치하며 불순물이 도핑되지 않은 채널 영역(154d)이 포함된 박막 트랜지스터의 다결정 규소층(150d)이 형성되어 있다. 그리고 소스 영역 (153d)과 채널 영역(154d) 사이, 드레인 영역(155d)과 채널 영역(154d) 사이에는 n형 불순물이 저농도로 도핑되어 있는 저농도 도핑 영역(152d)이 각각 형성되어 있다. 또한, 도 3에서 보는 바와 같이 구동부에도 n형 및 p형 불순물이 고농도로 각각 도핑되어 있는 소스 영역(153n, 153p)과 드레인 영역(155n, 155p) 및 불순물이 도핑되지 않은 채널 영역(154n, 154p)이 각각 포함된 PMOS 및 NMOS를 포함하는 CMOS의 다결정 규소층(150n, 150p)이 각각 형성되어 있다. NMOS의 채널 영역(154n) 양쪽에는 저농도 도핑 영역(152n)이 형성되어 있다. 1 and 2, a blocking layer 111 made of silicon oxide or silicon nitride is formed on the transparent insulating substrate 110, and a high concentration of n-type impurities is formed in the pixel portion on the blocking layer 111. A polysilicon layer 150d of the thin film transistor including a source region 153d and a drain region 155d doped with a dopant and a channel region 154d without impurities, is formed. A low concentration doped region 152d is formed between the source region 153d and the channel region 154d and between the drain region 155d and the channel region 154d, where the n-type impurities are lightly doped. In addition, as shown in FIG. 3, the driving unit 153n and 153p and the drain region 155n and 155p in which the n-type and p-type impurities are heavily doped, respectively, and the channel regions 154n and 154p that are not doped with impurities are also shown in FIG. Are formed, respectively, of polycrystalline silicon layers 150n and 150p including a PMOS and an NMOS. Lightly doped regions 152n are formed at both sides of the channel region 154n of the NMOS.

다결정 규소층(150d, 150n, 150p)을 포함하는 기판(110) 위에는 게이트 절연막(140)이 형성되어 있다. The gate insulating layer 140 is formed on the substrate 110 including the polysilicon layers 150d, 150n, and 150p.

그리고, 화소부의 게이트 절연막(140) 상부에는 n형 불순물이 고농도로 도핑되어 있으며, 채널 영역(154d) 및 유지 용량 영역(157)과 각각 중첩하는 불순물층(161d, 163)이 각각 형성되어 있다. 또한, 구동부의 게이트 절연막(140) 상부에도 도 3에서 보는 바와 같이 NMOS 및 PMOS의 채널 영역(154n, 154p)과 중첩하는 불순물층(161n, 161p)이 형성되어 있다. 이때, 불순물층(161d, 161n, 161p, 163)은 저농도 도핑 영역(152n, 152d, 152p)의 상부까지 확장되어, 이들(152n, 152d, 152p)과 중첩하고 있다.The n-type impurity is heavily doped in the upper portion of the gate insulating layer 140 of the pixel portion, and impurity layers 161d and 163 overlapping the channel region 154d and the storage capacitor region 157 are formed, respectively. In addition, impurity layers 161n and 161p overlapping the channel regions 154n and 154p of the NMOS and PMOS are formed on the gate insulating layer 140 of the driving unit. At this time, the impurity layers 161d, 161n, 161p, and 163 extend to the upper portions of the lightly doped regions 152n, 152d, and 152p, and overlap with these 152n, 152d, and 152p.

그리고 화소부의 게이트 절연막(140) 위에는 일 방향으로 긴 게이트선(121)이 각각 형성되어 있고, 게이트선(121)의 일부가 연장되어 다결정 규소층(150d)의 채널 영역(154d)과 중첩되어 있으며, 중첩되는 게이트선(121)의 일부분은 박막 트랜지스터의 게이트 전극(124d)으로 사용된다. Gate lines 121 that extend in one direction are formed on the gate insulating layer 140 of the pixel portion, and a portion of the gate line 121 extends to overlap the channel region 154d of the polysilicon layer 150d. A portion of the overlapping gate line 121 is used as the gate electrode 124d of the thin film transistor.                     

또한, 화소부의 게이트 절연막(140) 상부에는 화소의 유지 용량을 증가시키기 위한 유지 전극선(131)이 게이트선(121)과 평행하며, 동일한 물질로 동일한 층에 형성되어 있다. 다결정 규소층(150)과 중첩하는 유지 전극선(131)의 일 부분은 유지 전극(133)이 되며, 유지 전극(133)과 중첩하는 다결정 규소층(150n)은 유지 전극 영역(157)이 되며, 유지 전극 영역(157)의 양쪽에도 저농도 도핑 영역(152d)이 각각 형성되어 있으며, 유지 전극 영역(157)의 한쪽에는 고농도 도핑 영역(158)이 위치한다. 게이트선(121)의 한쪽 끝 부분은 외부 회로와 연결하기 위해서 게이트선(121) 폭보다 넓게 형성할 수 있으며, 게이트 구동 회로의 출력단에 전기적으로 연결되어 있다.In addition, a storage electrode line 131 for increasing the storage capacitance of the pixel is parallel to the gate line 121 on the gate insulating layer 140 of the pixel portion, and is formed on the same layer using the same material. A portion of the storage electrode line 131 overlapping the polycrystalline silicon layer 150 becomes the storage electrode 133, and the polycrystalline silicon layer 150n overlapping the storage electrode 133 becomes the storage electrode region 157. Lightly doped regions 152d are formed on both sides of the sustain electrode region 157, and the heavily doped regions 158 are positioned on one side of the sustain electrode region 157. One end portion of the gate line 121 may be formed wider than the width of the gate line 121 to be connected to an external circuit, and is electrically connected to an output terminal of the gate driving circuit.

한편 구동부에서 게이트 절연막(140) 각각의 상부에는 PMOS 및 NMOS 소자의 게이트 전극(124n, 124p)이 각각 형성되어 반도체층(150n, 150p)의 채널 영역(154n, 154p)과 각각 중첩하고 하고 있다. On the other hand, the gate electrodes 124n and 124p of the PMOS and NMOS elements are formed on the gate insulating layer 140 in the driving unit, respectively, and overlap the channel regions 154n and 154p of the semiconductor layers 150n and 150p, respectively.

이때, 화소부와 구동부의 CMOS 소자에서 게이트 전극(124d, 124n) 및 유지 전극(133)보다 불순물층(161d, 163, 161n, 161p)은 넓은 폭은 가지며, 저농도 도핑 영역(152d, 152n)과 중첩한다.In this case, the impurity layers 161d, 163, 161n, and 161p have a wider width than the gate electrodes 124d, 124n and the storage electrode 133 in the CMOS elements of the pixel portion and the driver portion, and the lightly doped regions 152d, 152n and Overlap.

화소부 및 구동부에서 게이트선(121), 유지 전극선(131), 게이트 전극(124n, 124p)이 형성되어 있는 게이트 절연막(140) 및 반도체층(150d, 150n, 150p) 위에는 제1 층간 절연막(801)이 형성되어 있다. 제1 층간 절연막(801)은 소스 영역(153d, 153n, 153p)과 드레인 영역(155d, 155n, 155p)을 각각 노출하는 제1 및 제2 접촉구(143d, 143n, 143p, 145d, 145n, 145p)를 포함하고 있다. The first interlayer insulating layer 801 is disposed on the gate insulating layer 140 and the semiconductor layers 150d, 150n, and 150p in which the gate line 121, the storage electrode line 131, and the gate electrodes 124n and 124p are formed in the pixel portion and the driving portion. ) Is formed. The first interlayer insulating layer 801 has first and second contact holes 143d, 143n, 143p, 145d, 145n, and 145p exposing the source regions 153d, 153n, and 153p and the drain regions 155d, 155n, and 155p, respectively. ) Is included.                     

제1 층간 절연막(801) 위의 화소부에는 게이트선(121)과 교차하여 화소 영역을 정의하는 데이터선(171)이 형성되어 있다. 데이터선(171)의 일부분 또는 분지형 부분은 제1 접촉구(143d)를 통해 소스 영역(153d)과 연결되어 있으며 소스 영역(153d)과 연결되어 있는 부분은 박막 트랜지스터의 소스 전극(173d)으로 사용된다. 데이터선(171)의 한쪽 끝 부분은 외부 회로와 연결하기 위해서 데이터선(171) 폭보다 넓게 형성(도시하지 않음)할 수 있으며, 데이터 구동 회로의 출력단에 직접 연결될 수 있다. In the pixel portion on the first interlayer insulating layer 801, a data line 171 is formed to intersect the gate line 121 and define a pixel region. A portion or branched portion of the data line 171 is connected to the source region 153d through the first contact hole 143d, and the portion connected to the source region 153d is the source electrode 173d of the thin film transistor. Used. One end of the data line 171 may be formed wider than the width of the data line 171 to be connected to an external circuit (not shown), and may be directly connected to an output terminal of the data driving circuit.

그리고 데이터선(171)과 동일한 층의 화소부에는 소스 전극(173d)과 일정거리 떨어져 형성되어 있으며 제2 접촉구(145d)를 통해 드레인 영역(155d)과 연결되어 있는 드레인 전극(175d)이 형성되어 있다.In addition, a drain electrode 175d is formed in the pixel portion of the same layer as the data line 171 and is separated from the source electrode 173d and connected to the drain region 155d through the second contact hole 145d. It is.

제1 층간 절연막(801)의 구동부에는 NMOS 및 PMOS 소자의 소스 전극(173n, 173p)이 형성되어 접촉구(143n, 143p)를 통하여 소스 영역(153n, 153p)에 각각 연결되어 있으며, 채널 영역(154n, 154p)을 중심으로 소스 전극(173n, 173p)의 맞은편에는 접촉구(145n, 145p)를 통하여 드레인 영역(155n, 155p)에 각각 연결되어 있는 드레인 전극(175n, 175p)이 형성되어 있다. 이때, NMOS 소자의 드레인 전극(175n)은 PMOS 소자의 소스 전극(173p)과 연결되어 있으나, 각각의 구동 소자를 독립적으로 배치할 경우에는 NMOS 소자의 드레인 전극(175n)과 PMOS 소자의 소스 전극(173p)은 분리되어 있다. Source electrodes 173n and 173p of the NMOS and PMOS devices are formed in the driving unit of the first interlayer insulating layer 801 and are connected to the source regions 153n and 153p through the contact holes 143n and 143p, respectively. On the opposite sides of the source electrodes 173n and 173p around the 154n and 154p, drain electrodes 175n and 175p connected to the drain regions 155n and 155p, respectively, are formed through the contact holes 145n and 145p. . At this time, the drain electrode 175n of the NMOS device is connected to the source electrode 173p of the PMOS device, but when each driving device is disposed independently, the drain electrode 175n of the NMOS device and the source electrode of the PMOS device ( 173p) is separated.

소스 전극(173n, 173p), 드레인 전극(175n, 175d, 175p) 및 데이터선(171)을 포함하는 제1 층간 절연막(801) 위에 제2 층간 절연막(802)이 형성되어 있다. 화소부에서 제2 층간 절연막(802)은 드레인 전극(175)을 노출하는 제3 접촉구(185)를 가진다. The second interlayer insulating film 802 is formed on the first interlayer insulating film 801 including the source electrodes 173n and 173p, the drain electrodes 175n, 175d and 175p, and the data line 171. In the pixel portion, the second interlayer insulating layer 802 has a third contact hole 185 exposing the drain electrode 175.

화소부의 제2 층간 절연막(802) 위에는 제3 접촉구(185)를 통해 드레인 전극(175d)과 연결되어 있는 화소 전극(190)이 각각의 화소 영역에 형성되어 있다. The pixel electrode 190 connected to the drain electrode 175d through the third contact hole 185 is formed in each pixel area on the second interlayer insulating layer 802 of the pixel portion.

이상 기술한 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다.A method of manufacturing a thin film transistor array panel according to an exemplary embodiment of the present invention described above will be described in detail with reference to the accompanying drawings.

도 4, 도 9, 도 12, 도 21, 도 24 및 도 27은 각각 도 1 및 도 2에 도시한 박막 트랜지스터 표시판의 화소부를 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이고, 도 5는 도 4의 박막 트랜지스터 표시판을 V-V' 선을 따라 잘라 도시한 단면도이고, 도 6은 도 4 및 도 5의 제조 단계에서 구동부의 구조를 도시한 단면도이고, 도 7은 도 4의 박막 트랜지스터 표시판을 V-V' 선을 따라 잘라 도시한 단면도로서, 도 5의 다음 단계를 도시한 도면이고, 도 8은 도 6의 다음 단계를 도시한 구동부의 단면도이고, 도 10은 도 9의 박막 트랜지스터 표시판을 X-X' 선을 따라 잘라 도시한 단면도이고, 도 11은 도 8의 다음 단계를 도시한 구동부의 단면도이고, 도 13은 도 12의 박막 트랜지스터 표시판을 XIII-XIII' 선을 따라 잘라 도시한 단면도이고, 도 14는 도 11의 다음 단계를 도시한 구동부의 단면도이고, 도 15는 도 13의 다음 단계를 도시한 화소부의 단면도이고, 도 16은 도 14의 다음 단계를 도시한 구동부의 단면도이고, 도 17은 도 15의 다음 단계를 도시한 화소부의 단면도이고, 도 18은 도 16의 다음 단계를 도시한 구동부의 단면도이고, 도 19는 도 18의 다음 단계를 도시한 구동부의 단면도이고, 도 20은 본 발명의 다른 실시예에 따른 제조 방법에서 도 18의 다음 단계를 도시한 구동부의 단면도이고, 도 22는 도 21의 박막 트랜지스터 표시판을 XXII-XXII' 선을 따라 잘라 도시한 단면도로서, 도 17의 다음 단계를 도시한 도면이고, 도 23은 도 19의 다음 단계를 도시한 구동부의 단면도이고, 도 25는 도 24의 박막 트랜지스터 표시판을 XXV-XXV' 선을 따라 잘라 도시한 단면도이고, 도 26은 도 23의 다음 단계를 도시한 구동부의 단면도이고, 도 28은 도 27의 박막 트랜지스터 표시판을 XXVIII-XXVIII' 선을 따라 잘라 도시한 단면도이고, 도 29는 도 26의 다음 단계를 도시한 구동부의 단면도이다.4, 9, 12, 21, 24 and 27 are layout views at intermediate stages of a method of manufacturing the pixel portion of the thin film transistor array panel shown in FIGS. 1 and 2, respectively, according to an embodiment of the present invention. FIG. 5 is a cross-sectional view of the thin film transistor array panel of FIG. 4 taken along the line VV ′, and FIG. 6 is a cross-sectional view illustrating the structure of the driving unit in the manufacturing steps of FIGS. 4 and 5. FIG. 7 is a cross-sectional view of the thin film transistor array panel of FIG. 4 taken along a line VV ', illustrating a next step of FIG. 5, and FIG. 8 is a cross-sectional view of a driving unit showing the next step of FIG. 6. 10 is a cross-sectional view of the thin film transistor array panel of FIG. 9 taken along the line XX ', FIG. 11 is a cross-sectional view of the driving unit showing the next step of FIG. 8, and FIG. 13 is a XIII-XIII' view of the thin film transistor array panel of FIG. 12. Shown cut along the line FIG. 14 is a sectional view of the driving unit showing the next step of FIG. 11, FIG. 15 is a sectional view of the pixel unit showing the next step of FIG. 13, and FIG. 16 is a sectional view of the driving unit showing the next step of FIG. FIG. 17 is a cross-sectional view of the pixel unit showing the next step of FIG. 15, FIG. 18 is a cross-sectional view of the driving unit showing the next step of FIG. 16, FIG. 19 is a cross-sectional view of the driving unit showing the next step of FIG. 20 is a cross-sectional view of the driving unit showing the next step of FIG. 18 in the manufacturing method according to another exemplary embodiment of the present invention, and FIG. 22 is a cross-sectional view of the thin film transistor array panel of FIG. 21 taken along the line XXII-XXII '. FIG. 23 is a sectional view showing a next step of FIG. 17, and FIG. 23 is a sectional view of the driving unit showing a next step of FIG. 19, FIG. 25 is a sectional view of the thin film transistor array panel of FIG. 26 is next to FIG. 23 28 is a cross-sectional view of the thin film transistor array panel of FIG. 27 taken along the line XXVIII-XXVIII ', and FIG. 29 is a cross-sectional view of the driving unit illustrating the next step of FIG.

먼저 도 4 내지 도 6에 도시된 바와 같이, 투명한 절연 기판(110) 위에 차단층(111)을 형성한다. 이때 사용되는 투명 절연 기판(110)으로는 유리, 석영 또는 사파이어 등을 사용할 수 있으며, 차단층(111)은 산화 규소(SiO2) 또는 질화 규소(SiNx)를 증착하여 형성한다. 그리고 차단층(111) 위에 비정질 규소를 증착하여 비정질 규소막을 형성한다. First, as shown in FIGS. 4 to 6, the blocking layer 111 is formed on the transparent insulating substrate 110. In this case, glass, quartz, sapphire, or the like may be used as the transparent insulating substrate 110, and the blocking layer 111 is formed by depositing silicon oxide (SiO 2) or silicon nitride (SiN x). An amorphous silicon film is deposited on the blocking layer 111 to form an amorphous silicon film.

이후 비정질 규소막을 레이저 열처리(laser annealing), 노 열처리(furnace annealing) 또는 고상 결정화 공정을 통하여 비정질 규소를 결정화한 후 사진 식각 방법으로 패터닝하여 화소부 및 구동부에 다결정 규소층(150d, 150n, 150p)을 형성한다.After that, the amorphous silicon film is crystallized into amorphous silicon through laser annealing, furnace annealing, or solid crystallization, and then patterned by photolithography to form a polysilicon layer 150d, 150n, and 150p. To form.

이어 도 7 및 도 8에 도시한 바와 같이, 다결정 규소층(150d, 150n, 150p)이 형성되어 있는 기판(110) 상부에 질화 규소 또는 산화 규소의 절연 물질을 200-500Å 범위의 두께로 증착하여 게이트 절연막(140)을 형성한다. 그리고 게이트 절 연막(140)의 상부에 n형 불순물이 고농도로 도핑되어 있는 도핑된 규소층(160)을 500-1,000Å 범위의 두께로 형성하고, 이어, 알루미늄, 크롬, 몰리브덴 또는 이들의 합금으로 이루어진 단일막 또는 다층막을 증착하여 게이트용 금속막(120)을 형성한다. 이어, 게이트용 금속막(120) 위에 감광막을 형성하고 광마스크를 이용하여 사진 공정으로 감광막을 노광 및 현상하여 감광막 패턴(53, 54d, 54n, 54p)을 형성한다.7 and 8, an insulating material of silicon nitride or silicon oxide is deposited to have a thickness in the range of 200 to 500 kV over the substrate 110 on which the polycrystalline silicon layers 150d, 150n, and 150p are formed. The gate insulating layer 140 is formed. Then, a doped silicon layer 160 doped with a high concentration of n-type impurities on the gate insulation layer 140 is formed to a thickness in the range of 500 to 1,000 mW, and then aluminum, chromium, molybdenum, or an alloy thereof. The gate metal film 120 is formed by depositing a single film or a multilayer film. Subsequently, a photoresist film is formed on the gate metal film 120, and the photoresist film is exposed and developed by a photo process using a photomask to form photoresist patterns 53, 54d, 54n, and 54p.

이때, 게이트용 금속막(120)은 물리적 성질이 다른 두 개의 막을 포함하는 것이 바람직하다. 하나의 막은 게이트 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금[보기: 알루미늄-네오디뮴(AlNd) 합금] 등 알루미늄 계열의 금속으로 이루어진다. 이와는 달리, 다른 막은 다른 물질, 특히 IZO(indium zinc oxide) 또는 ITO(indium tin oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질 , 이를테면 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금], 크롬(Cr) 등으로 이루어진다. 하나의 예로 알루미늄-네오디뮴(AlNd)의 도전막은 알루미늄에 대해서 모두 측면 경사를 주면서 식각할 수 있는 알루미늄 식각액인 CH3COOH(8-15%)/HNO3(5-8%)/H3PO4(50-60%)/H2O(나머지)를 사용한 습식 식각으로 진행할 수 있다. 이러한 식각액은 몰리브덴-텅스텐(MoW)의 도전막에 대해서도 동일한 식각 조건에서 측면 경사를 주면서 식각할 수 있어, 두 도전막을 연속하여 측면 경사를 주면서 식각할 수 있다.In this case, the gate metal film 120 preferably includes two films having different physical properties. One film is made of a low resistivity metal such as aluminum (Al) or an aluminum alloy (eg aluminum-neodymium (AlNd) alloy) to reduce the delay or voltage drop of the gate signal. . In contrast, other membranes have excellent physical, chemical and electrical contact properties with other materials, particularly indium zinc oxide (IZO) or indium tin oxide (ITO), such as molybdenum (Mo) and molybdenum alloys (eg, molybdenum-tungsten (MoW). ) Alloy], and chromium (Cr). For example, aluminum-neodymium (AlNd) conductive film is CH3COOH (8-15%) / HNO3 (5-8%) / H3PO4 (50-60%), which is an aluminum etchant that can be etched while giving a side slope to all aluminum. Proceed by wet etching with / H 2 O (rest). Such an etchant can be etched with respect to the conductive film of molybdenum-tungsten (MoW) while giving the side inclination under the same etching conditions, so that the two conductive films can be etched while continuously giving the side inclination.

다음 도 9 내지 도 11에 도시한 바와 같이, 감광막 패턴(53, 54d, 54n, 54p)을 마스크로 게이트 금속막(120)을 등방성 식각 조건으로 0.5-1.0㎛ 정도 언더 컷이 발생하도록 패터닝하여 화소부에 게이트 전극(124d)을 가지는 게이트선(121) 및 유지 전극(133)을 가지는 유지 전극선(131)을 형성하고, 구동부에 NMOS 소자의 게이트 전극(124n)을 형성하고, PMOS 소자 영역에는 반도체층(150p) 상부에 도전체 패턴(124)을 남긴다. 이때, 도전체 패턴(124)은 반도체층(150p)을 완전히 덮어야 한다.Next, as shown in FIGS. 9 to 11, the gate metal layer 120 is patterned using the photoresist patterns 53, 54d, 54n, and 54p as a mask to undercut about 0.5-1.0 μm under isotropic etching conditions. A gate line 121 having a gate electrode 124d and a storage electrode line 131 having a storage electrode 133 are formed in a portion, a gate electrode 124n of an NMOS element is formed in a driving portion, and a semiconductor is formed in a PMOS element region. The conductor pattern 124 is left over the layer 150p. In this case, the conductor pattern 124 should completely cover the semiconductor layer 150p.

게이트선(121) 및 유지 전극선(131)의 절단면 측벽은 이후에 형성되는 상부층과의 밀착성을 증가시키기 위해서 경사지도록 형성하는 것이 바람직하다. The sidewalls of the cut surfaces of the gate line 121 and the storage electrode line 131 are preferably formed to be inclined to increase adhesion to the upper layer formed later.

이어 도 12 내지 도 14에 도시한 바와 같이, 감광막 패턴(53, 54d, 54n, 54p)을 식각 마스크로 도핑된 규소층(160)을 이방성 식각으로 차례로 패터닝하여 게이트 전극(124d, 124n) 및 유지 전극(133)과 도전체 패턴(124)의 폭보다 조금 넓은 폭을 가지는 불순물층(161d, 163, 161p, 161n)을 형성한다. 이때, 게이트 절연막(140) 및 불순물층(161d, 163, 161p, 161n)은 다결정 규소층(150d, 150n, 150p)과 게이트 전극(124d, 124n, 124p) 및 유지 전극(133)의 사이에 각각 위치하여 다결정 규소층(150d, 150n, 150p)과 게이트 전극(124d, 124n, 124p) 및 유지 전극(133)을 각각 절연시키는 역할을 하며, 불순물층(161d, 163, 161n)은 후술하는 소스 영역 및 드레인 영역을 형성하기 위한 도전형 불순물을 도핑할 경우 이온 주입 마스크의 역할도 한다.12 to 14, the silicon layers 160 doped with the photoresist patterns 53, 54d, 54n, and 54p with an etch mask are sequentially patterned in anisotropic etching to maintain the gate electrodes 124d, 124n, and the sustain electrodes. Impurity layers 161d, 163, 161p, and 161n having a width slightly wider than that of electrode 133 and conductor pattern 124 are formed. In this case, the gate insulating layer 140 and the impurity layers 161d, 163, 161p, and 161n are respectively disposed between the polycrystalline silicon layers 150d, 150n, 150p, the gate electrodes 124d, 124n, 124p, and the sustain electrode 133. Position to insulate the polycrystalline silicon layers 150d, 150n, and 150p, the gate electrodes 124d, 124n, and 124p, and the storage electrode 133, respectively, and the impurity layers 161d, 163, and 161n will be described later. And when doping a conductive impurity for forming a drain region, also serves as an ion implantation mask.

다음으로 도 15 및 도 16에 도시한 바와 같이, 감광막 패턴(53, 54d, 54n, 54p)을 제거한 후 불순물층(161d, 163, 161p, 161n)을 도핑 마스크로 이용하여 PECVD(plasma enhanced chemical vapor deposition) 방법 또는 플라즈마 이머젼(plasma immersion) 방법을 이용하여 3~40eV의 저에너지로 n형 불순물 이온을 고농도로 도핑하여 화소부와 구동부의 반도체층(105d, 150n)에 소스 영역(153d, 153n)과 드레인 영역(155d, 155n) 및 채널 영역(154d, 154n)을 형성한다. 이때, 채널 영역(154d, 154n)은 게이트 전극(124d, 124n) 아래에 위치한 다결정 규소층(150d, 150n)으로 불순물이 도핑되지 않으며 소스 영역(153n, 153d)과 드레인 영역(155n, 155d)을 분리하며, 유지 전극 영역(157) 및 고농도 도핑 영역(158)도 형성된다.Next, as shown in FIGS. 15 and 16, after removing the photoresist patterns 53, 54d, 54n, and 54p, the impurity layers 161d, 163, 161p, and 161n are used as the doping masks and then plasma enhanced chemical vapor (PECVD) is used. By doping the n-type impurity ions at high concentration with a low energy of 3 to 40 eV by using a deposition method or a plasma immersion method, the source regions 153d and 153n and the semiconductor regions 105d and 150n of the pixel portion and the driving portion are formed. Drain regions 155d and 155n and channel regions 154d and 154n are formed. In this case, the channel regions 154d and 154n may be doped with polycrystalline silicon layers 150d and 150n disposed under the gate electrodes 124d and 124n, and may not be doped with impurities. The source regions 153n and 153d and the drain regions 155n and 155d may be formed. Separately, sustain electrode region 157 and heavily doped region 158 are also formed.

그리고 도 17 및 도 18에 도시한 바와 같이, 게이트 전극(124d, 124n) 및 유지 전극(133)을 도핑 마스크로 이용하고 고에너지를 사용하여 n형 도전형 불순물을 스캐닝 설비 또는 이온빔 설비를 이용하여 저농도로 도핑하여 저농도 도핑 영역(152d, 152n)을 형성한다. 17 and 18, the gate electrodes 124d and 124n and the sustain electrode 133 are used as doping masks, and high-energy is used to n-type conductive impurities using scanning equipment or ion beam equipment. Lightly doped to form lightly doped regions 152d and 152n.

이러한 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에서는 게이트 전극을 패터닝하기 위한 감광막 패턴을 이용하여 도핑 마스크인 불순물층을 형성한다. 별도의 사진 식각 공정을 추가하지 않고 이러한 불순물층을 저농도 도핑 영역과 소스 영역 및 드레인 영역을 정의하기 위한 도핑 마스크로 이용함으로서 제조 공정을 단순할 수 있고, 이를 통하여 제조 비용을 최소화할 수 있다. 또한, 동일한 사진 식각 공정에서 언더 컷 구조로 패터닝하여 게이트 전극(124d, 124n)과 불순물층(161d, 161n)을 형성함으로써 저농도 도핑 영역(152d, 152n)의 폭을 균일하고 용이하게 조절할 수 있다. 또한, 불순물층(161n, 161d)은 게이트 절연막(140)과 동일하게 규소로 이루어져 있어, 소스 영역(153n, 153d)과 드레인 영역(155n, 155d) 및 저농도 도핑 영역(152n, 152d)을 형성할 때 도핑 에너지를 조절하여 선택적인 도핑을 용이하게 실시할 수 있다. In the thin film transistor array panel and the method of manufacturing the same according to the embodiment of the present invention, an impurity layer, which is a doping mask, is formed using a photoresist pattern for patterning a gate electrode. By using such an impurity layer as a doping mask for defining a low concentration doped region, a source region and a drain region without adding a separate photolithography process, the manufacturing process may be simplified, and thus manufacturing cost may be minimized. In addition, the widths of the lightly doped regions 152d and 152n can be uniformly and easily adjusted by patterning the undercut structures in the same photolithography process to form the gate electrodes 124d and 124n and the impurity layers 161d and 161n. In addition, the impurity layers 161n and 161d are made of silicon in the same manner as the gate insulating layer 140 to form the source regions 153n and 153d, the drain regions 155n and 155d, and the lightly doped regions 152n and 152d. When doping energy is adjusted, selective doping can be easily performed.

또한, 이러한 본 실시예에 따른 제조 방법에서는 불순물층(161d, 161n, 161p, 163)을 형성함으로써, 저농도 도핑 영역(152d, 152n)을 형성하는 공정을 생략할 수 있다.In the manufacturing method according to the present exemplary embodiment, the steps of forming the lightly doped regions 152d and 152n may be omitted by forming the impurity layers 161d, 161n, 161p and 163.

이때, PMOS 소자 영역의 반도체층(150p)에는 그 상부에 반도체층(150p)보다 넓은 폭을 가지는 게이트 절연막 패턴(140p) 및 도전체 패턴(124)이 형성되어 있어, n형의 불순물을 주입되지 않는다. At this time, the gate insulating layer pattern 140p and the conductor pattern 124 having a width larger than that of the semiconductor layer 150p are formed on the semiconductor layer 150p in the PMOS device region, whereby n-type impurities are not implanted. Do not.

이어, 도 19에서 보는 바와 같이, 기판(110)의 상부에 감광막을 형성하고 광마스크를 이용한 사진 공정으로 감광막을 노광 및 현상하여 감광막 패턴(64p, 64d)을 형성한 다음, 감광막 패턴(64p, 64d)을 식각 마스크로 도전체 패턴(124)을 식각하여 PMOS 소자의 게이트 전극(124p)을 형성한다. 이어, 감광막 패턴(64p, 64d)을 제거하거나 그대로 둔 상태에서 감광막 패턴(64p, 64d) 또는 게이트 전극(124p)을 식각 마스크로 사용하여 드러난 불순물층(161p)을 식각하여 PMOS 소자의 반도체층(150p) 일부를 드러낸 다음, 감광막 패턴(64p, 64d) 또는 게이트 전극(124p)을 이온 주입 식각 마스크로 사용하여 PECVD(plasma enhanced chemical vapor deposition) 방법 또는 플라즈마 이머젼(plasma immersion) 방법을 이용하여 3~40eV의 저에너지로 p형 불순물 이온을 고농도로 도핑하여 구동부의 PMOS 소자의 반도체층(150p)에 소스 영역(153p)과 드레인 영역(155p)을 형성하고, 채널 영역(154p)을 정의한다. 이때, 감광막 패턴(64p)은 NMOS 영역과 화소부도 함께 덮는 다.Subsequently, as shown in FIG. 19, a photoresist film is formed on the substrate 110, and the photoresist film is exposed and developed by a photo process using a photomask to form the photoresist patterns 64p and 64d, and then the photoresist patterns 64p, The conductor pattern 124 is etched using the etching mask 64d to form the gate electrode 124p of the PMOS device. Subsequently, the photoresist patterns 64p and 64d are removed or left intact, and the impurity layer 161p exposed by using the photoresist patterns 64p and 64d or the gate electrode 124p as an etching mask is etched to form a semiconductor layer of the PMOS device ( 150p) is exposed, and then the photoresist pattern 64p or 64d or the gate electrode 124p is used as a ion implantation etching mask, and then a plasma enhanced chemical vapor deposition (PECVD) method or a plasma immersion method is used. P-type impurity ions are heavily doped with a low energy of 40 eV to form a source region 153p and a drain region 155p in the semiconductor layer 150p of the PMOS device of the driver, and define a channel region 154p. At this time, the photoresist pattern 64p also covers the NMOS region and the pixel portion.

본 발명의 다른 실시예에서는 도 20에서 보는 바와 같이 PMOS 소자의 게이트 전극(124p)도 NMOS 소자의 게이트 전극(124n)과 동일하게 감광막 패턴(64p)의 하부까지 식각하여 언더 컷이 발생하도록 패터닝하고, p형 불순물을 저농도로 도핑하여 PMOS 소자의 반도체층(150p)에 NMOS 소자와 유사하게 저농도 영역(152p)을 형성할 수도 있다. In another exemplary embodiment of the present invention, as shown in FIG. 20, the gate electrode 124p of the PMOS device is also etched to the lower portion of the photosensitive film pattern 64p in the same manner as the gate electrode 124n of the NMOS device, thereby patterning the undercut. The low concentration region 152p may be formed in the semiconductor layer 150p of the PMOS device by similarly doping the p-type impurity at low concentration.

다음 도 21 내지 도 23에 도시한 바와 같이, 다결정 규소층(150d, 150n, 150p)을 덮도록 기판(110) 전면 상부에 절연 물질을 적층하여 제1층간 절연막(801)을 형성한다. 이후 제1 층간 절연막(801)을 마스크를 이용한 사진 식각 공정으로 패터닝하여 소스 영역(153d, 153n, 153p)과 드레인 영역(155d, 155n, 155p)을 노출하는 제1 접촉구(143d, 143n, 143p) 및 제2 접촉구(145d, 145n, 145p)를 형성한다.Next, as shown in FIGS. 21 to 23, an insulating material is stacked on the entire surface of the substrate 110 to cover the polycrystalline silicon layers 150d, 150n, and 150p to form a first interlayer insulating film 801. Afterwards, the first interlayer insulating layer 801 is patterned by a photolithography process using a mask to expose the first contact holes 143d, 143n, and 143p exposing the source regions 153d, 153n, and 153p and the drain regions 155d, 155n, and 155p. ) And second contact holes 145d, 145n, and 145p.

이어, 도 24 내지 도 26에 도시한 바와 같이, 제1 층간 절연막(801) 위에 데이터용 금속막을 형성한 후 마스크를 이용한 사진 식각 공정으로 패터닝하여 데이터 선(171)과 드레인 전극(175d, 175b, 175p)과 소스 전극(173d, 173n, 173p)을 형성한다. 소스 전극(173d, 173n, 173p)은 제1 접촉구(143d, 143n, 143p)를 통해 소스 영역(153d, 153n, 153p)과 각각 연결하고, 드레인 전극(175d, 175b, 175p)은 제2 접촉구(145d, 145n, 145p)를 통해 드레인 영역(155d, 155n, 155p)과 각각 연결한다. Next, as illustrated in FIGS. 24 to 26, a data metal film is formed on the first interlayer insulating film 801 and patterned by a photolithography process using a mask to form the data line 171 and the drain electrodes 175d, 175b, 175p) and source electrodes 173d, 173n, and 173p. The source electrodes 173d, 173n, and 173p are connected to the source regions 153d, 153n, and 153p through the first contact holes 143d, 143n, and 143p, and the drain electrodes 175d, 175b, and 175p respectively contact the second contacts. It is connected to drain regions 155d, 155n, and 155p through spheres 145d, 145n, and 145p, respectively.

데이터선(171)은 알루미늄 또는 알루미늄 합금과 같은 알루미늄 함유 금속 또는 몰리브덴 또는 몰리브덴 합금의 단일층이나 알루미늄 합금층과 크롬(Cr)이나 몰리브덴(Mo) 합금층 등으로 이루어지는 복수층의 도전 물질을 증착하여 데이터용 금속막을 형성한 후 패터닝하여 형성한다. 이때, 데이터용 금속막도 게이트용 금속막과 동일한 도전 물질 및 식각 방법으로 패터닝할 수 있으며, 데이터선(171) 및 드레인 전극(175d, 175n, 175p)의 절단면은 상부층과의 밀착성을 위해서 일정한 경사를 가지는 테이퍼 구조로 형성하는 것이 바람직하다. The data line 171 is formed by depositing a plurality of conductive materials including a single layer of an aluminum-containing metal such as aluminum or an aluminum alloy, molybdenum or molybdenum alloy, an aluminum alloy layer, and a chromium (Cr) or molybdenum (Mo) alloy layer. The metal film for data is formed and then patterned. In this case, the data metal film may be patterned using the same conductive material and etching method as the gate metal film, and the cut surfaces of the data line 171 and the drain electrodes 175d, 175n, and 175p are inclined at a constant angle for adhesion to the upper layer. It is preferable to form a tapered structure having a.

도 27 내지 도 29에 도시한 바와 같이, 데이터선(171) 및 드레인 전극(175)을 포함하여 제1 층간 절연막(801) 위에 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질 또는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등을 적층하여 제2 층간 절연막(802)을 형성한다. 이후 제2 층간 절연막(802)을 마스크를 이용한 사진 식각 공정으로 패터닝하여 화소부의 드레인 전극(175d)을 노출하는 제3 접촉구(185)를 형성한다. 27 to 29, an organic material or plasma chemical vapor phase having excellent planarization characteristics and photosensitivity on the first interlayer insulating layer 801 including the data line 171 and the drain electrode 175. A low dielectric constant insulating material such as a-Si: C: O, a-Si: O: F, or the like formed by plasma enhanced chemical vapor deposition (PECVD) is laminated to form a second interlayer insulating film 802. Thereafter, the second interlayer insulating layer 802 is patterned by a photolithography process using a mask to form a third contact hole 185 exposing the drain electrode 175d of the pixel portion.

도 1 내지 도 3에 도시한 바와 같이, 제3 접촉구(143) 내부를 포함하는 제2 층간 절연막(602) 위에 투명한 물질인 ITO(indium tin oxide), IZO(indium zinc oxide) 등을 증착한 다음 이를 패터닝하여 화소 전극(190)과 다수의 신호선을 전기적으로 연결하기 위한 연결 부재(도시하지 않음)를 형성한다. 화소 전극(190)은 제3 접촉구(185)를 통해 드레인 전극(175d)과 연결한다. 접촉 보조 부재는 제1 및 2 층간 절연층(801, 802)에 걸쳐 형성되어 있는 제4 접촉구(도시하지 않음), 제1 및 제2층간 절연층(801, 802)과 게이트 절연막(140)에 걸쳐 형성되어 있는 제5 접촉구(도시하지 않음)를 통해 각각 데이터선(171) 및 게이트선(121)에 전기적으로 연결되어 있는 연결부와 연결한다. 1 to 3, an indium tin oxide (ITO), an indium zinc oxide (IZO), and the like, which are transparent materials, are deposited on the second interlayer insulating layer 602 including the inside of the third contact hole 143. This is then patterned to form a connection member (not shown) for electrically connecting the pixel electrode 190 and the plurality of signal lines. The pixel electrode 190 is connected to the drain electrode 175d through the third contact hole 185. The contact auxiliary member may include a fourth contact hole (not shown) formed over the first and second interlayer insulating layers 801 and 802, the first and second interlayer insulating layers 801 and 802, and the gate insulating layer 140. A fifth contact hole (not shown) is formed to connect to a connection part electrically connected to the data line 171 and the gate line 121, respectively.

이상에서 설명한 바와 같이 본 발명에 따르면 불순물이 도핑된 규소로 이루어진 불순물층을 게이트 전극의 하부에 추가함으로써 박막 트랜지스터의 오프 전류를 조절할 수 있으며, 저농도 도핑 영역을 불순물층과 중첩하여 배치함으로써 박막 트랜지스터의 특성을 안정적으로 확보할 수 있다.As described above, according to the present invention, by adding an impurity layer made of silicon doped with impurities to the lower portion of the gate electrode, the off current of the thin film transistor can be controlled, and the low concentration doped region overlaps with the impurity layer to Characteristics can be secured stably.

또한, 사진 식각 공정 없이 저농도 도핑 영역과 소스 영역 및 드레인 영역을 정의하는 도핑 마스크로 불순물층을 형성함으로써 제조 공정을 단순화할 수 있고, 이를 통하여 제조 비용을 최소화할 수 있다.In addition, by forming an impurity layer with a doping mask defining a lightly doped region and a source region and a drain region without a photolithography process, it is possible to simplify the manufacturing process, thereby minimizing the manufacturing cost.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

Claims (13)

화소부와 구동부를 가지는 절연 기판,An insulating substrate having a pixel portion and a driving portion, 상기 절연 기판 위에 형성되어 있으며, 소스 영역 및 드레인 영역, 채널 영역 및 저농도 도핑 영역을 가지는 다결정 규소층, A polycrystalline silicon layer formed on the insulating substrate and having a source region and a drain region, a channel region, and a lightly doped region; 상기 다결정 규소층을 덮는 게이트 절연막,A gate insulating film covering the polycrystalline silicon layer, 상기 게이트 절연막을 사이에 두고 상기 채널 영역과 중첩하고 있으며, 불순물이 도핑되어 있는 규소를 포함하는 불순물층, An impurity layer overlapping the channel region with the gate insulating layer interposed therebetween, and including an impurity doped silicon; 상기 불순물층 상부에 형성되어 있는 게이트 전극,A gate electrode formed on the impurity layer, 상기 게이트 전극을 덮고 있으며 각각 상기 소스 영역 및 상기 드레인 영역을 노출하는 제1 및 제2 접촉구를 가지는 제1 층간 절연막, A first interlayer insulating layer covering the gate electrode and having first and second contact holes exposing the source region and the drain region, respectively; 상기 제1 층간 절연막 위에 형성되어 있으며, 상기 제1 접촉구를 통해 상기 소스 영역과 연결되는 소스 전극,A source electrode formed on the first interlayer insulating layer and connected to the source region through the first contact hole; 상기 제1 층간 절연막 위에 형성되며 상기 제2 접촉구를 통해 상기 드레인 영역과 연결되는 드레인 전극A drain electrode formed on the first interlayer insulating layer and connected to the drain region through the second contact hole. 을 포함하는 박막 트랜지스터 표시판.Thin film transistor array panel comprising a. 제1항에서,In claim 1, 상기 다결정 규소층은 상기 화소부에 위치하는 박막 트랜지스터 표시판,The polysilicon layer is a thin film transistor array panel positioned in the pixel portion, 제2항에서,In claim 2, 상기 게이트 전극에 연결되어 있는 게이트선,A gate line connected to the gate electrode, 상기 소스 전극에 연결되어 있으며 상기 게이트선과 교차하는 데이터선,A data line connected to the source electrode and crossing the gate line; 상기 드레인 전극에 연결되어 있는 화소 전극을 더 포함하는 박막 트랜지스터 표시판.The thin film transistor array panel of claim 1, further comprising a pixel electrode connected to the drain electrode. 제3항에서,In claim 3, 상기 드레인 전극과 상기 화소 전극 사이에 형성되어 있는 제2 층간 절연막을 더 포함하는 박막 트랜지스터 표시판.And a second interlayer insulating layer formed between the drain electrode and the pixel electrode. 제1항에서,In claim 1, 상기 다결정 규소층은 상기 구동부에 위치하는 박막 트랜지스터 표시판.The polycrystalline silicon layer is positioned in the driving unit. 제1항에서,In claim 1, 상기 다결정 규소층은 상기 구동부 및 상기 화소부에 각각 위치하며, 상기 소스 영역 및 드레인 영역이 제1 및 제2 도전형의 불순물로 각각 도핑되어 있는 제1 및 제2 다결정 규소층을 포함하는 박막 트랜지스터 표시판.The polycrystalline silicon layer is a thin film transistor positioned in the driving unit and the pixel unit, respectively, and including a first and a second polycrystalline silicon layer doped with source and drain regions of first and second conductivity type impurities, respectively. Display panel. 제6항에서,In claim 6, 상기 불순물층은 상기 제1 도전형으로 도핑되어 있으며, 상기 제1 및 제2 다 결정 규소층과 각각 중첩하는 제1 및 제2 불순물층을 포함하는 박막 트랜지스터 표시판.The impurity layer is doped with the first conductivity type and includes a first and second impurity layers overlapping the first and second polycrystalline silicon layers, respectively. 제7항에서,In claim 7, 상기 저농도 도핑 영역은 상기 제1 또는 제2 다결정 규소층에 형성되어 있으며, 상기 제1 또는 제2 도전형으로 도핑되어 있는 박막 트랜지스터 표시판.The lightly doped region is formed in the first or second polycrystalline silicon layer and is doped with the first or second conductive type. 제8항에서,In claim 8, 상기 저농도 도핑 영역은 상기 제1 다결정 규소층에만 형성되어 있는 박막 트랜지스터 표시판.And the lightly doped region is formed only in the first polycrystalline silicon layer. 제6항에서,In claim 6, 상기 불순물층은 상기 저농도 도핑 영역과 중첩하는 박막 트랜지스터 표시판.The impurity layer overlaps the lightly doped region. 절연 기판 위에 다결정 규소층을 형성하는 단계;Forming a polycrystalline silicon layer on the insulating substrate; 상기 다결정 규소층 위에 게이트 절연막을 적층하는 단계;Depositing a gate insulating film on the polycrystalline silicon layer; 상기 게이트 절연막 상부에 불순물이 도핑된 규소층을 적층하는 단계,Stacking a silicon layer doped with an impurity on the gate insulating layer; 상기 도핑된 규소층 상부에 금속막을 적층하는 단계;Depositing a metal film on the doped silicon layer; 상기 금속막 위에 감광막 패턴을 형성하는 단계;Forming a photoresist pattern on the metal film; 상기 감광막 패턴을 마스크로 이용한 등방성 식각 공정으로 상기 금속막을 패터닝하여 게이트 전극을 가지는 게이트선을 형성하는 단계;Forming a gate line having a gate electrode by patterning the metal layer by an isotropic etching process using the photoresist pattern as a mask; 상기 감광막 패턴을 마스크로 이용한 이방성 식각 공정으로 상기 도핑된 규소층을 식각하여 불순물층을 형성하는 단계;Etching the doped silicon layer using an anisotropic etching process using the photoresist pattern as a mask to form an impurity layer; 상기 다결정 규소층에 상기 불순물층을 도핑 마스크로 도전형 불순물을 고농도로 도핑하여 소스 영역 및 드레인 영역을 형성하고 불순물이 도핑되지 않은 채널 영역을 정의하는 단계;Doping the polycrystalline silicon layer with a high concentration of conductive impurities with a doping mask to form a source region and a drain region, and defining a channel region in which the impurities are not doped; 상기 게이트 전극을 마스크로 상기 다결정 규소층을 도핑하여 상기 채널 영역의 양쪽에 저농도 도핑 영역을 형성하는 단계;Doping the polycrystalline silicon layer with the gate electrode as a mask to form a lightly doped region on both sides of the channel region; 상기 게이트선을 덮으며 상기 소스 영역 및 드레인 영역을 드러내는 제1 및 제2 접촉구를 가지는 제1 층간 절연막을 형성하는 단계;Forming a first interlayer insulating layer covering the gate line and having first and second contact holes exposing the source region and the drain region; 상기 제1 층간 절연막 위에 상기 제1 접촉구를 통해 상기 소스 영역과 연결되는 소스 전극을 가지는 데이터선과 상기 제2 접촉구를 통해 상기 드레인 영역과 연결되는 드레인 전극을 형성하는 단계Forming a data line having a source electrode connected to the source region through the first contact hole and a drain electrode connected to the drain region through the second contact hole on the first interlayer insulating layer; 를 포함하는 박막 트랜지스터 표시판의 제조 방법.Method of manufacturing a thin film transistor array panel comprising a. 제11항에서,In claim 11, 상기 데이터선 및 드레인 전극을 덮으며 제3 접촉구를 가지는 제2 층간 절연막을 형성하는 단계;Forming a second interlayer insulating layer covering the data line and the drain electrode and having a third contact hole; 상기 제2 층간 절연막 위에 상기 제3 접촉구를 통하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.And forming a pixel electrode connected to the drain electrode through the third contact hole on the second interlayer insulating layer. 제11항에서,In claim 11, 상기 소스 영역 및 드레인 영역을 형성하는 단계는 PECVD 방법 또는 플라즈마 이머젼 방법을 이용하여 도전형 불순물을 고농도로 도핑하는 박막 트랜지스터 표시판의 제조 방법. The forming of the source region and the drain region may be performed by using a PECVD method or a plasma immersion method.
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