KR20060024763A - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것이다. 본 발명에 따르면, 반도체 층(2)은 레이저 펄스(6)의 조사에 의해 기판(1)으로부터 분리되고, 상기 레이저 펄스(6)의 펄스 지속시간은 10ns보다 작거나 같다. 상기 레이저 펄스(6)는 입체적인 빔 프로파일(7)을 가지며, 상기 반도체 층(2)과 상기 기판(1)의 분리시에 상기 반도체 층(2) 내에서 열적으로 유도된 측방 응력에 의해 균열이 생성되지 않을 정도로 상기 빔 프로파일(7)의 측면 경사도가 작게 선택된다.

Description

반도체 소자 제조 방법{METHOD FOR PRODUCING A SEMICONDUCTOR COMPONENT}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 이 방법에서 반도체 층이 레이저 빔 조사(irradiation)에 의해 기판으로부터 분리된다.
이와 같은 유형의 방법은 예컨대 GaN을 기반으로 하는 무(無)기판 광방출다이오드(발광다이오드)의 제조시 사용된다. 이러한 소자들은 반도체 바디 및 캐리어 부품을 가지며, 상기 캐리어 부품 위에 반도체 바디가 부착된다. 반도체 바디 제조를 위해서는 우선 반도체 층이 적합한 기판 위에서 제조되고 나서 캐리어와 연결된 후, 기판으로부터 반도체 층이 분리된다. 캐리어 위에 배치된 반도체 층과 캐리어를 예컨대 소잉(sawing)에 의해 잘라내어 다수의 반도체 바디를 제조하고, 이렇게 제조된 다수의 반도체 바디가 적합한 캐리어 부품 위에 각각 부착된다. 여기서는 반도체 층 제조를 위해 사용되는 기판이 반도체 층으로부터 제거되고 반도체 소자 내 캐리어 또는 캐리어 부품으로서 동시에 사용되지 않는다는 사실이 중요하다.
이와 같은 유형의 제조 방법은 기판 및 캐리어용으로 다양한 재료들이 사용된다는 장점이 있다. 이를 위해서, 한편으로는 반도체 층 제조를 위한 상이한 요구조건들 그리고 다른 한편으로는 동작 조건들에 맞추어 개별 재료들을 서로 관련 성 없이 적응시킬 수 있다. 따라서 캐리어는 반도체 층 제조를 위한 기판에 대한 요구조건과 상관없이 기계적, 열적 그리고 광학적 특성에 맞게 선택될 수 있다.
특히 반도체층의 에피택셜(epitaxial) 제조는 에피택셜 기판에 대한 수많은 특수 요구들을 제기한다. 예컨대 기판 및 기판 위에 제공되는 반도체 층의 격자 상수(lattice constant)가 서로 매칭되어야 한다. 또한, 기판은 에피택셜 조건, 특히 1000℃ 이상의 온도를 견뎌내야 하고, 관련 반도체 재료의 가급적 균질한 층의 에피택셜한 증대(accretion) 및 성장(growth)을 위해 적합해야 한다.
이와 반대로, 반도체 바디의 추가 가공 및 작동을 위해서는 광전자 소자에서의 광 투과율 및 전기·열 전도율과 같은 캐리어의 또 다른 특성들이 중요하다. 따라서 에피택셜 기판을 위해 적합한 재료들이 소자의 캐리어 부품으로 적합하게 사용되는 경우는 제한적으로만 가능하다. 결국, 특히 실리콘카바이드 기판과 같이 비교적 고가의 에피택셜 기판은 여러 번 사용가능한 것이 바람직하다.
전술한 제조 방법에서는 기판으로부터 반도체 층을 분리하는 것이 중요하다. 이러한 분리는 반도체-기판 경계면에 레이저 빔을 조사하는 방식으로 달성될 수 있다. 이 경우, 레이저 빔이 경계면 인접 영역에서 흡수되어, 반도체 재료의 분해를 야기한다.
이와 같은 기판으로부터의 반도체 층 분리는 예컨대 WO 98/14986에 기술된 바와 같은 레이저 분리에 의해 이루어질 수 있다. WO 98/14986에서는, 사파이어(sapphire) 기판으로부터 GaN 층 및 GaInN 층을 분리하기 위해 1ns 내지 10ns 펄스 지속시간 및 355nm 파장 길이를 갖는 Q switched Nd:YAG 레이저의 주파수 3중 (trebled) 방출광이 사용된다. 사파이어 기판은 이러한 파장 길이의 방출광을 투과시킨다. 방출광 에너지는 대략 50nm 내지 300nm 두께의 경계층(boundary layer)에서 사파이어 기판과 GaN 반도체 층 간의 전이부(transition)에서 흡수된다. 펄스 에너지가 200mJ/cm2 보다 높을 때 경계면 상에서 850℃ 이상의 온도가 달성된다. 이 온도에 의해 GaN 경계층에서 질소가 분해되고, 반도체 층과 기판 간의 접합이 분리된다.
통상적으로 분리될 반도체 층의 기계적 안정화가 요구된다. 그렇지 않으면 층의 훼손 위험, 특히 파손 또는 균열 위험이 나타날 정도로 층 두께가 얇기 때문이다. 이를 위해서, 반도체 층이 적합한 캐리어와 연결될 수 있다. 이와 같은 연결은 적어도 후속 단계에서 나타나는 온도를 무사히 견뎌낼 수 있을 정도의 온도 안정성(temperature stability)을 가져야만 한다. 또한, 이러한 연결은 특히 소자 작동시 교번 열 응력(alternating thermal stress)이 나타날 경우에도 안정적으로 유지되어야 한다.
이 경우, 개별 레이저 파라미터가 분리 과정 결과를 위해 매우 중요하다는 사실이 판명되었다. 특히 한편으로는 반도체 층이 가급적 완전하게 그리고 잔재 없이 분리되지만, 다른 한편으로는 캐리어와의 연결이 손상되지 않도록 레이저 파라미터가 서로 매칭되어야 한다.
본 발명의 목적은 반도체 층이 레이저 빔 조사에 의해 기판으로부터 분리되는 반도체 소자용 제조 방법을 개선시키는 것이다.
상기 목적은 청구항 1항에 따른 방법에 의해 달성된다. 본 발명의 바람직한 개선예는 종속항의 대상이다.
본 발명은 기판으로부터 반도체 층을 가급적 완전하고 잔재 없이 분리하기 위해서, 반도체 재료 분해용으로 주어진 에너지에서 특히 펄스 지속시간 및 빔 프로파일이 서로 매칭될 수 있다는 사실에 근거를 두고 있다. 기판 경계면 상에서 반도체 층의 열 분해를 위해 필요한 온도가 단기적으로 달성되도록 펄스 지속시간이 선택될 수 있다. 그러나 여기서 고려해야 할 점은, 반도체 층 안으로의 전체 에너지 도입 및 이에 따른 반도체 층의 온도 상승이 캐리어와의 연결을 훼손하지 않을 정도로 전체적으로 낮게 유지될 수 있다는 것이다. 특히 캐리어와 반도체 층 간의 납땜 조인트의 용융이 방지되어야 한다. 그렇지 않으면, 캐리어의 분리 과정시 원하는 바와 같이 기판이 반도체 층으로부터 분리되지 않을 위험이 존재하기 때문이다.
본 발명의 범주에서, 펄스 지속시간이 10ns보다 작거나 같은 것이 바람직하다는 사실이 판명되었다. 특히 실험 결과, 10ns 이상, 예컨대 15ns 이상의 펄스 지속시간 동안에 캐리어와 반도체 층 간의 납땜 조인트가 이미 부분적으로 용융될 수 있음을 알 수 있었다.
또한, 본 발명의 범주에서, 10ns보다 작거나 같은 펄스 지속시간을 갖는 레이저 펄스를 이용한 분리시 입체적인 가우스(Gauss) 형태의 빔 프로파일(beam profile)이 바람직한 것으로 증명되었다. 레이저 펄스의 조사시, 레이저 펄스 내에서 조사된 영역과 조사되지 않은 주변 영역 사이에서 각각 반도체 층 내 온도차가 발생하며, 이러한 온도차는 측면으로 나타나는 상이한 열팽창으로 인해 기계적 응력을 야기한다. 입체적인 빔 프로파일의 측면 경사도(flank slope)가 상승하면서 온도 구배(thermal gradient)도 상승하고, 결국 기계적 응력에 의해 반도체 층에 균열이 발생할 위험이 야기된다. 이 경우 입체적인 가우스형 빔 프로파일이 바람직한 것으로 증명되었는데, 이때 측면 경사도는 반도체 층의 균열이 피해질 정도로 선택될 수 있다. 로렌츠(Lorentz) 프로파일, 적합한 측면 경사도를 갖는 하이퍼가우스(hypergauss) 프로파일 또는 가우스형, 로렌츠형 또는 하이퍼가우스형 측면을 갖는 프로파일이 빔 프로파일로 사용될 수도 있다.
본 발명에 따르면, 10ns보다 작거나 같은 펄스 지속시간을 갖는 레이저 펄스를 조사함으로써 기판으로부터 반도체 층을 분리할 수 있는데, 이때 레이저 펄스는 입체적인 빔 프로파일, 바람직하게는 가우스형 빔 프로파일을 가지며, 반도체 층과 기판 분리시에 열적으로 유도된 측방 응력(thermally induced lateral stress)에 의해 반도체 층에 균열이 생성되지 않을 정도로 빔 프로파일의 측면 경사도가 작게 선택된다.
바람직하게는 본 발명에서 레이저 펄스는 Nd-도핑된 레이저 활성 매질, 특히 Nd:YAG 또는 Nd:YLF 또는 Nd:KGW에 의한 고상 레이저(solid state laser)에 의해 생성된다. 주 방출 파장 길이가 대략 1060nm(예컨대 Nd:YAG에 대해서는 1064nm임)이기 때문에, 분리를 위한 바람직한 파장 길이는 자외선 스펙트럼 영역 내에서 비선형 광 소자에 의한 주파수 3중화에 의해 달성될 수 있다. 바람직하게는 분리를 위해 사용되는 레이저 펄스의 파장 길이는 200nm 내지 400nm, 특히 바람직하게는 300nm 내지 400nm이다.
이에 대한 대안으로서, 레이저 펄스는 엑시머 레이저에 의해서도 생성될 수 있다. 특히 레이저 매질로서 희가스-할로겐 화합물을 갖는 엑시머 레이저(excimer laser)는 자외선 스펙트럼 영역에서 바람직한 방출 파장길이 및 전형적으로 1kW 내지 100MW의 높은 펄스 최대 성능을 나타낸다.
엑시머 레이저는 통상적으로 경사진 측면을 갖는 직사각형 빔 프로파일을 가지기 때문에, 적합한 빔 형성기(beam former)가 제공될 수 있는데, 상기 빔 형성기는 충분히 평평한 측면, 바람직하게는 가우스형 빔 프로파일을 갖는 입체적인 빔 프로파일로 변환된다.
비교적 큰 측면 연장부를 갖는 반도체 층의 경우에, 반도체 층의 서로 나란히 배열된 개별 영역들에 레이저 펄스가 연속으로 조사되어, 빔 표면이 크게 확장되는 것을 막는 것이 바람직하다. 이 경우, 레이저 펄스가 조사된 개별 영역들이 평면 전체에 배열되도록 레이저 빔 및/또는 반도체 층이 위에 제공되는 기판을 형성하는 것이 바람직하다.
바람직하게는 본 발명에서는 반도체 층과 기판 사이의 직접적인 경계면 영역에 레이저 펄스가 조사되어서, 방출광 에너지가 경계면 인접 영역에서 흡수되고 재료 분해를 야기한다. 이는 기판이 레이저 방출광을 투과시키고 기판을 통과하여 반도체 층에 레이저 펄스가 조사되는 방식으로 달성될 수 있다. 이러한 구성 방식에서는 통상적으로 반도체 층에 흡수되는 레이저 빔의 양이 기판에 흡수되는 양보다 훨씬 더 많기 때문에, 레이저 빔이 기판을 거의 손실 없이 투과하고 높은 흡수율로 인해 반도체 층의 경계면 인접 영역에서 흡수된다.
방출광 흡수는 재료 분해가 일어나는 곳에서 반드시 이루어져야 하는 것은 아니라는 사실이 주목된다. 재료 분해는 방출광이 우선 다른 장소에서 흡수되고 나서, 흡수된 방출광 에너지의 에너지 전달이 재료 분해가 일어난 장소에서 나타나는 방식으로 이루어질 수도 있다. 경우에 따라서는, 방출광이 기판에서 흡수되고 나서, 방출광 에너지가 반도체 층 쪽으로 전달될 수도 있다.
본 발명의 한 바람직한 개선예에서는, 반도체 층이 기판으로부터 분리되기 전에, 반도체 층이 다수의 개별 반도체 바디로 분할되는 방식으로 구조화될 수 있다. 예컨대 이를 위해 트렌치(trench) 형태의 리세스가 반도체 층 내에 형성될 수 있으며, 상기 반도체 층은 형성될 반도체 바디를 측면으로 둘러싸고 리세스 내에서 바람직하게는 기판에까지 이른다. 이와 같은 리세스들은 예컨대 적합한 에칭 방법을 이용하여 제조할 수 있다. 이러한 소위 "칩 구조화"로 인해 바람직하게는 반도체 층이 측면으로 적어도 부분적으로 단속(interruption)된다. 이를 위해서 반도체 층에서 발생하는 기계적 응력이 감소할 수 있다.
바람직하게는 반도체 층 또는 반도체 바디는 후속해서 패시베이션(passivation) 층을 가진다. 이러한 패시베이션 층은 구조화에 의해 노출되는 반도체 바디의 측면 영역을 보호한다. 이 경우 바람직하게는 비전도성 패시베이션 층이 사용되어, 후속하는 처리 단계에서 반도체 바디의 노출된 측면 영역에 이를 수 있는 전도성 재료에 의한 반도체 층의 단락을 막을 수 있다.
본 발명의 또 다른 측면에서는, 분리되기 전에 반도체 층이 기판으로부터 멀리 떨어진 측면에 의해 바람직하게는 납땜에 의해 캐리어 위에 부가된다. 납땜 연결은 종래의 접착제 접합에 비해 높은 열·전기 전도율을 나타낸다.
바람직하게는 금 함유 땜납, 예컨대 금-주석 땜납이 땜납으로 사용된다. 특히 바람직하게 금-주석 땜납은 예컨대 65중량% 내지 85중량%의 높은 금 함유량을 갖는다.
이와 같은 땜납의 용융 온도는 전형적으로 278℃이므로, 전기 소자의 납땜시 통상적으로 생성되는 온도보다 높다. 따라서 예컨대 인쇄회로기판상에 납땜되는 경우의 납땜 온도는 통상적으로 260℃보다 낮다. 그 결과, 소자 납땜시 반도체 바디가 캐리어 부품으로부터 분리되는 것을 막을 수 있다.
또한, 팔라듐-인듐 땜납이 땜납으로 적합하며, 이 팔라듐-인듐 땜납의 구성 성분들은 대략 200℃의 비교적 낮은 출발 온도에서 혼합되고, 이러한 혼합 후에 바람직하게는 600℃ 이상의 높은 용융 온도를 갖는다.
이와 같은 화합물은 예컨대 반도체 층 위에 금 층이 부가되고 캐리어 위에 금-주석층이 부가되고 나서, 캐리어 및 반도체 층이 접합되는 방식으로 제조될 수 있다. 이 경우, 반도체 층과 금속 층 사이에 부가의 층들이 제공될 수 있으며, 이러한 부가의 층들은 예컨대 반도체 층의 보호 또는 우수한 접착을 보장한다.
낮은 콘택 저항(contact resistance) 및 바람직한 땜납 특성에 관련하여, 반도체 층이 캐리어를 향한 측면 상에서 캐리어에 납땜되기 전에 콘택 금속층을 갖는 것이 바람직하다. 이를 위해 예컨대 백금 및 금으로 이루어진 금속층이 적합하다.
본 발명의 또 다른 측면에서는, 캐리어의 열팽창계수가 반도체 층의 열팽창계수 및/또는 기판의 열팽창계수 및 레이저 펄스의 펄스 지속시간에 매칭되도록 선택된다.
일반적으로 열팽창계수들의 매칭이라는 말은, 제조시 나타나거나 동작시 주어지는 온도 영역 내에서 반도체 층 및 캐리어의 훼손이 발생하지 않을 정도로 열팽창계수 간의 차이(difference)가 작다는 것으로 이해할 수 있다. 열팽창계수들의 매칭에 의해, 특히 기판, 반도체 층과 캐리어 간의 응력이 제조시 훨씬 더 감소할 수 있다. 캐리어 및 반도체 층에 균열이 형성될 위험이 크게 떨어진다.
특히 반도체 층의 층 두께에 의해 반도체 표면상에서 달성되는 온도는 확실히 하강하지만, 반도체 층의 캐리어 측에서 레이저 펄스 범위 내에서는 여전히 대략 200℃ 내지 400℃의 온도가 달성된다. 그 결과, 반도체 층 및 캐리어에서 레이저 펄스가 조사된 영역 안팎에서 국부적으로 상이한 온도가 나타남으로써 일반적으로 반도체 재료 및 캐리어 재료의 상이한 열팽창계수로 인해 인장 응력이 생성되는데, 이러한 인장 응력은 각각 레이저 펄스가 조사된 영역의 가장자리에서 반도체 재료에 균열을 형성할 수 있다.
이와 같이 균열을 갖는 반도체 층을 추가로 처리할 때 발생하는 문제점은, 반도체 층 아래에 균열을 따라 산화가 진행되어 접착 금속층이 다소 파괴된다는 것이다.
본 발명에서는 분리 공정에 적합하게 매칭되는 열 특성을 갖는 캐리어 재료들이 바람직하게 사용된다. 이 경우, 바람직하게는 캐리어의 열팽창계수가 기판의 열팽창계수보다 반도체 층의 열팽창계수에 더 가깝게 놓이도록 캐리어 재료가 선택된다. 이와 같은 선택에 의해서, 반도체 층에 균열이 형성되는 것을 효과적으로 축소시키거나 완전히 막을 수 있다.
본 발명에서는, 가급적 완전하게 그리고 잔재 없는 분리를 위해서 기판, 캐리어 및 반도체 층의 열 특성들이 매칭되는 것이 바람직하다는 사실이 주목된다. 그러나 본 발명에서는, 10ns보다 작거나 같은 짧은 펄스 지속시간으로 인해, 이와 같은 열 특성의 매칭에 대한 요구조건들이 긴 펄스 지속시간을 갖는 종래의 방법에서보다 더 적어진다는 장점이 있다. 따라서 본 발명은 한편으로는 가급적 우수한 분리가 달성되도록 하기 위해 사용될 수 있다. 다른 한편으로는 본 발명의 범주 내에서, 최적하지는 않지만 적합한 열 특성을 지니며 예컨대 추가 프로세스 단계의 더 용이한 처리가능성, 비교적 큰 치수일 경우에 더 용이한 이용가능성 또는 더 저렴한 비용과 같은 다른 바람직한 특성들을 갖는 캐리어 재료들이 바람직하게 사용될 수 있다.
본 발명은 특히 질화화합물(nitride compound) 반도체를 포함하는 반도체 층을 위해 적합하다. 질화화합물 반도체는 GaN, AlGaN, InGaN, AlInGaN, InN 또는 AlN과 같은 주기율표의 제 3 주족 및/또는 제 5 주족 원소들과의 질화화합물이다. 이 경우, 반도체 층은 상이한 질화화합물 반도체의 다수의 개별 층을 포함할 수도 있다. 따라서 반도체 층은 예컨대 종래의 pn 전이부, 이중 헤테로 구조, 단일 양자 포트 구조(single quantum pot structure)(SQW 구조) 또는 다중 양자 포트 구조(plural quantum pot structure)(MQW 구조)를 가질 수 있다. 이와 같은 구조들은 당업자에게 공지되어 있으므로 여기서는 자세히 설명되지 않는다. 바람직하게는 상기와 같은 구조물은 예컨대 발광다이오드(LED) 또는 레이저다이오드 형태의 광방출다이오드와 같은 광전자 소자들에서 사용된다.
질화화합물 반도체용 캐리어로는 예컨대 비화갈륨, 실리콘, 게르마늄, 구리, 철, 니켈, 몰리브덴, 코발트 또는 텅스텐, 또는 예를 들어 철, 니켈 및/또는 코발트를 기반으로 하는 합금이 적합하다.
질화화합물 반도체 층의 에피택셜 제조를 위한 기판으로서 예컨대 실리콘 기판, 실리콘카바이드 기판 또는 알루미늄 산화물 기판이나 사파이어 기판이 적합하며, 사파이어 기판은 바람직하게 반도체 층 분리를 위해 사용되는 레이저 광선을 특히 자외선 스펙트럼 영역에서 투과시킨다. 이로 인해, 반도체 층 분리시 기판을 통해 반도체 층에 레이저 펄스가 조사될 수 있다.
본 발명에 따른 방법은 박막 칩(thin film chip)(동의어:박층 칩(thin layer chip))에서 바람직하게 적용될 수 있으며, 이러한 박막 칩은 전형적으로 대략 50㎛ 이하 두께의 반도체 층을 갖는다. 박막 칩은 예컨대 광전자 칩, 특히 광방출다이오드칩과 같은 방출광 생성 칩일 수 있다.
광방출다이오드 박막 칩은 특히 아래의 특징들을 갖는다:
방출광 생성 에피택셜 연속층 중에서 캐리어 소자 쪽으로 향한 제 1 주 표면에 반사될 층이 부가되거나 형성되며, 상기 반사될 층은 에피택셜 연속층 내에서 생성되는 전자기 방출광의 적어도 일부를 상기 에피택셜 연속층 안으로 역반사시키며;
광방출다이오드 박막 칩은 람베르트(Lambert) 방식의 표면 방사기와 아주 흡사하며;
에피택셜 연속층은 20㎛ 이하, 특히 10㎛의 두께를 가지며;
에피택셜 연속층은 혼합 구조물 - 상기 혼합 구조물은 이상적인 경우에 에피택셜한 에피택셜 연속층 내에서 거의 에르고딕한(ergodic) 빛의 분포를 야기함, 다시 말해 최대한 에르고딕한 확률적 산란 특성을 가짐 - 을 갖는 하나 이상의 영역을 가진 하나 이상의 반도체 층을 포함한다.
광방출다이오드 박막 칩의 기본 원리는 예컨대 1993년 10월에 발행된 I.Schnitzer 외 공저, Appl. Phys. Lett. 63(16)의 2174-2176쪽에 기술되어 있으며, 이 점에 관련하여 그 공개 내용이 인용된다. 본 발명은 특히 광방출다이오드 박막 칩에 관련된 것이지만, 거기에만 제한된 것은 아니다. 오히려 본 발명은 광방출다이오드 박막 칩 이외에도 다른 반도체 바디 박막을 위해서도 적합하다.
본 발명의 또 다른 특징들, 장점들 및 바람직한 특성들은 도 1 내지 도 3과 관련하여 본 발명의 두 개의 실시예에 대한 상세한 설명에서 아래와 같이 제시된다:
도 1a 내지 도 1e는 5개의 중간 단계로 이루어지는 본 발명에 따른 방법의 제 1 실시예의 개략도이고,
도 2는 도 1에 도시된 방법에서 나타나는 레이저 펄스의 빔 프로파일의 개략도이며,
도 3a 내지 도 3e는 5개의 중간 단계로 이루어지는 본 발명에 따른 방법의 제 2 실시예의 개략도이다.
동일한 부재들 또는 동일 작용을 하는 부재들은 동일한 도면부호를 갖는다.
도 1에 도시된 방법의 제 1 단계, 즉 도 1a에서는 기판(1) 위에 반도체 층(2)이 부가된다. 이 반도체 층은 질화화합물 반도체 층, 예컨대 InGaN 층일 수 있으며, 사파이어 기판 위에서 에피택셜하게 성장한다. 또한, 반도체 층(2)은 다수의 개별 층들을 포함하는데, 상기 개별 층들은 예컨대 GaN, AlN, AlGaN, InGaN, InN 또는 InAlGaN을 포함할 수 있으며 기판(1) 위에서 연속해서 성장한다.
그 다음 단계, 즉 도 1b에서는 반도체 층(2)이 기판으로부터 멀리 떨어진 측면에서 콘택 금속층(3)을 가진다. 콘택 금속층(3)은 예컨대 금 및/또는 백금을 함유하는 박층 형태로 증발(evaporation)되거나 스퍼터링(sputtering)될 수 있다.
그 다음 단계, 즉 도 1c에서는 콘택 금속층(3) 위에 캐리어(4)가 납땜된다. 바람직하게는 금 함유 땜납, 예컨대 65중량% 내지 85중량%, 바람직하게는 75중량%의 금 함유량을 갖는 금-주석 땜납이 땜납(5)으로 사용된다. 이와 같은 납땜 조인트는 온도 교번 응력하에서 높은 열전도율 및 높은 안전성을 나타낸다.
예컨대 사파이어와 유사한 열팽창계수를 갖는 비화갈륨 웨이퍼가 캐리어(4)로 사용될 수 있다.
바람직하게 캐리어(4)는 몰리브덴으로 만들어진 본딩 웨이퍼 형태로 제공된 다. 본딩 웨이퍼의 열팽창계수(a(Mo)=5.21*10-6K-1) 및 사파이어 기판의 열팽창계수(a(Al2O3)=7.5*10-6K-1)는 비교적 근접하기 때문에, 반도체 층(2) 내에서 열적으로 유도된 응력이 바람직하게는 낮게 유지된다. 또한, 몰리브덴은 충분한 강성을 지니므로, 본딩시에 그리고 본딩 온도로부터 실내 온도로 냉각될 때 몰리브덴 본딩 웨이퍼에 균열이 생성되지 않는다.
본 발명에서는, 비화갈륨 웨이퍼 대신에 게르마늄 웨이퍼가 사용될 수도 있다. 게르마늄의 열팽창계수는 비화갈륨의 열팽창계수와 유사하기 때문에, 이와 관련한 열팽창계수 차이가 거의 존재하지 않는다. 그러나 게르마늄 웨이퍼는 비화갈륨 웨이퍼에 비해 소잉하기가 더 용이하다는 장점을 가지며, 특히 비소를 함유하고 독성이 있는 소잉 잔류물이 떨어지지 않는다. 또한, 게르마늄 웨이퍼가 기계적으로 더 안정적이다. 따라서 예컨대 200㎛ 두께의 게르마늄 웨이퍼만으로도 충분한 안정성이 달성되는데, 이에 상응하는 비화갈륨 웨이퍼 두께는 600㎛이상이다. 여기서는 바람직하게 추가의 방법 단계에서 연마 공정(polishing)에 의해 게르마늄 웨이퍼를 얇게 만드는 것 또한 요구되지 않는다. 결국, 게르마늄 웨이퍼는 통상적으로 비화갈륨 웨이퍼보다 훨씬 더 저가로 제조된다.
바람직하게는 게르마늄 웨이퍼와 관련하여 금 함유 땜납 또는 금 자체가 땜납으로 사용된다. 이로 인해, 반도체 층과의 특히 단단한 연결이 달성된다. 특히 바람직하게는 금-안티몬(antimon) 표면층을 선택적으로 가질 수 있는 금 증착 게르마늄 웨이퍼가 제공된다.
그 다음 단계, 즉 도 1d에서는 기판(1)을 통과하여 레이저 펄스(6)가 반도체 층(2)에 조사된다. 방출광 에너지는 주로 반도체 층(2) 내에 흡수되고 반도체 층(2)과 기판(1) 사이의 경계면에서 재료 분해를 야기하기 때문에, 후속 단계(도 1e)에서 기판(1)이 제거될 수 있다. 레이저 펄스(6)는 Q-switched Nd:YAG 레이저에 의해 생성되고 비선형 광 소자에 의해서 주파수 3중화됨으로써, 레이저 펄스(6)가 대략 355nm의 파장 길이에 의해 반도체 층(2) 위에 방사된다. 레이저 펄스의 펄스 지속시간은 7ns이고, 변형예에서는 10ns이다. 또한, 레이저 펄스 에너지는 레이저 펄스의 공간적 중심에서 100mJ/cm2 내지 1000mJ/cm2, 바람직하게는 200mJ/cm2 내지 400mJ/cm2의 에너지 밀도가 주어질 정도의 값을 갖는다.
본 발명에서 중요한 점은 한편으로는 반도체 층 내에서 방사된 그리고 경계면 인접 영역에서 흡수된 방출광 에너지는 기판(1)과 반도체 층(2) 사이의 경계면 상에서 국부적으로 재료 분해를 위해 충분히 높은 온도가 생성되도록 선택되고, 이 온도는 캐리어(4)와 반도체 층 사이의 연결부(5)가 예컨대 용융에 의해 훼손되지 않을 정도로 반도체 층 두께에 걸쳐서 강하한다. 이와 같은 온도 강하는 10ns보다 작거나 같은 레이저 펄스의 짧은 펄스 지속시간을 통해 달성된다.
다른 한편으로는 주어진 펄스 지속시간 및 펄스 에너지에서, 분리될 층에 균열이 생성되지 않도록 빔 프로파일이 매칭될 수 있다. 레이저 펄스의 횡단 빔 프로파일이 도 2에 도시된다. 도 2에 도시된 것은 A-A선에 따른 빔 강도이다. 빔 프로파일은 거의 가우스 형태를 갖는다. 이러한 빔 프로파일은 전술한 짧은 펄스 지속시간과 관련하여 바람직한 것으로 증명되었다. 그 이유는 측면이 급강하하는 것이 아니라, 레이저 펄스가 조사된 영역과 레이저 펄스가 조사되지 않은 인접 영역 사이에 유동적인(flowing) 전이부가 생성되기 때문이다. 이로 인해, 측면 온도구배가 축소되어, 그 결과 반도체 층 내에 기계적 응력 및 균열 형성이 발생한다.
일반적으로 본 발명에서는, 분리시 열적으로 유도된 기계적 응력 때문에 균열이 생성되지 않을 정도로 빔 프로파일의 측면 경사도가 작게 선택된다. 레이저 펄스 중심에서 일정한 에너지 밀도가 주어질 때 예컨대 레이저 펄스의 직경에 의해서 측면 경사도가 단계적으로 변화되고, 레이저 펄스가 조사된 샘플 층을 이용하여 분리 과정시 균열이 생성되는 것을 막을 수 있는가에 대한 여부를 판단하는 방식으로 수행되는 실험에 의해 적합한 측면 경사도가 결정될 수 있다. 경우에 따라서는 여러 번의 실험이 실시될 수 있고 그 실험 결과를 통계학적으로 평가할 수 있다.
도 3에는 본 발명의 또 다른 실시예가 도시된다. 도 1에 도시된 실시예에서와 같이 먼저 기판(1) 위에 반도체 층(2)이 부가된다. 제 1 실시예에서와 같이 반도체 층(2)은 개별 층들을 포함하며 사파이어 기판 위에서 성장할 수 있고, 상기 개별 층들은 하나 또는 그 이상의 질화화합물 반도체를 포함한다. 바람직하게는 이러한 반도체 층은 방출광 생성을 위해 사용되고 적합한 활성 방출광 생성 영역(11)을 갖는다.
그 다음 단계, 즉 도 3b에서는 반도체 층이 먼저 상부측에서 콘택 금속층(9)을 갖는다. 그 뒤에 개별 반도체 바디(7)를 제조하기 위해 반도체 층이 구조화되며, 이때 다수의 리세스(8)가 반도체 층 내에서 기판에 이르기까지 형성된다. 이 러한 리세스(8)는 형성될 반도체 바디(7)를 측면으로 둘러싼다. 예컨대 이와 같은 리세스(8)는 반도체 층 안으로 에칭될 수 있다. 이러한 칩 구조는, 리세스(8)에 의해 측방 방향으로 소정의 신축성이 생성되고 그리하여 반도체 층 내 기계적 응력이 제거될 수 있다는 장점이 있다.
그리고 나서, 반도체 층(2) 또는 반도체 바디(7) 위에 바람직하게는 전기 절연성 패시베이션 층(10), 예컨대 실리콘질화물 층이 반도체 표면을 보호하기 위해 부가된다. 이러한 패시베이션 층(10)은 특히 리세스에 의해 노출되는 반도체 바디 측면 영역 또한 커버한다. 이에 의해, 그 다음 단계에서 전도성 재료가 노출된 측면 영역 위에 이르러서, 예컨대 활성층을 단락시키는 것을 막을 수 있다. 그렇지 않으면, 캐리어의 납땜시 땜납이 측면 영역을 젖게 하거나, 기판 분리시 남는 잔여물들, 예컨대 GaN을 기반으로 하는 층의 금속 갈륨이 측면 영역에 달라붙어서 단락이 야기된다.
이 경우, 노출된 측면 영역 및 기판 영역이 층 형태로 커버되도록 패시베이션 층(10)이 설계되는데, 이때 리세스가 완전히 채워지는 것은 피한다. 콘택 금속층(도시되지 않음)을 패시베이션 층으로 커버한 것을 다시 제거한다.
그리고 나서, 도 1d에 도시된 실시예에서와 같이, 반도체 층(2) 또는 반도체 바디(7)에, 그리고 경우에 따라서는 반도체 층(2)과 반도체 바디(7) 사이에 있는 영역(8)에, 10ns보다 작거나 같은 펄스 지속시간의 레이저 펄스에 의해 그리고 빔 프로파일에서 충분히 낮은 측면 경사도에 의해 빔이 조사된다.
마지막 단계, 즉 도 3e는 도 1e와 관련하여 이미 기술한 바와 같이 기판이 제거된다.
물론 실시예들과 관련한 본 발명의 설명이 전술한 내용에만 제한되는 것은 아니다. 오히려, 실시예들의 개별 측면들이 본 발명의 범주에서 자유롭게 서로 조합될 수 있다. 또한, 본 발명은 새로운 특징들 및 특징들의 조합을 포괄하며, 특히 이러한 특징들의 조합은 명시적으로 제시되지는 않지만 특히 청구항에서 모두 발견될 수 있다.

Claims (26)

  1. 반도체 소자 제조 방법으로서, 레이저 펄스(6)의 조사에 의해 반도체 층(2)이 기판(1)으로부터 분리되고, 상기 레이저 펄스(6)의 펄스 지속시간이 10ns보다 작거나 같으며, 상기 레이저 펄스(6)는 입체적인 빔 프로파일(spatial beam profile)(7)을 가지며, 상기 반도체 층(2) 및 상기 기판(1)의 분리시에, 열적으로 유도된 측방 응력(thermally induced lateral stress)에 의해 상기 반도체 층(2)에 균열이 생성되지 않을 정도로 상기 빔 프로파일의 측면 경사도(flank slope)가 작게 선택되는, 반도체 소자 제조 방법.
  2. 제 1항에 있어서,
    상기 레이저 펄스(6)는 입체적인 가우스 형태의 빔 프로파일을 갖는, 반도체 소자 제조 방법.
  3. 제 1항 또는 제 2항에 있어서,
    상기 레이저 펄스(6)는 Nd 도핑된 레이저 활성 매질, 바람직하게는 Nd:YAG을 갖는 고상 레이저에 의해 생성되는, 반도체 소자 제조 방법.
  4. 제 1항 또는 제 2항에 있어서,
    상기 레이저 펄스(6)는 엑시머 레이저에 의해 생성되는, 반도체 소자 제조 방법.
  5. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 레이저 펄스(6)의 파장 길이는 200nm 내지 400nm, 바람직하게는 300nm 내지 400nm인, 반도체 소자 제조 방법.
  6. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    레이저 펄스가 조사된 영역 내에서 상기 레이저 펄스(6)에 의해 생성되는 에너지 밀도가 100mJ/cm2 내지 1000mJ/cm2, 특히 200mJ/cm2 내지 400mJ/cm2이 되도록, 상기 레이저 펄스(6)가 상기 반도체 층(2)에 조사되는, 반도체 소자 제조 방법.
  7. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    상기 반도체 층(2)의 다수의 개별 영역들(8)에 연속으로 레이저 펄스가 조사되는, 반도체 소자 제조 방법.
  8. 제 1항 내지 제 7항 중 어느 한 항에 있어서,
    상기 기판(1)이 적어도 부분적으로 상기 레이저 펄스(6)를 투과시키고, 상기 기판(1)을 통과하여 상기 반도체 층(2)에 레이저 펄스가 조사되는, 반도체 소자 제조 방법.
  9. 제 1항 내지 제 8항 중 어느 한 항에 있어서,
    상기 반도체 층(2)은 상기 기판(1)으로부터 분리되기 전에 구조화되는, 반도체 소자 제조 방법.
  10. 제 9항에 있어서,
    상기 반도체 층(2)을 구조화하기 위해 상기 반도체 층(2) 내에 리세스들이 형성되고, 상기 리세스들은 바람직하게는 상기 기판(1)에 이르기까지 상기 반도체 층(2)을 분리시키는, 반도체 소자 제조 방법.
  11. 제 10항에 있어서,
    그 다음 단계에서 상기 구조화된 반도체 층(2)은 패시베이션 층(passivation layer)(10), 특히 전기 절연성 패시베이션 층을 갖는, 반도체 소자 제조 방법.
  12. 제 1항 내지 제 11항 중 어느 한 항에 있어서,
    상기 기판(1)으로부터 분리되기 전에 상기 반도체 층(2)이 상기 기판(1)으로부터 멀리 떨어진 상기 반도체 층의 측면에서 바람직하게는 납땜을 이용하여 캐리어(4) 위에 부가되는, 반도체 소자 제조 방법.
  13. 제 12항에 있어서,
    제조시에 기판, 반도체 층 그리고 상기 캐리어 사이에서 발생하는 응력을 줄이기 위해, 상기 캐리어의 열팽창계수가 상기 빔 프로파일 및/또는 상기 레이저 펄스의 상기 펄스 지속시간 그리고 상기 반도체 층의 열팽창계수 및 상기 기판의 열팽창계수에 매칭되도록 선택되는, 반도체 소자 제조 방법.
  14. 제 12항 또는 제 13항에 있어서,
    상기 캐리어의 열팽창계수가 상기 기판의 열팽창계수보다 상기 반도체 층의 열팽창계수에 더 근접하도록 선택되는, 반도체 소자 제조 방법.
  15. 제 12항 내지 제 14항 중 어느 한 항에 있어서,
    상기 캐리어(4)는 비화갈륨, 실리콘, 게르마늄, 구리, 철, 니켈, 코발트, 몰리브덴, 텅스텐 또는 이 재료들의 적합한 혼합물 또는 합금을 포함하는, 반도체 소자 제조 방법.
  16. 제 12항 내지 제 15항 중 어느 한 항에 있어서,
    상기 반도체 층(2)은 금 및/또는 주석 또는 팔라듐 및/또는 인듐을 포함하는 땜납을 이용하여 상기 캐리어(4)에 납땜되는, 반도체 소자 제조 방법.
  17. 제 12항 내지 제 16항 중 어느 한 항에 있어서,
    상기 반도체 층(2)을 상기 캐리어(4)와 연결하기 전에, 상기 반도체 층(2)의 측면 중에서 상기 기판(1)으로부터 멀리 떨어진 측면에 금속층이 부가되는, 반도체 소자 제조 방법.
  18. 제 17항에 있어서,
    상기 금속층은 금 및/또는 백금을 포함하는, 반도체 소자 제조 방법.
  19. 제 1항 내지 제 18항 중 어느 한 항에 있어서,
    상기 반도체 층(2)은 다수의 개별 층들을 포함하는, 반도체 소자 제조 방법.
  20. 제 1항 내지 제 19항 중 어느 한 항에 있어서,
    상기 반도체 층(2) 또는 상기 개별 층들 중 적어도 한 층은 질화화합물 반도체를 포함하는, 반도체 소자 제조 방법.
  21. 제 20항에 있어서,
    상기 질화화합물 반도체는 제 3 주족 및/또는 제 5 주족 원소들의 질화화합물인, 반도체 소자 제조 방법.
  22. 제 20항 또는 제 21항에 있어서,
    상기 반도체 층(2) 또는 상기 개별 층들 중 적어도 한 층은 InxAlyGa1 -x- yN(0 ≤x≤1, 0≤y≤1 및 x+y≤1), 특히 GaN, AlGaN, AlInGaN, AlN 또는 InN을 포함하는, 반도체 소자 제조 방법.
  23. 제 1항 내지 제 22항 중 어느 한 항에 있어서,
    상기 기판(1)은 실리콘, 실리콘카바이드 또는 알루미늄 산화물, 특히 사파이어를 포함하는, 반도체 소자 제조 방법.
  24. 제 1항 내지 제 23항 중 어느 한 항에 있어서,
    상기 반도체 층(2)은 에피택셜(epitaxial) 방법을 이용하여 상기 기판(1) 위에 부가되는, 반도체 소자 제조 방법.
  25. 제 1항 내지 제 24항 중 어느 한 항에 있어서,
    상기 반도체 층(2)은 50㎛보다 작거나 같으며, 바람직하게는 20㎛보다 작거나 같으며, 특히 바람직하게는 1㎛보다 작거나 같은, 반도체 소자 제조 방법.
  26. 제 1항 내지 제 25항 중 어느 한 항에 있어서,
    상기 반도체 소자는 광방출다이오드, 특히 발광다이오드 또는 레이저다이오드인, 반도체 소자 제조 방법.
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