KR20060022144A - 에러 검출용 패러티 발생기를 구비한 반도체 메모리 장치 - Google Patents

에러 검출용 패러티 발생기를 구비한 반도체 메모리 장치 Download PDF

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KR20060022144A
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Abstract

본 발명은 에러 검출용 패러티 발생기를 구비한 반도체 메모리 장치에 관한 것이다. 본 발명에 따른 반도체 메모리 장치는 셀 어레이, 리던던시 셀 어레이, 패러티 발생기, 그리고 비교기를 포함한다. 상기 리던던시 셀 어레이는 데이터 입력시에 생성된 제 1 패러티를 저장한다. 상기 패러티 발생기는 상기 셀 어레이로부터 읽혀진 데이터에 대한 제 2 패러티를 생성한다. 상기 비교기는 상기 제 1 및 제 2 패러티를 비교하여 상기 데이터의 에러를 검출한다. 본 발명에 따른 반도체 메모리 장치에 의하면, 데이터를 읽는 과정에서 발생된 에러를 검출할 수 있다. 특히 낸드 플래시 메모리 장치에 있어서 카피백 동작시 소스 페이지의 데이터를 읽는 과정에서 발생된 1비트의 에러를 검출할 수 있다.

Description

에러 검출용 패러티 발생기를 구비한 반도체 메모리 장치 {SEMICONDUCTOR MEMORY DEVICE HAVING PARITY GENERATOR FOR ERROR DETECTION }
도 1은 본 발명에 따른 에러 검출용 패러티 발생기를 구비한 반도체 메모리 장치의 제 1 실시예를 보여주는 블록도이다.
도 2는 도 1에 도시된 패러티 발생기를 보여주는 회로도이다.
도 3은 도 1에 도시된 비교기를 보여주는 회로도이다.
도 4 및 도 5는 본 발명에 따른 에러 검출용 패러티 발생기를 구비한 반도체 메모리 장치의 제 2 실시예를 보여주는 블록도이다.
도 6은 도 5에 도시된 비교기를 보여주는 회로도이다.
도 7은 도 4 및 도 5에 도시된 퓨즈박스를 보여주는 회로도이다.
*도면의 주요부분에 대한 부호의 설명*
100, 200 : 낸드 플래시 메모리 장치
110, 111, 112, 113, 114 : 셀 어레이
120, 121, 122, 123, 124 : 페이지 버퍼
130, 131 : 칼럼 선택 회로
140, 141, 142, 143, 144, 150, 151, 152, 153, 154 : 패러티 발생기
155, 156 : 디멀티플렉서 157 : 퓨즈박스
158 : 멀티플렉서 160 : 데이터 입력 버퍼
170, 171 : 비교기 180 : 제어로직
181 : 상태 레지스터 190 : 클락 발생기
211 : 리던던시 셀 어레이 212 : 리페어 셀 어레이
221 : 리던던시 페이지 버퍼 222 : 리페어 페이지 버퍼
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 에러 검출용 패러티 발생기를 구비한 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 RAM(Random Access Memory)과 ROM(Read Only Memory)으로 나눌 수 있다. RAM은 전원이 끊어지면 저장된 데이터가 소멸되는 소위 휘발성 메모리(volatile memory)이다. RAM에는 Dynamic RAM(DRAM)과 Static RAM(SRAM) 등이 있다. ROM은 전원이 끊어지더라도 저장된 데이터가 소멸되지 않는 불휘발성 메모리(nonvolatile memory)이다. ROM에는 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다.
플래시 메모리 장치(Flash Memory Device)는 일반적으로 낸드 플래시 메모리 장치(NAND Flash Memory Device), 노아 플래시 메모리 장치(NOR Flash Memory Device) 등으로 구분된다. 낸드 플래시 메모리 장치는 메모리 셀 어레이, 페이지 버퍼, 칼럼 선택 회로를 포함한다. 상기 메모리 셀 어레이는 복수개의 블록들(Blocks)로 나누어져 있고, 각 블록은 복수개의 페이지들(Pages)로 이루어지고, 각 페이지는 하나의 워드라인을 공유하는 복수개의 메모리 셀들(Memory Cells)로 구성되어 있다. 일반적으로, 각 블록은 16개, 32개, 또는 64개 등의 페이지들로 이루어지고, 각 페이지는 512 바이트(Byte) 개, 또는 2048 바이트(Byte) 개 등의 메모리 셀들로 이루어진다. 낸드 플래시 메모리 장치는 페이지 단위로 읽기 및 쓰기(또는 프로그램) 동작을 수행하며, 블록 단위로 소거 동작을 수행한다.
한편, 낸드 플래시 메모리 장치는 읽기/쓰기/소거 동작 이외에 카피백(copy back) 동작을 지원한다. 카피백 동작은 제 1 페이지(또는 소스 페이지)에 저장된 데이터를 제 2 페이지(또는 목표 페이지)로 옮기는 것을 말한다. 카피백 동작은 소스 페이지에 저장된 데이터를 페이지 버퍼에 임시로 저장한 다음, 메모리 외부로 읽어 내는 과정 없이 곧바로 목표 페이지에 다시 저장하는 동작이다. 카피백 동작을 이용하면, 소스 페이지의 데이터를 외부로 독출해 내는 과정과 외부에서 다시 데이터를 로딩하는 과정을 생략할 수 있으므로 낸드 플래시 메모리 장치의 속도를 빠르게 할 수 있다.
그러나 카피백 동작시 소스 페이지로부터 데이터를 읽어내는 과정에서 1비트의 에러가 발생할 수 있고 목표 페이지에 프로그램하는 과정에서 추가로 1비트의 에러가 더 발생할 수 있다. 따라서 카피백 동작을 수행하면, 카피백 동작 완료한 후에 2비트의 에러가 발생할 수 있다. 일반적인 낸드 플래시 메모리 장치에서 메모 리 컨트롤러는 한 페이지에 대해서 1비트의 에러만을 정정할 수 있다. 따라서 카피백 동작에 의해 한 페이지에 2비트의 에러가 발생하는 경우에는 에러 정정이 불가능해진다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 셀 어레이에 저장된 데이터를 읽는 과정에서 발생된 에러를 검출하는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 카피백 동작시 소스 페이지에 저장된 데이터를 읽는 과정에서 발생된 1비트의 에러를 검출하는 낸드 플래시 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 반도체 메모리 장치는, 데이터를 저장하는 셀 어레이; 상기 데이터에 대한 제 1 패러티를 저장하는 리던던시 셀 어레이; 상기 셀 어레이로부터 읽혀진 데이터에 대한 제 2 패러티를 생성하는 패러티 발생기; 및 상기 제 1 및 제 2 패러티를 비교하여, 상기 데이터의 에러를 검출하는 비교기를 포함한다.
이 실시예에 있어서, 상기 반도체 메모리 장치는 낸드 플래시 메모리 장치인 것을 특징으로 한다. 이때 상기 패러티 발생기는 카피백 동작시 상기 제 2 패러티를 생성하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 반도체 메모리 장치는 데이터 입력시 상기 제 1 패러티를 생성하는 패러티 발생기를 더 포함한다.
이 실시예에 있어서, 상기 반도체 메모리 장치는 상기 리던던시 셀 어레이를 리페어하기 위한 리페어 셀 어레이를 더 포함한다. 여기서, 상기 리페어 셀 어레이는 상기 리던던시 셀 어레이와 동일한 셀 구조를 갖는다. 그리고 상기 리던던시 셀 어레이 또는 상기 리페어 셀 어레이를 선택하기 위한 선택수단을 더 포함하며, 상기 선택수단은 퓨즈박스로 구성된다.
이 실시예에 있어서, 상기 셀 어레이는 동일 구조를 갖는 복수개의 셀 어레이로 구분되는 것을 특징으로 한다. 이때 상기 제 1 및 제 2 패러티는 상기 각각의 셀 어레이마다 1비트의 패러티를 생성한다.
본 발명에 따른 반도체 메모리 장치의 다른 일면은, 데이터를 저장하는 셀 어레이; 상기 데이터 입력시 상기 데이터에 대한 제 1 패러티를 생성하는 제 1 패러티 발생기; 상기 셀 어레이로부터 읽혀진 데이터에 대한 제 2 패러티를 생성하는 제 2 패러티 발생기; 및 상기 제 1 및 제 2 패러티를 비교하여, 상기 데이터의 에러를 검출하는 비교기를 포함한다.
이 실시예에 있어서, 상기 반도체 메모리 장치는 낸드 플래시 메모리 장치인 것을 특징으로 한다. 이때 상기 패러티 발생기는 카피백 동작시 상기 제 2 패러티를 생성하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 반도체 메모리 장치는 상기 제 1 패러티를 저장하기 위한 리던던시 셀 어레이를 더 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 셀 어레이는 동일 구조를 갖는 복수개의 셀 어레 이로 구분되는 것을 특징으로 한다. 이때 상기 제 1 및 제 2 패러티는 상기 각각의 셀 어레이마다 1비트의 패러티를 생성한다.
또한 본 발명에 따른 반도체 메모리 장치의 에러 검출 방법은, 셀 어레이에 데이터를 입력할 때 제 1 패러티를 생성하는 단계; 상기 셀 어레이로부터 읽혀진 데이터에 대한 제 2 패러티를 생성하는 단계; 및 상기 제 1 및 제 2 패러티를 비교하여, 상기 데이터의 에러를 검출하는 단계를 포함한다.
이 실시예에 있어서, 상기 반도체 메모리 장치는 낸드 플래시 메모리 장치인 것을 특징으로 한다. 이때 상기 제 2 패러티는 카피백 동작시 생성된다.
이 실시예에 있어서, 상기 제 1 패러티는 리던던시 셀 어레이에 저장되는 것을 특징으로 한다. 이때, 상기 에러 검출 방법은 상기 리던던시 셀 어레이를 리페어하는 단계를 더 포함한다.
이 실시예에 있어서, 상기 셀 어레이는 동일 구조를 갖는 복수개의 셀 어레이로 구분되는 것을 특징으로 한다. 이때 상기 제 1 및 제 2 패러티는 상기 각각의 셀 어레이마다 1비트의 패러티를 생성한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명에 따른 반도체 메모리 장치의 바람직한 제 1 실시예로서, 특히 낸드 플래시 메모리 장치에서 에러 검출 동작을 설명하기 위한 블록도이다. 도 1을 참조하면, 상기 낸드 플래시 메모리 장치(100)는 셀 어레이(110), 페이지 버퍼 (120), 칼럼 선택 회로(130), 패러티 발생기(140, 150), 데이터 입력 버퍼(160), 비교기(170), 제어로직(180), 클락 발생기(190), 리던던시 셀 어레이(210), 그리고 리던던시 페이지 버퍼(220)를 포함한다.
상기 셀 어레이(110)는 페이지 단위로 읽기 및 쓰기 동작을 수행하며, 상기 페이지 버퍼(120)는 상기 셀 어레이(110)에 쓸 데이터 또는 상기 셀 어레이(110)로부터 읽은 데이터를 임시로 저장한다. 상기 칼럼 선택 회로(130)는 외부에서 인가되는 칼럼 어드레스(ADDR) 및 어드레스 클락신호(ACLK)에 응답하여 선택된 비트라인을 액세스한다. 상기 칼럼 선택 회로(130)는 와이 게이트 회로(Y Gate Circuit), 칼럼 디코더, 어드레스 카운터 등을 포함하고 있다. 상기 셀 어레이(110), 상기 페이지 버퍼(120), 그리고 상기 칼럼 선택 회로(130)는 이 기술분야에서 통상의 지식을 가진 자에게 자명하므로 상세한 설명은 생략한다.
상기 리던던시 셀 어레이(210)는 에러 검출 코드(Error Detection Code; EDC)를 저장한다. 에러 검출 코드를 패러티(parity)라고 한다. 패러티는 상기 셀 어레이(110)의 한 페이지에 대한 1비트의 에러 정보를 가진다. 상기 리던던시 페이지 버퍼(220)는 상기 리던던시 셀 어레이(210)에 저장될 패러티를 임시로 저장한다.
상기 패러티 발생기(140, 150)는 패러티 클락신호(PCLK)에 응답하여 m(m은 자연수)비트의 데이터에 대한 1비트의 패러티를 생성한다. 상기 패러티 발생기(150)는 데이터 입력 과정에서 상기 데이터 입력 버퍼(160)로부터 m비트의 데이터를 입력받아서 1비트의 패러티를 생성한다. 상기 패러티 발생기(140)는 데이터를 출력하는 과정에서 상기 칼럼 선택 회로(130)로부터 m비트의 데이터를 입력받아서 1비트의 패러티를 생성한다. 상기 페러티 발생기(140, 150)는 동일한 구조 및 동작 원리를 가지며, 상기 페러티 발생기(140)의 내부 회로 구조 및 동작 원리는 후술되는 도2를 참조하여 상세히 설명한다.
상기 데이터 입력 버퍼(160)는 입출력 라인(IO)을 통해 입력된 데이터를 상기 칼럼 선택 회로(130) 및 상기 패러티 발생기(150)에 전달한다. 상기 비교기(170)는 상기 패러티 발생기(140) 및 리던던시 셀 어레이(210)로부터 제공되는 페러티를 비교하여 데이터의 에러를 검출한다. 즉, 상기 비교기(170)는 상기 셀 어레이(110)의 소스 페이지에 저장된 데이터를 읽는 과정에서 페일이 발생하면 페일신호(Fail)를 발생하고 페일이 발생하지 않았으면 패스신호(Pass)를 발생한다. 상기 비교기(170)의 내부 회로 구조 및 동작 원리는 후술되는 도 3을 참조하여 상세히 설명한다.
상기 제어로직(180)은 그 내부에 상태 레지스터(181)를 구비한다. 상기 상태 레지스터(181)는 상기 비교기(170)에서 발생된 패스신호 또는 페일신호를 저장한다. 상기 패스신호 또는 페일신호는 입출력 라인을 통해 외부에 출력된다.
상기 클락발생기(190)는 상기 제어로직(180)에 의해 제어되며, 상기 칼럼 선택 회로(130) 내에 있는 어드레스 카운터(도시되지 않음)를 동작시키기 위한 어드레스 클락신호(ACLK), 상기 패러티 발생기(140, 150)를 동작시키기 위한 패러티 클락신호(PCLK), 그리고 상기 비교기(170)로부터 패스신호 또는 페일신호를 발생시키기 위한 클락신호(FCLK)를 발생한다.
다시 도 1을 참조하여, 상기 낸드 플래시 메모리 장치(110)의 에러 검출 동작을 설명한다. 상기 데이터 입력 버퍼(160)를 통해 m비트의 데이터가 입력되면, 입력된 데이터는 상기 칼럼 선택 회로(130) 및 패러티 발생기(150)에 공급된다. 상기 칼럼 선택 회로(130)는 외부에서 인가되는 칼럼 어드레스(ADDR)에 응답하여 선택된 비트라인으로 데이터를 전달한다. 전달된 데이터는 상기 페이지 버퍼(120)에 임시로 저장된 후에 상기 셀 어레이(110)의 소스 페이지에 저장된다.
한편, 상기 제 1 패러티 발생기(150)는 공급된 m비트의 데이터로부터 1비트의 패러티를 생성한다. 생성된 패러티는 리던던시 페이지 버퍼(220)에 임시로 저장된 후에 상기 리던던시 셀 어레이(210)에 저장된다.
다음으로 카피백 동작이 시작되면, 먼저 상기 낸드 플래시 메모리 장치(100)는 소스 페이지에 저장된 데이터를 읽어서 상기 페이지 버퍼(120) 및 리던던시 페이지 버퍼(220)에 저장한다. 이때, 상기 셀 어레이(110)의 소스 페이지에 저장된 데이터를 읽는 과정에서 1비트의 에러가 발생될 수 있다. 그리고 상기 페이지 버퍼(120) 및 리던던시 페이지 버퍼(220)에 임시적으로 저장된 데이터는 다시 목표 페이지에 프로그램된다. 상기 페이지 버퍼(120)에 저장된 데이터가 목표 페이지에 프로그램되는 과정에서 상기 페이지 버퍼(120)에 저장된 데이터는 상기 칼럼 선택 회로(130)를 거쳐 패러티 발생기(140)에 입력된다. 상기 패러티 발생기(140)는 소스 페이지로부터 상기 페이지 버퍼(120)로 센싱된 데이터에 대한 1비트의 패러티가 생성한다.
그 다음에, 상기 비교기(170)는 상기 패러티 발생기(140)에서 생성된 패러티 및 상기 리던던시 페이지 버퍼(220)에 저장된 패러티를 비교하여 상기 소스 페이지를 읽는 과정에서 페일이 발생했는지 체크한다. 페일이 발생되지 않아서 패러터가 일치하면 패스신호(Pass)가 발생되고, 페일이 발생되어 페러티가 일치하지 않으면 페일신호(Fail)가 발생된다. 상기 패스신호 또는 페일신호는 상기 제어로직(180)의 상태 레지스터(181)에 저장되며 입출력 라인을 통해 외부로 출력된다.
도 2는 도 1에 도시된 패러티 발생기(140)를 보여주는 회로도이다. 상기 패러티 발생기(140)는 제 1 그룹의 XOR 게이트(G11~G18), 8개의 플립플롭(DFF1~DFF8), 제 2 그룹의 XOR 게이트(G21~G24), 제 3 그룹의 XOR 게이트(G31~G32), 그리고 XNOR 게이트(G41)를 포함한다.
상기 제 1 그룹의 XOR 게이트(G11~G18)는 각각 2개의 입력단을 가지며, 하나의 입력단은 칼럼 선택 회로(130)로부터 데이터를 입력받으며, 다른 하나의 입력단은 상기 플립플롭(DFF1~DFF8)으로부터 데이터를 입력받는다. 상기 제 1 그룹의 XOR 게이트(G11~G18)의 출력단은 상기 플립플롭(DFF1~DFF8)에 각각 입력된다.
상기 플립플롭(DFF1~DFF8)은 리셋신호(RST)에 의해 초기화된다. 상기 플립플롭(DFF1~DFF8)은 패러티 클락신호(PCLK)에 동기되어 상기 제 1 그룹의 XOR 게이트(G11~G18)의 출력단으로부터 입력받은 데이터를 출력한다.
상기 제 2 그룹의 XOR 게이트(G21~G24)는 각각 2개의 입력단을 가지며, 2개의 입력단은 상기 플립플롭(DFF1~DFF8)의 출력단에 연결된다. 즉, 제 1 및 제 2 플립플롭(DFF1, DFF2)의 출력단은 XOR 게이트(G21)의 입력단에 연결되고, 제 3 및 제 4 플립플롭(DFF3, DFF4)의 출력단은 XOR 게이트(G22)의 입력단에 연결되고, 제 5 및 제 6 플립플롭(DFF5, DFF6)의 출력단은 XOR 게이트(G23)의 입력단에 연결되고, 제 7 및 제 8 플립플롭(DFF7, DFF8)의 출력단은 XOR 게이트(G24)의 입력단에 연결된다. 제 3 그룹의 XOR 게이트(G31~G32)는 각각 2개의 입력단을 가지며, 2개의 입력단은 상기 제 2 그룹의 XOR 게이트(G21~G24)에 연결된다. 상기 XNOR 게이트(G41)는 2개의 입력단을 가지며, 상기 제 3 그룹의 XOR 게이트(G31~G32)의 출력단에 연결된다. 상기 XNOR 게이트(G41)는 출력단으로 1비트의 패러티(Y)를 발생한다.
도 2와 같은 구성을 가지는 패러티 발생기(140)는 8비트의 데이터를 반복해서 입력받으며, 입력된 데이터는 패러티 클락신호(PCLK)에 동기되어 출력된다. 상기 패러티 발생기(140)에 의하면, 입력 데이터(IN<0>~IN<7>) 중에서 데이터 '1'의 갯수가 홀수개인지를 체크할 수 있다. 즉, 데이터 '1'의 갯수가 홀수개이면 데이터 '0'의 패러티가 발생되고, 그렇지 않으면 데이터 '1'의 패러티가 발생된다.
도 3은 도 1에 도시된 비교기(170)를 보여주는 회로도이다. 도 3을 참조하면, 상기 비교기(170)는 XOR 게이트(G51)와 플립플롭(DFF9)을 포함한다.
상기 XOR 게이트(G51)는 2개의 입력단을 가지며, 하나의 입력단은 리던던시 페이지 버퍼(220)로부터 1비트의 패러티(X)를 입력받으며, 다른 하나의 입력단은 패러티 발생기(140)로부터 1비트의 패러티(Y)를 입력받는다. 두 패러티(X, Y)가 동일하면 데이터 '0'이 출력되고, 다르면 데이터 '1'이 출력된다. 상기 XOR 게이트(G51)로부터 출력된 데이터는 플립플롭(DFF9)에 입력된다.
상기 플립플립(DFF9)은 리셋신호(RST)에 의해 초기화되며, 클락신호(FCLK)에 동기되어 상기 XOR 게이트(G51)로부터 입력받은 데이터를 출력한다. 여기에서, 상 기 플립플롭(DFF9)에서 출력되는 데이터가 '0'이면 패스신호(Pass)이고, 데이터가 '1'이면 페일신호(Fail)이다.
도 1 내지 도 3에서는 본 발명에 따른 반도체 메모리 장치의 바람직한 실시예로서 낸드 플래시 메모리 장치의 카피백 동작에 대하여 설명하였으나, 본 발명에 따른 반도체 메모리 장치는 이에 국한되는 것은 아니다. 본 발명에 따른 반도체 메모리 장치(100)는 데이터 입력시 1비트의 패러티를 생성하고 생성된 데이터를 리던던시 셀 어레이(210)에 저장한다. 그리고 상기 셀 어레이(110)에 저장된 데이터를 읽는 과정에서 발생되는 에러를 검출하기 위해 패러티 발생기(140)를 구비하여 1비트의 패러티를 생성한다. 그리고 데이터 입력시 생성된 페러티와 비교하여 상기 셀 어레이(110)의 데이터를 읽는 과정에서 발생된 에러를 검출한다.
도 4 및 도 5는 본 발명에 따른 반도체 메모리 장치의 제 2 실시예로서, 낸드 플래시 메모리 장치에서 동일 구조를 갖는 셀 어레이가 복수개인 것을 보여주는 블록도이다. 여기서, 앞서 도시된 도 1에서와 동일한 참조부호는 동일한 기능을 하는 동일한 부재를 가리킨다. 도 4는 데이터 입력시 각각의 셀 어레이에 대응되는 4비트의 패러티가 생성되는 과정을 보여주는 블록도이고, 도 5는 카피백 동작시 각각의 셀 어레이에 대응되는 4비트의 패러티가 생성되는 과정을 보여주는 블록도이다.
도 4 및 도 5를 참조하면, 상기 낸드 플래시 메모리 장치(200)는 4개의 셀 어레이(111~114), 4개의 페이지 버퍼(121~124), 칼럼 선택 회로(131), 4개의 제 1 패러티 발생기(151~154), 4개의 제 2 패러티 발생기(141~144), 디멀티플렉서(155, 156), 퓨즈박스(157), 멀티플렉서(158), 데이터 입력 버퍼(160), 비교기(171), 리던던시 셀 어레이(211), 리페어 셀 어레이(212), 리던던시 페이지 버퍼(221), 그리고 리페어 페이지 버퍼(222)를 포함한다.
도 4를 참조하면, 상기 데이터 입력 버퍼(160)는 입출력 라인(IO)을 통해 m비트의 데이터가 입력받는다. 여기서 m비트의 데이터는 8비트 단위로 입력된다. 상기 칼럼 선택 회로(130)는 외부에서 인가되는 칼럼 어드레스(ADDR) 및 어드레스 클락신호(ACLK)에 응답하여 4개의 셀 어레이(111~114)에 데이터를 전달한다. 상기 데이터는 4개의 페이지 버퍼(121~124)에 임시적으로 저장된 후에 프로그램 커맨드에 응답하여 소스 페이지에 프로그램된다.
한편, 디멀티플렉서(155)는 상기 칼럼 어드레스(ADDR)에 응답하여 상기 데이터 입력 버퍼(160)로부터 입력된 데이터를 상기 제 1 패러티 발생기(151~154)에 제공한다.
각각의 제 1 패러티 발생기(151~154)는 각각의 셀 어레이(111~114)에 대응되는 1비트의 패러티를 생성한다. 예를 들면, 패러티 발생기(151)는 셀 어레이(111)의 소스 페이지에 저장된 데이터에 대한 1비트의 패러티를 생성한다. 상기 제 1 패러티 발생기(151~154)에서 생성된 4비트의 패러티는 상기 디멀티플렉서(156)에 입력된다. 상기 각각의 제 1 패러티 발생기(151~154)의 내부 회로 구조는 도 2에 도시된 패러티 발생기와 동일하다.
상기 디멀티플렉서(156)는 상기 퓨즈박스(157)에서 제공되는 선택신호(SEL)에 응답하여 리던던시 셀 어레이(211) 또는 리페어 셀 어레이(212)를 선택하고, 선 택된 셀 어레이에 4비트의 패러티를 전달한다. 상기 퓨즈박스(157)의 내부 구조 및 동작 원리는 후술되는 도 7을 참조하여 상세히 설명한다.
상기 리던던시 셀 어레이(211)는 4개의 셀 어레이(111~114)에 대응하여 4개의 리던던시 칼럼을 가지며, 한꺼번에 4비트의 패러티를 저장할 수 있다. 상기 4비트의 패러티는 리던던시 페이지 버퍼(221)에 임시적으로 저장된 후에 프로그램 커맨드에 응답하여 상기 리던던시 셀 어레이(211)에 프로그램된다. 한편, 상기 리페어 셀 어레이(212)는 상기 리던던시 셀 어레이(211)의 메모리 셀에 결함이 발생했을 때 그 결함을 대체하기 위한 셀 어레이이다. 리던던시 셀 어레이(211)에 결함이 발생하면, 상기 퓨즈박스(157) 내에 있는 퓨즈를 결선하여 리페어 셀 어레이(212)에 4비트의 패러티가 저장된다. 상기 4비트의 패러티는 리페어 페이지 버퍼(222)에 임시적으로 저장된 후에 프로그램 커맨드에 응답하여 상기 리페어 셀 어레이(212)에 프로그램된다.
도 5는 카피백 동작시 4비트의 패러티를 생성하고, 데이터 입력시 생성된 4비트의 패러티와 비교하여 소스 페이지의 데이터를 읽는 과정에서 발생된 에러를 검출하는 동작을 설명하기 위한 블록도이다.
카피백 동작은 소스 페이지에 저장된 데이터를 페이지 버퍼로 읽는 동작, 페이지 버퍼에 저장된 데이터를 목표 페이지에 프로그램하는 동작, 그리고 프로그램이 올바르게 되었는지 확인하는 프로그램 베리파이(verify) 동작 등으로 이루어진다.
카피백 동작이 시작되면, 상기 셀 어레이(111~114) 및 리던던시 셀 어레이 (211)의 소스 페이지에 저장된 데이터는 상기 페이지 버퍼(121~124) 및 리던던시 페이지 버퍼(221)에 저장된다. 이때 소스 페이지에 저장된 데이터를 읽는 과정에서 1비트의 에러가 발생될 수 있다.
상기 페이지 버퍼(121~124) 및 리던던시 페이지 버퍼(221)에 임시적으로 저장된 데이터는 다시 목표 페이지에 프로그램된다. 페이지 버퍼에 저장된 데이터가 목표 페이지에 프로그램되는 과정에서 상기 데이터는 상기 칼럼 선택 회로(131)를 거쳐 패러티 발생기(141~144)에 입력된다. 상기 패러티 발생기(141~144)는 소스 페이지로부터 상기 페이지 버퍼(121~124)로 센싱된 데이터에 대한 4비트의 패러티를 생성한다.
상기 비교기(171)는 상기 패러티 발생기(141~144)에서 생성된 4비트의 패러티 및 상기 리던던시 페이지 버퍼(221)에 저장된 4비트의 패러티를 비교하여 상기 소스 페이지에 저장된 데이터를 읽는 과정에서 페일이 발생했는지 검출한다. 상기 패러터가 일치하면 패스신호(Pass)가 발생되고, 일치하지 않으면 페일신호(Fail)가 발생된다. 상기 패스신호 또는 페일신호는 제어로직(도 1참조)(180)의 상태 레지스터(181)에 저장되며 입출력 라인을 통해 외부로 출력된다.
도 6은 도 5에 도시된 비교기(171)를 보여주는 회로도이다. 상기 비교기(171)는 4개의 XOR 게이트(G61~G64), 1개의 OR 게이트(G71), 그리고 1개의 플립플롭(DFF10)을 포함한다. 각각의 XOR 게이트(G61~G64)는 2개의 입력단을 가진다. 하나의 입력단은 패러티 발생기(141~144)에서 생성된 패러티를 입력받으며, 다른 하나의 입력단은 리던던시 페이지 버퍼(221)에 저장된 패러티를 입력받는다. 상기 OR 게이트(G71)는 4개의 입력단을 가지며, 상기 입력단은 상기 XOR 게이트(G61~G64)의 출력단에 연결된다. 상기 플립플롭(DFF10)은 클락신호(FCLK)에 동기되어 패스신호 또는 페일신호를 발생한다. 상기 비교기(171)의 동작 원리는 도 3에 도시된 비교기(170)와 동일하다.
도 7은 도 4 및 도 5에 도시된 퓨즈박스(157)를 보여주는 회로도이다. 상기 퓨즈박스(157)는 퓨즈(61)를 구비하며 상기 퓨즈(61)의 절단 여부에 따라 선택신호(SEL)의 로직 레벨이 결정된다. 만약, 상기 퓨즈(61)가 절단된 경우 리셋신호(RST)의 로직 '하이 레벨'에 응답하여 트랜지스터(TN1)가 턴-온 되어 인버터(INV1)의 입력단은 로직 '로우 레벨'이 된다. 상기 인버터(INV1)의 출력단에서 '하이 레벨' 선택신호(SEL)가 발생한다. 따라서 상기 퓨즈(61)의 절단은 선택신호(SEL)를 '하이 레벨'로 활성화시킨다. 반면에, 상기 퓨즈(61)가 연결된 경우에는 상기 퓨즈(61)를 통해 전원전압(VDD)이 공급되기 때문에 상기 트랜지스터(TN1)가 턴-오프된 상태에서 상기 인버터(INV1)의 입력단은 '하이 레벨'이 되어 상기 인버터(INV1)의 출력단에서 '로우 레벨'의 선택신호(SEL)가 발생한다. 따라서 상기 퓨즈(61)의 연결은 선택신호(SEL)를 '로우 레벨'로 비활성화시킨다.
다시, 도 4 및 도 5로 돌아가서, 상기 퓨즈 박스(157)의 퓨즈(61)가 연결되는 경우에는 디멀티플렉서(156) 및 멀티플렉서(158)는 리던던시 셀 어레이(211) 및 리던던시 페이지 버퍼(221)가 활성화되도록 하고, 절단된 경우에는 리페어 셀 어레이(212) 및 리페어 페이지 버퍼(222)가 활성화되도록 한다.
본 발명에 따른 낸드 플래시 메모리 장치(200)는 데이터 입력시 각각의 셀 어레이에 해당하는 4비트의 패러티를 생성하고 생성된 패러티를 리던던시 셀 어레이(210)에 저장한다. 그리고 카피백 동작시 4개의 패러티 발생기를 통해 4비트의 패러티를 생성한다. 그리고 데이터 입력시 및 카피백 동작시 생성된 페러티를 비교하여 소스 페이지에 저장된 데이터를 읽는 과정에서 발생된 에러를 검출한다.
도 4 내지 도 7은 본 발명에 따른 반도체 메모리 장치의 다른 실시예로서, 4개의 동일 구조의 셀 어레이를 갖는 낸드 플래시 메모리 장치에 대하여 설명하였으나, 본 발명은 반드시 4개의 셀 어레이에 국한되는 것은 아니다.
한편, 본 발명의 상세한 설명에서는 바람직한 실시예로서 낸드 플래시 메모리 장치에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 다른 반도체 메모리 장치에서도 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 반도체 메모리 장치에 의하면, 셀 어레이에 저장된 데이터를 읽는 과정에서 발생된 에러를 검출할 수 있다. 특히, 낸드 플래시 메모리 장치에 있어서 카피백 동작시 소스 페이지의 데이터를 읽는 과정에서 발생된 에러를 검출할 수 있다.

Claims (25)

  1. 데이터를 저장하는 셀 어레이;
    상기 데이터에 대한 제 1 패러티를 저장하는 리던던시 셀 어레이;
    상기 셀 어레이로부터 읽혀진 데이터에 대한 제 2 패러티를 생성하는 패러티 발생기; 및
    상기 제 1 및 제 2 패러티를 비교하여, 상기 데이터의 에러를 검출하는 비교기를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 반도체 메모리 장치는, 낸드 플래시 메모리 장치인 것을 특징으로 하는 반도체 메모리 장치
  3. 제 2 항에 있어서,
    상기 패러티 발생기는, 카피백 동작시 상기 제 2 패러티를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 데이터 입력시 상기 제 1 패러티를 생성하는 패러티 발생기를 더 포함하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 리던던시 셀 어레이를 리페어하기 위한 리페어 셀 어레이를 더 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 리페어 셀 어레이는, 상기 리던던시 셀 어레이와 동일한 셀 구조를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 리던던시 셀 어레이 또는 상기 리페어 셀 어레이를 선택하기 위한 선택수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 선택수단은, 퓨즈박스로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 제 1 및 제 2 패러티는, 각각 1비트인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 셀 어레이는, 동일 구조를 갖는 복수개의 셀 어레이로 구분되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제 1 및 제 2 패러티는, 상기 각각의 셀 어레이마다 1비트의 패러티를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 데이터를 저장하는 셀 어레이;
    상기 데이터 입력시 상기 데이터에 대한 제 1 패러티를 생성하는 제 1 패러티 발생기;
    상기 셀 어레이로부터 읽혀진 데이터에 대한 제 2 패러티를 생성하는 제 2 패러티 발생기; 및
    상기 제 1 및 제 2 패러티를 비교하여, 상기 데이터의 에러를 검출하는 비교기를 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 반도체 메모리 장치는, 낸드 플래시 메모리 장치인 것을 특징으로 하는 반도체 메모리 장치
  14. 제 13 항에 있어서,
    상기 제 2 패러티 발생기는, 카피백 동작시 상기 제 2 패러티를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 12 항에 있어서,
    상기 제 1 패러티를 저장하는 리던던시 셀 어레이를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 12 항에 있어서,
    상기 제 1 및 제 2 패러티는, 각각 1비트인 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 12 항에 있어서,
    상기 셀 어레이는, 동일 구조를 갖는 복수개의 셀 어레이로 구분되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 제 1 및 제 2 패러티는, 상기 각각의 셀 어레이마다 1비트의 패러티를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 반도체 메모리 장치의 에러 검출 방법에 있어서:
    셀 어레이에 데이터를 입력할 때 제 1 패러티를 생성하는 단계;
    상기 셀 어레이에 저장된 데이터를 입력받아서 제 2 패러티를 생성하는 단계; 및
    상기 제 1 및 제 2 패러티를 비교하여, 상기 데이터의 에러를 검출하는 단계를 포함하는 에러 검출 방법.
  20. 제 19 항에 있어서,
    상기 반도체 메모리 장치는, 낸드 플래시 메모리 장치인 것을 특징으로 하는 에러 검출 방법.
  21. 제 20 항에 있어서,
    상기 제 2 패러티는, 카피백 동작시 생성되는 것을 특징으로 하는 에러 검출 방법.
  22. 제 19 항에 있어서,
    상기 제 1 패러티는, 리던던시 셀 어레이에 저장되는 것을 특징으로 하는 에러 검출 방법.
  23. 제 22 항에 있어서,
    상기 리던던시 셀 어레이를 리페어하는 단계를 더 포함하는 에러 검출 방법.
  24. 제 19 항에 있어서,
    상기 셀 어레이는, 동일 구조를 갖는 복수개의 셀 어레이로 구분되는 것을 특징으로 하는 에러 검출 방법.
  25. 제 24 항에 있어서,
    상기 제 1 및 제 2 패러티는, 상기 각각의 셀 어레이마다 1비트의 패러티를 생성하는 것을 특징으로 하는 에러 검출 방법.
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