KR20060013278A - Method of fabricating a mim capacitor - Google Patents

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김성태
김영선
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Abstract

엠아이엠 캐패시터 제조 방법을 제공한다. 상기 엠아이엠 캐패시터 제조 방법은 층간 절연막을 관통하는 콘택 플러그를 형성하는 것을 구비한다. 상기 콘택 플러그 상부면에 타이타늄 실리사이드막을 형성한다. 상기 타이타늄 실리사이드막 형성 후 잔류된 티타늄을 질화 가스를 이용하여 플라즈마 처리한다. 상기 타이타늄 실리사이드막 상부에 잔존하는 자연 산화막 및 질화 처리에 의해 형성된 타이타늄질화막을 세정 공정을 진행하여 제거한다. 상기 세정 공정을 진행한 층간 절연막 상부에 식각 정지막 및 몰딩막을 차례로 형성한다. 상기 몰딩막을 패터닝하여 상기 콘택 플러그 상부의 상기 타이타늄 실리사이드막을 노출시키는 하부전극 콘택홀을 형성한다. 상기 하부전극 콘택홀의 내벽을 덮는 하부 전극을 형성한다. 상기 몰딩막을 제거하고, 상기 하부 전극을 덮는 유전막 및 상부 전극을 차례로 형성한다. Provided is a method for manufacturing an M capacitor. The MMC capacitor manufacturing method includes forming a contact plug penetrating the interlayer insulating film. A titanium silicide layer is formed on an upper surface of the contact plug. The titanium remaining after the titanium silicide layer is formed is plasma treated using a nitride gas. The titanium nitride film formed by the natural oxide film and the nitriding treatment remaining on the titanium silicide film is removed by a cleaning process. An etch stop film and a molding film are sequentially formed on the interlayer insulating film which has undergone the cleaning process. The molding layer is patterned to form lower electrode contact holes exposing the titanium silicide layer on the contact plug. A lower electrode covering an inner wall of the lower electrode contact hole is formed. The molding layer is removed, and a dielectric layer and an upper electrode covering the lower electrode are sequentially formed.

실리사이드, 오믹 콘택층, 습식 식각액, 침투Silicide, ohmic contact layer, wet etchant, penetration

Description

엠아이엠 캐패시터 제조 방법{Method of fabricating a MIM capacitor}Method of fabricating a MIM capacitor

도1a 내지 도1f는 본 발명에 의한 엠아이엠 캐패시터 제조 방법을 순차적으로 나타낸 공정 단면도들이다. 1A to 1F are cross-sectional views sequentially illustrating a method of manufacturing an M capacitor according to the present invention.

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 엠아이엠 캐패시터 제조 방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing an M capacitor.

일반적으로 반도체 메모리 소자, 특히 디램(DRAM;Dynamic Random Access Memory)은 단위 셀의 캐패시터에 데이터를 저장하는 메모리 장치이다. 즉, 상기 디램의 단위 셀은 직렬 연결된 하나의 억세스 트랜지스터 및 하나의 셀 캐패시터로 구성된다. In general, a semiconductor memory device, particularly a dynamic random access memory (DRAM), is a memory device that stores data in a capacitor of a unit cell. That is, the unit cell of the DRAM is composed of one access transistor and one cell capacitor connected in series.

상기 셀 캐패시터로 종래에는 MIS(Metal-insulator-silicon) 구조가 적용되어 왔다. 상기 MIS 구조의 캐패시터는 하부전극인 스토리지 전극(storage electrode)으로서 폴리실리콘이 배치된다. 그리고, 상부전극인 플레이트 전극(plate electrode)으로서 금속이 배치된다. 상기 스토리지 전극과 상기 플레이트 전극 사이에 유전막이 배치된다. 그러나 상기 MIS 구조의 경우, 상기 폴리실리콘 전극과 유전막의 계면에서 산화 반응이 일어나 전기적인 특성을 변화시키는 단점이 있다. 또한, 폴리실리콘 전극들에 인가되는 전압의 크기에 따라 상기 캐패시터는 불균일한 정전 용량을 나타낸다. 예를 들어, 캐패시터 전극들이 n형 불순물로 도핑되고, 상부 전극에 음의 전압이 인가되면, 하부 전극의 표면에 정공들이 유기된다. 즉 하부 전극의 표면에 공핍층(Depletion layer)이 형성될 수 있으며, 이러한 공핍층의 폭은 음 전압의 크기에 따라 변화한다. 이로 인하여 캐패 시터 정전 용량이 일정하지 않고 전극들에 인가되는 전압의 크기에 따라 변화된다. 결국, 캐패시턴스의 비선형적인 특성으로 인해 아날로그 회로를 갖는 반도체 소자에는 적합하지 못한 단점이 있다. As the cell capacitor, a metal-insulator-silicon (MIS) structure has been conventionally applied. In the capacitor of the MIS structure, polysilicon is disposed as a storage electrode which is a lower electrode. Then, metal is disposed as a plate electrode which is an upper electrode. A dielectric layer is disposed between the storage electrode and the plate electrode. However, in the case of the MIS structure, an oxidation reaction occurs at an interface between the polysilicon electrode and the dielectric layer, thereby changing electrical characteristics. In addition, depending on the magnitude of the voltage applied to the polysilicon electrodes, the capacitor exhibits non-uniform capacitance. For example, when the capacitor electrodes are doped with n-type impurities and a negative voltage is applied to the upper electrode, holes are induced on the surface of the lower electrode. That is, a depletion layer may be formed on the surface of the lower electrode, and the width of the depletion layer changes according to the magnitude of the negative voltage. As a result, the capacitor capacitance is not constant and changes depending on the magnitude of the voltage applied to the electrodes. As a result, there is a disadvantage that it is not suitable for a semiconductor device having an analog circuit due to the nonlinear nature of the capacitance.

상기 폴리실리콘을 하부 전극을 사용함에 따른 공핍층 발생을 방지하기 위하여 최근에는 상부 전극 및 하부 전극을 모두 금속층으로 형성하는 MIM 구조가 적용되고 있다. 그 중에서 특히 상기 하부 전극으로 타이타늄 질화막(TiN)으로 형성하는 구조가 적용되고 있다. 상기 타이타늄하부 전극을 구비한 캐패시터는 비저항이 작고 내부 공핍에 의한 기생 캐패시턴스 발생이 없기 때문에 전기적 신뢰성이 우수하다. In order to prevent the depletion layer generated by using the lower electrode of the polysilicon, a MIM structure in which both the upper electrode and the lower electrode are formed of a metal layer has recently been applied. In particular, a structure in which the lower electrode is formed of a titanium nitride film (TiN) is applied. The capacitor having the titanium lower electrode has excellent electrical reliability because the resistivity is small and there is no parasitic capacitance caused by internal depletion.

그런데, 상기 하부 전극 물질로 이용되는 폴리 실리콘막 대신 타이타늄질화막(TiN)으로 변경함에 따라 타이타늄 질화막 하부 전극과 그 하부에 배치된 폴리실리콘 플러그 계면에서 콘택 저항이 증가하게 되어 소자의 동작 특성이 저하된다. 이러한 콘택 저항을 개선시키기 위해 오믹 콘택층인 타이타늄 실리사이드막을 플러그 상부 표면에 형성하는 방법이 적용되고 있다. However, as the titanium nitride layer (TiN) is used instead of the polysilicon layer used as the lower electrode material, the contact resistance increases at the lower surface of the titanium nitride layer and the polysilicon plug interface disposed thereunder, thereby deteriorating the operating characteristics of the device. . In order to improve such contact resistance, a method of forming a titanium silicide layer, which is an ohmic contact layer, on the plug upper surface is applied.                         

상기 플러그 상부면에 타이타늄 실리사이드층을 형성한 후에 금속층으로 이루어진 하부 전극을 형성하는 방법이 미국특허 6,660,620호에 "금속 패턴 형성 방법(Method of forming noble metal pattern)" 이라는 제목으로 랜 등(Lane et al.)에 의해 개시된바 있다. After forming a titanium silicide layer on the upper surface of the plug, a method of forming a lower electrode made of a metal layer is described in US Pat. No. 6,660,620 entitled "Method of forming noble metal pattern" by Lan et al. .).

상기 미국 특허 6,660,620호에 따르면, 금속층의 선택적인 식각 공정으로 캐패시터와 같은 다양한 반도체 소자를 정의하는 방법뿐만 아니라, 금속층 식각 공정의 정확성을 향상시키는 방법이 제공된다. 더욱 상세하게는, 첫번째 절연층(24)에 개구부을 형성한다. 상기 개구부를 채우는 폴리실리콘 플러그(50)를 형성한다. 상기 폴리실리콘 플러그 상부면에 타이타늄 실리사이드(TiSi2)를 형성한다. 상기 첫 번째 절연층(24) 상부에 두번째 절연층(25)를 형성한다. 상기 두 번째 절연층(25)에 상기 타이타늄 실리사이드를 노출시키는 개구부를 형성한다. 상기 개구부 및 두 번째 절연층(25)을 덮는 캐패시터 하부 전극(60)을 콘포멀하게 형성한다. 상기 하부 전극 상에 유전막(62) 및 상부 전극(65)을 차례로 형성한다. According to US Pat. No. 6,660,620, a method of defining various semiconductor devices such as capacitors as a selective etching process of a metal layer, as well as a method of improving the accuracy of the metal layer etching process is provided. More specifically, an opening is formed in the first insulating layer 24. A polysilicon plug 50 is formed to fill the opening. Titanium silicide (TiSi 2 ) is formed on the upper surface of the polysilicon plug. The second insulating layer 25 is formed on the first insulating layer 24. An opening is formed in the second insulating layer 25 to expose the titanium silicide. The capacitor lower electrode 60 covering the opening and the second insulating layer 25 is conformally formed. The dielectric layer 62 and the upper electrode 65 are sequentially formed on the lower electrode.

상기 미국 특허 6,660,620에 따르면, 상기 폴리실리콘 플러그와 하부 전극 계면에 오믹 콘택층(ohmic contact layer)으로 타이타늄 실리사이드층을 형성함으로써 콘택 저항 증가를 방지할 수 있다. 상기 폴리실리콘 플러그 상부면에 형성된 오믹 콘택층, 즉 타이타늄 실리사이드층(TiSi2)을 형성한 후에 미반응 티타늄이 잔류하게된다. 상기 미반응 티타늄이 남아 있는 상태에서 플러그보다 콘택홀 선폭을 크게 하거나, 콘택홀 패터닝시 오정렬이 발생하면 상기 미반응 티타늄이 후속 몰딩 막 습식 식각 공정시에 습식 식각액의 침투 경로가 된다. 이로 인하여 하부의 첫 번째 절연막 즉, 몰딩막에 식각액이 침투되어 전기적 특성을 열화 시킬 수 있다. 결국, 이로 인해 스토리지 노드가 쓰러져 스토리지 노드간 브리지를 유발할 수 있다. According to US Pat. No. 6,660,620, an increase in contact resistance can be prevented by forming a titanium silicide layer as an ohmic contact layer at the polysilicon plug and the lower electrode interface. After forming the ohmic contact layer formed on the upper surface of the polysilicon plug, that is, the titanium silicide layer TiSi 2 , unreacted titanium remains. If the contact hole line width is larger than the plug in the state where the unreacted titanium remains, or misalignment occurs during contact hole patterning, the unreacted titanium becomes a penetration path of the wet etchant during the subsequent molding film wet etching process. As a result, an etchant penetrates into the lower first insulating layer, that is, the molding layer, thereby deteriorating electrical characteristics. Eventually, this can cause the storage node to collapse and cause bridges between the storage nodes.

본 발명이 이루고자 하는 기술적 과제는 미반응 티타늄에 의해 발생하는 식각 결함을 방지하여 소자의 신뢰성을 향상시킬 수 있는 엠아이엠 캐패시터 제조 방법을 제공하는 것이다.The technical problem to be achieved by the present invention is to provide an M capacitor manufacturing method that can improve the reliability of the device by preventing the etching defect caused by the unreacted titanium.

상기 기술적 과제를 해결하기 위한 본 발명은 엠아이엠 캐패시터 제조 방법을 제공한다. 상기 엠아이엠 캐패시터 제조 방법은 층간 절연막을 관통하는 콘택 플러그를 형성하는 것을 구비한다. 상기 콘택 플러그 상부면에 타이타늄 실리사이드막을 형성한다. 상기 타이타늄 실리사이드막 형성 후 잔류된 티타늄을 질화 가스를 이용하여 플라즈마 처리한다. 상기 타이타늄 실리사이드막 상부에 잔존하는 자연 산화막 및 질화 처리에 의해 형성된 타이타늄질화막을 세정 공정을 진행하여 제거한다. 상기 세정 공정을 진행한 층간 절연막 상부에 식각 정지막 및 몰딩막을 차례로 형성한다. 상기 몰딩막을 패터닝하여 상기 콘택 플러그 상부의 상기 타이타늄 실리사이드막을 노출시키는 하부전극 콘택홀을 형성한다. 상기 하부전극 콘택홀의 내벽을 덮는 하부 전극을 형성한다. 상기 몰딩막을 제거하고, 상기 하부 전극을 덮는 유전막 및 상부 전극을 차례로 형성한다. The present invention for solving the above technical problem provides a method for manufacturing an M capacitor. The MMC capacitor manufacturing method includes forming a contact plug penetrating the interlayer insulating film. A titanium silicide layer is formed on an upper surface of the contact plug. The titanium remaining after the titanium silicide layer is formed is plasma treated using a nitride gas. The titanium nitride film formed by the natural oxide film and the nitriding treatment remaining on the titanium silicide film is removed by a cleaning process. An etch stop film and a molding film are sequentially formed on the interlayer insulating film which has undergone the cleaning process. The molding layer is patterned to form lower electrode contact holes exposing the titanium silicide layer on the contact plug. A lower electrode covering an inner wall of the lower electrode contact hole is formed. The molding layer is removed, and a dielectric layer and an upper electrode covering the lower electrode are sequentially formed.                     

상기 엠아이엠 캐패시터 제조 방법에 있어서, 상기 상부 전극은 타이타늄, 텅스텐, 탄탈륨, 타이타늄 질화막, 텅스텐 질화막의 일군에서 선택된 어느 하나 이상으로 형성할 수 있다. In the ME capacitor manufacturing method, the upper electrode may be formed of any one or more selected from the group consisting of titanium, tungsten, tantalum, titanium nitride film and tungsten nitride film.

상기 엠아이엠 캐패시터 제조 방법에 있어서, 상기 질화 가스를 용한 플라즈마 처리는 NH3 또는 N2 가스를 이용하여 실시할 수 있다. In the ME capacitor manufacturing method, the plasma treatment using the nitride gas can be performed using NH 3 or N 2 gas.

상기 엠아이엠 캐패시터 제조 방법에 있어서, 상기 하부 전극을 형성하는 것은 상기 콘택홀 내벽 및 몰딩막 상부면을 덮는 하부 도전막을 형성하고, 상기 하부 도전막을 에치백하여 상기 몰딩 산화막 상부면을 노출시키는 것을 포함할 수 있다. In the ME capacitor manufacturing method, forming the lower electrode includes forming a lower conductive layer covering the inner wall of the contact hole and the upper surface of the molding layer, and etching back the lower conductive layer to expose the upper surface of the molding oxide layer. can do.

상기 엠아이엠 캐패시터 제조 방법에 있어서, 상기 몰딩막 제거 공정은 LAL 용액 또는 HF 용액을 이용한 습식 식각 공정으로 실시할 수 있다. In the MMC capacitor manufacturing method, the molding film removal process may be performed by a wet etching process using a LAL solution or HF solution.

상기 엠아이엠 캐패시터 제조 방법에 있어서, 상기 세정 공정은 HF 세정 용액을 이용하여 실시할 수 있다. In the MIM capacitor manufacturing method, the cleaning step may be performed using an HF cleaning solution.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the scope of the invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Like numbers refer to like elements throughout.                     

도1a 내지 도1f는 본 발명에 의한 엠아이엠 캐패시터 제조 방법을 순차적으로 나타낸 공저 단면도들이다. 1A to 1F are co-sectional cross-sectional views sequentially illustrating a method of manufacturing an M capacitor according to the present invention.

도1a를 참조하면, 반도체 기판(100)에 활성 영역을 한정하기 위하여 소자 분리막(102)을 형성한다. 상기 소자 분리막(미도시함)은 통상의 STI(Shallow trench isolation) 공정으로 진행할 수 있다. 이어서, 게이트 절연막(102), 도전막(104) 및 금속 실리사이드막(106)을 순차로 형성한다. 상기 도전막(104)은 폴리실리콘막으로 형성할 수 있다. 상기 금속 실리사이드막(106)은 텅스텐막으로 형성할 수 있다. 상기 금속 실리사이드막(106), 도전막(104) 및 게이트 절연막(102)을 사진 및 식각 공정으로 패터닝하여 게이트 패턴(108)을 형성한다. 상기 게이트 패턴(108) 및 소자 분리막(미도시함)을 이온 주입 마스크로 이용한 저농도 이온 주입을 실시하여 상기 반도체 기판(100)의 활성 영역에 저농도 불순물 영역(110)을 형성한다. 상기 게이트 패턴(108)이 형성된 반도체 기판(100) 전면에 스페이서용 절연막을 콘포멀하게 형성할 수 있다. 상기 절연막을 이방성 식각 공정으로 패터닝하여 상기 게이트 패턴(108) 양쪽 측벽에 절연막 스페이서(112)를 형성한다.Referring to FIG. 1A, an isolation layer 102 is formed to define an active region of a semiconductor substrate 100. The device isolation layer (not shown) may proceed in a conventional shallow trench isolation (STI) process. Next, the gate insulating film 102, the conductive film 104, and the metal silicide film 106 are sequentially formed. The conductive film 104 may be formed of a polysilicon film. The metal silicide film 106 may be formed of a tungsten film. The metal silicide layer 106, the conductive layer 104, and the gate insulating layer 102 are patterned by photolithography and etching to form a gate pattern 108. Low concentration impurity regions 110 are formed in the active region of the semiconductor substrate 100 by performing low concentration ion implantation using the gate pattern 108 and the isolation layer (not shown) as an ion implantation mask. An insulating film for a spacer may be conformally formed on the entire surface of the semiconductor substrate 100 on which the gate pattern 108 is formed. The insulating layer is patterned by an anisotropic etching process to form insulating layer spacers 112 on both sidewalls of the gate pattern 108.

상기 절연막 스페이서(112)가 형성된 게이트 패턴(108) 및 소자 분리막(미도시함)을 이온 주입 마스크로 이용한 고농도 이온 주입을 실시하여 상기 반도체 기판(100)에 고농도 불순물 영역(114)을 형성한다. 상기 저농도 불순물 영역(110) 및 고농도 불순물 영역(114)은 트랜지스터의 소오스/드레인(116)영역이다. 상기 소오스 또는 드레인 영역(116)은 캐패시터의 접속 영역 또는 금속 배선의 접속 영역이 된다. High concentration impurity regions 114 are formed on the semiconductor substrate 100 by using high concentration ion implantation using the gate pattern 108 and the device isolation layer (not shown) having the insulating layer spacer 112 as an ion implantation mask. The low concentration impurity region 110 and the high concentration impurity region 114 are source / drain 116 regions of the transistor. The source or drain region 116 becomes a connection region of a capacitor or a connection region of a metal wiring.                     

도1b를 참조하면, 상기 게이트 패턴(108)과, 소오스/드레인 영역(116)으로 구성되는 트랜지스터가 형성된 결과물 상에 층간 절연막(118)을 형성한다. 상기 층간 절연막(118)에 대한 선택적 사진 식각 공정을 진행하여 상기 소오스 또는 드레인 영역(116) 중 어느 하나를 노출시키는 콘택홀(120)을 형성한다. Referring to FIG. 1B, an interlayer insulating layer 118 is formed on a resultant product in which a transistor including the gate pattern 108 and a source / drain region 116 is formed. A selective photolithography process is performed on the interlayer insulating layer 118 to form a contact hole 120 exposing any one of the source or drain regions 116.

상기 콘택홀(120)을 채우는 도전막을 상기 층간 절연막(118) 상부에 형성한다. 상기 도전막을 화학 기계적 연마 공정 등을 사용하여 평탄화하여 상기 층간 절연막(118) 상부면을 노출시킨다. 이에 따라, 상기 소오스 또는 드레인(118)에 접속되는 콘택 플러그(122)가 형성된다. 상기 콘택 플러그(122)는 폴리실리콘막으로 형성된다. A conductive film filling the contact hole 120 is formed on the interlayer insulating film 118. The conductive film is planarized using a chemical mechanical polishing process or the like to expose an upper surface of the interlayer insulating film 118. As a result, a contact plug 122 connected to the source or drain 118 is formed. The contact plug 122 is formed of a polysilicon film.

도1c를 참조하면, 상기 콘택 플러그(122)를 포함하는 층간 절연막(118) 전면에 타이타늄막을 형성한다. 그리고, 실리사이드 공정을 실시하여 상기 콘택 플러그(122) 상부면에 타이타늄 실리사이드막(124)이 형성되도록 한다. 상기 타이타늄 실리사이드막(124)은 상기 콘택 플러그(122)와 후속 형성될 하부 전극간의 오믹 콘택층으로서, 콘택 저항을 개선시키는 역할을 한다. Referring to FIG. 1C, a titanium film is formed on the entire surface of the interlayer insulating film 118 including the contact plug 122. In addition, a silicide process is performed to form a titanium silicide layer 124 on an upper surface of the contact plug 122. The titanium silicide layer 124 is an ohmic contact layer between the contact plug 122 and a lower electrode to be formed subsequently, and serves to improve contact resistance.

이어서, 상기 실리사이드화 공정시 반응하지 않은 타이타늄을 통상적인 습식 식각 공정을 실시하여 제거할 수 있다. 상기 습식 식각 공정을 실시한 후에도 잔존하는 타이타늄을 질화 가스를 이용하여 플라즈마 처리한다. 상기 질화 가스로는 NH3 또는 N2 가스를 이용할 수 있다. 상기 질화 플라즈마 공정을 진행함으로써 타이타늄 실리사이드막(124) 상부 및 상기 층간 절연막(118) 상부면에 타이타늄 질화막 및 자연 산화막이 형성되므로, 이를 제거하기 위한 세정 공정을 진행한다. 상기 세정 공정은 HF 세정 용액을 이용하여 실시한다. Subsequently, titanium that has not reacted in the silicidation process may be removed by a conventional wet etching process. The titanium remaining after the wet etching process is subjected to plasma treatment using a nitride gas. NH 3 or N 2 gas may be used as the nitriding gas. By performing the nitride plasma process, since the titanium nitride film and the natural oxide film are formed on the upper surface of the titanium silicide layer 124 and the upper surface of the interlayer insulating layer 118, a cleaning process is performed to remove them. The cleaning step is carried out using a HF cleaning solution.

상기 콘택 플러그(122) 및 타이타늄 실리사이드막(124) 및 형성된 층간 절연막(118) 상부에 식각 정지막(126)을 형성한다. 상기 식각 정지막(126)은 실리콘 산화질화막(SiON) 또는 실리콘질화막(SiN)을 이용할 수 있다. An etch stop layer 126 is formed on the contact plug 122, the titanium silicide layer 124, and the formed interlayer insulating layer 118. The etch stop layer 126 may use a silicon oxynitride layer (SiON) or a silicon nitride layer (SiN).

도1d를 참조하면, 상기 식각 정지막(126) 상부에 몰딩막(128)을 형성한다. 상기 몰딩막(128)은 PE-TEOS, BPSG 또는 PSG로 형성할 수 있다. 상기 몰딩막(128)은 상기 식각 정지막(126)과의 습식식각 선택비가 높은 물질로 형성하는 것이 바람직하다. 상기 몰딩막(128) 및 식각 정지막(126)에 대한 선택적인 사진 및 식각 공정을 사용한 패터닝을 실시하여 상기 타이타늄 실리사이드막(124) 상부면을 노출시키는 하부 전극 콘택홀(130)을 형성한다. 상기 하부 전극 콘택홀(130) 내부 및 상기 몰딩막(128) 표면을 덮는 타이타늄질화막을 콘포멀 하게 형성할 수 있다. 상기 타이타늄 질화막은 CVD, ALD, PECVD 및 PEALD 방법 중 선택된 어느 하나의 방법으로 형성할 수 있다. Referring to FIG. 1D, a molding layer 128 is formed on the etch stop layer 126. The molding layer 128 may be formed of PE-TEOS, BPSG, or PSG. The molding layer 128 may be formed of a material having a high wet etching selectivity with respect to the etch stop layer 126. The lower electrode contact hole 130 exposing the upper surface of the titanium silicide layer 124 is formed by performing patterning using the selective photolithography and etching processes of the molding layer 128 and the etch stop layer 126. A titanium nitride layer covering the lower electrode contact hole 130 and the surface of the molding layer 128 may be conformally formed. The titanium nitride film may be formed by any one selected from CVD, ALD, PECVD, and PEALD methods.

상기 타이타늄 질화막이 형성된 반도체 기판 전면에 희생막(132)을 형성한다. 상기 희생막(132)은 PE-TEOS, BPSG 또는 PSG막으로 형성할 수 있다. 상기 희생막(132)은 상기 몰딩막(128)과 식각 선택비가 작아 후속 몰딩막 및 희생막 제거시 동시에 제거되도록 것이 바람직하다. 상기 희생막(132) 및 타이타늄 질화막을 화학 기계적 연마 공정으로 평탄화하여 상기 몰딩막(128) 상부면을 노출시켜 하부 전극(134)을 형성한다. 또는, 희생막(132) 형성 공정을 진행하지 않고 상기 타이타늄질 화막을 에치백하여 상기 몰딩막(128) 상부면을 노출시키는 하부 전극(134)을 형성할 수 있다. A sacrificial layer 132 is formed on the entire surface of the semiconductor substrate on which the titanium nitride layer is formed. The sacrificial layer 132 may be formed of a PE-TEOS, a BPSG, or a PSG layer. The sacrificial layer 132 may have a small etching selectivity with respect to the molding layer 128 so that the sacrificial layer 132 may be simultaneously removed when the molding layer and the sacrificial layer are removed. The sacrificial layer 132 and the titanium nitride layer are planarized by a chemical mechanical polishing process to expose the upper surface of the molding layer 128 to form a lower electrode 134. Alternatively, the lower electrode 134 may be formed to etch back the titanium nitride layer without exposing the sacrificial layer 132 to expose the upper surface of the molding layer 128.

도1e를 참조하면, 상기 몰딩막(128) 및 희생막(132)을 습식 식각 공정으로 제거한다. 상기 습식 식각 공정은 LAL 습식 식각 용액 또는 HF 습식 식각 용액을 사용하여 실시할 수 있다. 이때, 상기 몰딩막(128) 제거 공정시 상기 폴리실리콘 콘택 플러그(122) 상부에는 오믹 콘택층인 타이타늄 실리사이드막(124)이 형성되어 있다. 또한, 상기 층간 절연막(118) 상부에 잔존하는 미반응 티타늄이 모두 제거되었기 때문에, 상기 콘택홀 식각 공정시 미스 얼라인이 발생하여도 상기 몰딩막(128) 및 희생막(132) 제거 공정 동안 습식 식각액(wet etchant)이 상기 층간 절연막(118)내로 침투되지 않는다. 이에 따라, 층간 절연막(118)으로의 습식 식각액 침투 현상이 방지되어 스토리지 노드의 쓰러짐이 발생하지 않는다. 결국, 상기 오믹 콘택층인 타이타늄 실리사이드막(124)의 식각 결함 및 스토리지 노드의 쓰러짐이 방지됨으로써 소자의 전기적 특성 저하가 방지된다.Referring to FIG. 1E, the molding layer 128 and the sacrificial layer 132 are removed by a wet etching process. The wet etching process may be performed using a LAL wet etching solution or an HF wet etching solution. In this case, a titanium silicide layer 124, which is an ohmic contact layer, is formed on the polysilicon contact plug 122 in the process of removing the molding layer 128. In addition, since all of the unreacted titanium remaining on the interlayer insulating layer 118 is removed, even if a misalignment occurs during the contact hole etching process, wet during the process of removing the molding layer 128 and the sacrificial layer 132 is performed. Wet etchant does not penetrate into the interlayer insulating film 118. As a result, the penetration of the wet etchant into the interlayer insulating layer 118 is prevented, so that the storage node does not fall. As a result, the etching defects of the titanium silicide layer 124, which is the ohmic contact layer, and the collapse of the storage node are prevented, thereby preventing deterioration of electrical characteristics of the device.

도1f를 참조하면, 상기 하부 전극 표면을 감싸는 유전막(136)을 콘포멀하게 형성할 수 있다. 이때, 상기 유전막(136)은 HfO2, Al2O3, Ta3O 5, La2O3, ZrO2의 일군에서 선택된 하나 이상의 물질로 형성할 수 있다. 상기 유전막(136)의 특성을 향상시키기 위해 상기 유전막(136)을 열처리하거나 또는 플라즈마 처리를 행할 수 도 있다. 상기 유전막(136)이 형성된 반도체 기판 전면에 상부 전극(138)을 형성한다. 상기 상부 전극(138)은 타이타늄, 텅스텐, 탄탈륨, 타이타늄 질화막, 텅스텐 질화 막의 일군에서 선택된 어느 하나 이상으로 형성할 수 있다. Referring to FIG. 1F, a dielectric film 136 covering the lower electrode surface may be conformally formed. In this case, the dielectric layer 136 may be formed of one or more materials selected from the group of HfO 2 , Al 2 O 3 , Ta 3 O 5 , La 2 O 3 , and ZrO 2 . In order to improve characteristics of the dielectric layer 136, the dielectric layer 136 may be heat-treated or plasma treated. An upper electrode 138 is formed on the entire surface of the semiconductor substrate on which the dielectric layer 136 is formed. The upper electrode 138 may be formed of at least one selected from the group consisting of titanium, tungsten, tantalum, titanium nitride, and tungsten nitride.

상기 본 발명에 따르면, 타이타늄 실리사이드막 형성 후 잔존하는 미반응 티타늄을 질화 가스를 이용한 플라즈마 처리로 완전히 제거함으로써 습식 식각액 침투 경로를 차단하여 습식 식각 결함을 방지하여 스토리지 노드의 쓰러짐을 방지할 수 있다. 결국, 소자의 전기적 특성 열화를 방지할 수 있다. According to the present invention, the unreacted titanium remaining after the formation of the titanium silicide layer is completely removed by plasma treatment using a nitride gas, thereby preventing the wet etching defect by blocking the wet etching solution penetration path, thereby preventing the storage node from falling down. As a result, the deterioration of the electrical characteristics of the device can be prevented.

Claims (7)

층간 절연막을 관통하는 콘택 플러그를 형성하고,Forming a contact plug penetrating the interlayer insulating film, 상기 콘택 플러그 상부면에 타이타늄 실리사이드막을 형성하고,Forming a titanium silicide film on the upper surface of the contact plug, 상기 타이타늄 실리사이드막 형성 후 잔류된 티타늄을 질화 가스를 이용하여 플라즈마 처리하고,Plasma treatment of titanium remaining after the titanium silicide film is formed using a nitride gas, 상기 타이타늄 실리사이드막 상부에 잔존하는 자연 산화막 및 질화 처리에 의해 형성된 타이타늄 질화막을 세정 공정을 실시하여 제거하고,The titanium oxide film formed by the natural oxide film and the nitriding treatment remaining on the titanium silicide film is removed by performing a washing process, 상기 세정 공정을 진행한 층간 절연막 상부에 식각 정지막 및 몰딩막을 차례로 형성하고,An etch stop film and a molding film are sequentially formed on the interlayer insulating film subjected to the cleaning process, 상기 몰딩막을 패터닝하여 상기 콘택 플러그 상부의 상기 타이타늄 실리사이드막을 노출시키는 하부전극 콘택홀을 형성하고,Patterning the molding layer to form a lower electrode contact hole exposing the titanium silicide layer on the contact plug; 상기 하부전극 콘택홀의 내벽을 덮는 하부 전극을 형성하고,Forming a lower electrode covering an inner wall of the lower electrode contact hole; 상기 몰딩막을 제거하고,Removing the molding film, 상기 하부 전극을 덮는 유전막 및 상부 전극을 차례로 형성하는 것을 포함하는 엠아이엠 캐패시터 제조 방법. And forming a dielectric film covering the lower electrode and the upper electrode in sequence. 제 1항에 있어서, The method of claim 1, 상기 상부 전극은 타이타늄, 텅스텐, 탄탈륨, 타이타늄 질화막, 텅스텐 질화막의 일군에서 선택된 어느 하나 이상으로 형성하는 것을 특징으로 하는 엠아이엠 캐패시터 제조 방법.The upper electrode may be formed of at least one selected from the group consisting of titanium, tungsten, tantalum, titanium nitride film and tungsten nitride film. 제 1항에 있어서, The method of claim 1, 상기 상부 전극은 타이타늄, 텅스텐, 탄탈륨, 타이타늄 질화막, 텅스텐 질화막의 일군에서 선택된 어느 하나 이상으로 형성하는 것을 특징으로 하는 엠아이엠 캐패시터 제조 방법.The upper electrode may be formed of at least one selected from the group consisting of titanium, tungsten, tantalum, titanium nitride film and tungsten nitride film. 제 1항에 있어서,The method of claim 1, 상기 질화 가스를 용한 플라즈마 처리는 NH3 또는 N2 가스를 이용하여 실시하는 것을 특징으로 하는 엠아이엠 캐패시터 제조 방법. Plasma treatment using the nitriding gas is carried out using NH 3 or N 2 gas. 제 1항에 있어서,The method of claim 1, 상기 하부 전극을 형성하는 것은 Forming the lower electrode 상기 콘택홀 내벽 및 몰딩막 상부면을 덮는 하부 도전막을 형성하고,Forming a lower conductive layer covering the inner wall of the contact hole and the upper surface of the molding layer; 상기 하부 도전막을 에치백하여 상기 몰딩 산화막 상부면을 노출시키는 것을 포함하는 엠아이엠 캐패시터 제조 방법.And etching the lower conductive film to expose the upper surface of the molding oxide film. 제 1항에 있어서,The method of claim 1, 상기 몰딩막 제거 공정은 LAL 용액 또는 HF 용액을 이용한 습식 식각 공정으 로 실시하는 것을 특징으로 하는 엠아이엠 캐패시터 제조 방법.The molding film removal process is an M capacitor manufacturing method characterized in that the wet etching process using a LAL solution or HF solution. 제 1항에 있어서, The method of claim 1, 상기 세정 공정은 HF 세정 용액을 이용하여 실시하는 것을 특징으로 하는 엠아이엠 캐패시터 제조 방법.The washing step is a method of manufacturing the M capacitor, characterized in that carried out using a HF cleaning solution.
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