KR20060001060A

KR20060001060A - Phase change ram device using pn diode and method of manufacturing the same

Info

Publication number: KR20060001060A
Application number: KR1020040050077A
Authority: KR
Inventors: 장헌용; 박성희; 정혁제; 홍석경
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-06-30
Filing date: 2004-06-30
Publication date: 2006-01-06

Abstract

본 발명은 PN 다이오드를 이용한 상변환 기억 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 상변환 기억 소자의 제조방법은, 실리콘 웨이퍼와 매몰산화막 및 실리콘층의 적층 구조로 이루어진 SOI 기판의 상기 실리콘층 표면에 수 개의 P형 영역과 N형 영역을 교번적으로 형성하여 PN 다이오드를 구성하는 단계와, 상기 PN 다이오드가 형성된 기판 상에 제1산화막을 형성하는 단계와, 상기 제1산화막 내에 PN 다이오드의 좌우 양측 N형 영역 및 P형 영역과 각각 콘택되게 비트라인 콘택을 형성하는 단계와, 상기 제1산화막 상에 상기 비트라인 콘택들과 연결되게 비트라인을 형성하는 단계와, 상기 비트라인을 포함한 제1산화막 상에 제2산화막을 형성하는 단계와, 상기 제2산화막 및 제1산화막 내에 상기 PN 다이오드의 중앙부 P형 영역 및 N형 영역과 각각 콘택되게 두 개의 스토리지 노드 콘택을 형성하는 단계와, 상기 제2산화막 상에 두 개의 스토리지 노드 콘택 모두와 콘택되게 하부전극을 형성하는 단계와, 상기 하부전극의 일측면을 포함한 일측 가장자리 상에 GST막을 형성하는 단계와, 상기 GST막 상에 상부전극을 형성하는 단계와, 상기 상부전극이 형성된 기판 결과물 상에 제3산화막을 형성하는 단계와, 상기 제3산화막 상에 상기 상부전극과 콘택되게 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다. The present invention discloses a phase change memory device using a PN diode and a method of manufacturing the same. In the method of manufacturing a phase change memory device according to the present invention, several P-type regions and N-type regions are alternately formed on the surface of the silicon layer of an SOI substrate having a stacked structure of a silicon wafer, an buried oxide film, and a silicon layer. Forming a PN diode, forming a first oxide film on the substrate on which the PN diode is formed, and forming bit line contacts in contact with the left and right N-type and P-type regions of the left and right PN diodes in the first oxide film, respectively. Forming a bit line so as to be connected to the bit line contacts on the first oxide film, forming a second oxide film on the first oxide film including the bit line, and forming the second oxide film. And forming two storage node contacts in the first oxide layer to contact the central P-type region and the N-type region of the PN diode, respectively, and the second oxide layer. Forming a bottom electrode in contact with both storage node contacts at a side, forming a GST film on one edge including one side of the bottom electrode, and forming an upper electrode on the GST film; And forming a third oxide film on the substrate resultant on which the upper electrode is formed, and forming a metal wiring on the third oxide film to be in contact with the upper electrode.

Description

피엔 다이오드를 이용한 상변환 기억 소자 및 그의 제조방법{Phase change RAM device using PN diode and method of manufacturing the same}Phase change RAM device using PN diode and method of manufacturing the same

도 1a는 종래 PN 다이오드를 이용한 상변환 기억 소자를 설명하기 위한 단면도. 1A is a cross-sectional view illustrating a phase change memory device using a conventional PN diode.

도 1b는 도 1a에 도시된 상변환 기억 소자의 쓰기 및 읽기 동작을 설명하기 위한 모식도. FIG. 1B is a schematic diagram for explaining write and read operations of the phase change memory device shown in FIG. 1A; FIG.

도 2a 내지 도 2e는 본 발명에 따른 PN 다이오드를 이용한 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.2A to 2E are cross-sectional views illustrating processes for manufacturing a phase change memory device using a PN diode according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

21 : 실리콘 웨이퍼 22 : 매몰산화막21 silicon wafer 22 buried oxide film

23 : 실리콘층 30 : SOI 기판23 silicon layer 30 SOI substrate

33 : 제1산화막 34 : 비트라인 콘택33: first oxide film 34: bit line contact

35 : 비트라인 36 : 제2산화막35: bit line 36: second oxide film

37a,37b : 스토리지 노드 콘택 38 : 하부전극37a, 37b: Storage node contact 38: Lower electrode

39 : GST막 40 : 상부전극39: GST film 40: upper electrode

41 : 제3산화막 42 : 금속배선 41: third oxide film 42: metal wiring

P1,P2,P3 : P형 영역 N1,N2,N3 : N형 영역P1, P2, P3: P type region N1, N2, N3: N type region

본 발명은 상변환 기억 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, PN 다이오드를 이용한 상변환 기억 소자 및 그의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase change memory device and a method of manufacturing the same, and more particularly, to a phase change memory device using a PN diode and a method of manufacturing the same.

일반적으로 기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory : RAM) 소자와, 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 롬(Read Only Memory : ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 기억(Flash Memory) 소자를 들 수 있다. Generally, a memory device is a volatile random access memory (RAM) device that loses input information when the power is cut off, and a ROM that keeps the input data stored even when the power is cut off. ) Are largely divided into elements. The volatile RAM devices may include DRAM and SRAM, and the nonvolatile ROM devices may include flash memory devices such as EEPROM (Elecrtically Erasable and Programmable ROM). have.

그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 주기적인 리프레쉬 동작을 위해 높은 전하저장 능력이 요구되고, 이를위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움을 갖게 되었다. 또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비하여 높은 동작전압이 요구되고, 이에따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.However, although the DRAM is a very good memory device as is well known, high charge storage capability is required for periodic refresh operation, and for this purpose, it is difficult to achieve high integration since the electrode surface area must be increased. In addition, the flash memory device requires a higher operating voltage than a power supply voltage in connection with a structure in which two gates are stacked, and thus requires a separate boost circuit to form a voltage required for write and erase operations. Therefore, there is a difficulty in high integration.

이에, 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되어 왔으며, 그 한 예로 상변환 기억 소자(Phase Change RAM)가 제안되었다. Accordingly, many studies have been conducted to develop new memory devices having characteristics of non-volatile memory devices and simple structures. For example, a phase change RAM device is proposed. It became.

이러한 상변환 기억 소자는 하부전극과 상부전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변환막이 결정 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다. The phase change memory device uses a difference in resistance between crystalline and amorphous phases because a phase change film interposed between the electrodes through a current flow between the lower electrode and the upper electrode occurs from a crystal state to an amorphous state. It is a storage element for determining the information stored in the.

다시말해, 상변환 기억 소자는 상변환막으로 칼코제나이드(Chalcogenide)막을 이용하는데, 이러한 칼코제나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움 (Te)로 이루어진 화합물막(이하, GST막)으로서, 인가된 전류, 즉, 주울 열(Joule Heat)에 의해 비정질(Amorphouse) 상태와 결정질(Crystalline) 상태 사이에서 상변화가 일어나며, 이때, 비정질 상태를 갖는 상변환막의 비저항이 결정질 상태를 갖는 상변환막의 비저항 보다 높다는 것으로부터, 읽기 모드에서 상변환막을 통하여 흐르는 전류를 감지하여 상변환 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다. In other words, the phase-conversion memory device uses a chalcogenide film as a phase-conversion film, which is a compound film composed of germanium (Ge), stevidium (Sb), and tellurium (Te). GST film), a phase change occurs between an amorphous state and a crystalline state by an applied current, that is, Joule heat, wherein the specific resistance of the phase change film having an amorphous state is in a crystalline state. Since it is higher than the specific resistance of the phase change film having a value, the current flowing through the phase change film in the read mode is sensed to determine whether the information stored in the phase change memory cell is logic '1' or logic '0'.

또한, 종래의 상변환 기억 소자는 GST막의 상변화가 일어나도록 하기 위해 필요한 1㎃ 이상의 전류량을 형성하기 위해서 PN 다이오드를 이용하고 있다. In addition, the conventional phase-change memory element uses a PN diode to form an amount of current of 1 mA or more necessary for causing a phase change of the GST film to occur.

도 1a 및 도 1b는 종래 PN 다이오드를 이용한 상변환 기억 소자를 설명하기 위한 도면들로서, 도 1a는 단면도이고, 도 1b는 쓰기 및 읽기 동작을 설명하기 위한 모식도이다. 1A and 1B are diagrams for describing a phase change memory device using a conventional PN diode. FIG. 1A is a cross-sectional view, and FIG. 1B is a schematic diagram for describing a write and read operation.

도시된 바와 같이, 종래 PN 다이오드를 이용한 상변환 기억 소자는 실리콘 웨이퍼(1) 상에 매몰산화막(2) 및 실리콘층(3)이 적층된 SOI(Silcon On Insulator) 기판(10)의 실리콘층(3) 표면에 수 개의 P형 영역(P1, P2, P3)과 N형 영역(N1, N2, N3)이 교대로 형성되어 PN 다이오드를 이루고, 좌우 양측의 제3 N형 영역(N3) 및 제1 P형 영역(P1)과 각각 콘택되게 비트라인 콘택(13)이 형성되며, 아울러, 상기 비트라인 콘택들(13)과 상호 연결되게 비트라인(14)이 형성되고, 또한, 중앙의 제3 P형 영역(P3)과 제2 N형 영역(N2)에 동시에 콘택하도록 스토리지 노드 콘택(15)이 형성되며, 상기 스토리지 노드 콘택(15) 상에는 하부전극(16)이 형성되고, 상기 하부전극(16)의 측면에는 GST막(17)이 형성되며, 상기 GST막(17) 상에 상부전극(18)이 형성되고, 그리고, 상기 상부전극(18) 상부에 상기 상부전극(18)과 콘택되게 금속배선(19)이 형성된 구조를 갖는다. As shown in the drawing, a phase-conversion memory device using a PN diode includes a silicon layer of a silicon on insulator (SOI) substrate 10 in which a buried oxide film 2 and a silicon layer 3 are stacked on a silicon wafer 1. 3) Several P-type regions P1, P2, P3 and N-type regions N1, N2, N3 are alternately formed on the surface to form a PN diode, and the third N-type regions N3 and the left and right sides are formed. A bit line contact 13 is formed to contact each of the 1 P-type regions P1, and a bit line 14 is formed to be interconnected with the bit line contacts 13. A storage node contact 15 is formed to simultaneously contact the P-type region P3 and the second N-type region N2, and a lower electrode 16 is formed on the storage node contact 15, and the lower electrode ( 16, a GST film 17 is formed on the side surface, an upper electrode 18 is formed on the GST film 17, and the upper electrode 18 is formed on the upper electrode 18. It has a structure in which the metal wiring 19 is formed in contact with.

이와 같은 PN 다이오드를 이용한 상변환 기억 소자는, 도 1b에 도시된 바와 같이, 하부전극(16)에서 GST막(17)을 통해 상부전극(18)으로 전류를 흐르게 하는 것에 의해 GST막(17)이 비정질 상태에서 결정질 상태로 상변화가 일어나도록 만들어 읽기(Read) 동작시 전류에 따른 로우(Low)와 하이(High)로 증폭을 하게 된다. In the phase change memory device using the PN diode as shown in FIG. 1B, the GST film 17 is caused by flowing a current from the lower electrode 16 to the upper electrode 18 through the GST film 17. The phase change occurs from the amorphous state to the crystalline state, thereby amplifying the low and high according to the current during the read operation.

즉, 쓰기(Write) 동작시에는 "하이" 상태인 a 노드에서 PN 다이오드를 통해 "로우" 상태인 b 노드로 전류 흐름이 형성되어 하부전극(16) 가장자리와 접촉하고 있는 GST막(17)이 상변화가 일어나고, 읽기(Read) 동작시에는 "하이" 상태인 b 노드에서 "로우" 상태인 c 노드로 전류 흐름을 형성하게 되며, 이때, GST막(17)의 상변화에 의해 저항이 높아지거나 낮아지는 정도에 따라 전류 세기가 달라지면서 증폭하게 된다. That is, during a write operation, a current flow is formed from a node in a high state to a node b in a low state through a PN diode so that the GST layer 17 in contact with the edge of the lower electrode 16 is formed. The phase change occurs, and during the read operation, a current flow is formed from the "b" node "high" to the "c" node c. At this time, the resistance is increased by the phase change of the GST film 17. Depending on how much it is getting low or low, the current intensity varies and amplifies.

도 1b에서, Rd는 읽기 동작용 PN 다이오드를 나타내며, 그리고, Wd는 쓰기 동작용 PN 다이오드를 나타낸다. In Fig. 1B, Rd represents a PN diode for read operation, and Wd represents a PN diode for write operation.

그러나, 전술한 바와 같은 종래의 PN 다이오드를 이용한 상변환 기억 소자는 스토리지 노드 콘택을 PN 접합 위에 제3 P형 영역과 제2 N형 영역을 정확히 이분하여 콘택시키는 것이 매우 어렵다. 이것은 P형 불순물과 N형 불순물의 확산계수가 상이한 것과 관련해서 열적 스트레스(Thermal Stress) 등에 의해 제3 P형 영역과 제2 N형 영역의 PN 접합 계면의 위치가 변하기 때문이며, 이와 같이 스토리지 노드 콘택이 중앙에 정확히 오버랩되지 않음에 따라 쓰기 동작 보다는 읽기 동작시에 전류 세기가 상이하게 나타나게 되고, 그래서, 동작 페일(Fail)이 유발된다. However, it is very difficult for a phase conversion memory device using a conventional PN diode as described above to contact a storage node contact by exactly dividing a third P-type region and a second N-type region over a PN junction. This is because the position of the PN junction interface between the third P-type region and the second N-type region is changed due to thermal stress or the like in relation to the diffusion coefficients of the P-type impurities and the N-type impurities. As this is not exactly overlapped in the center, the current intensity appears different in the read operation rather than the write operation, thus causing an operation fail.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 스토리지 노드 콘택이 정확하게 오버랩되지 않음에 기인하는 동작 페일이 발생되는 것을 방지할 수 있는 PN 다이오드를 이용한 상변환 기억 소자 및 그의 제조방법을 제공함에 그 목적이 있다. Accordingly, the present invention has been made to solve the above-described conventional problems, and the phase change memory device using the PN diode which can prevent the operation failure due to the storage node contact does not overlap exactly, and its The purpose is to provide a manufacturing method.

상기와 같은 목적을 달성하기 위해, 본 발명은, 실리콘 웨이퍼와 매몰산화막 및 실리콘층의 적층 구조로 이루어진 SOI 기판; 상기 실리콘층 표면에 수 개의 P형 영역과 N형 영역이 교대로 형성되어 구성된 PN 다이오드; 상기 PN 다이오드의 좌우 양측 N형 영역 및 P형 영역과 각각 콘택되게 형성된 비트라인 콘택; 상기 비트라인 콘택들과 상호 연결되게 형성된 비트라인; 상기 PN 다이오드의 중앙부 P형 영역 및 N형 영역과 각각 콘택되도록 형성된 두 개의 스토리지 노드 콘택; 상기 두 개의 스토리지 노드 콘택 모두와 콘택되게 형성된 하부전극; 상기 하부전극의 일측면을 포 함한 가장자리 상에 형성된 GST막; 상기 GST막 상에 형성된 상부전극; 및 상기 상부전극과 콘택하도록 형성된 금속배선을 포함하는 PN 다이오드를 이용한 상변환 기억 소자를 제공한다. In order to achieve the above object, the present invention, SOI substrate made of a laminated structure of a silicon wafer, a buried oxide film and a silicon layer; A PN diode formed by alternately forming several P-type regions and N-type regions on the surface of the silicon layer; Bit line contacts formed to be in contact with both the left and right N-type regions and the P-type regions of the PN diode, respectively; A bit line formed to be interconnected with the bit line contacts; Two storage node contacts formed to contact the central P-type region and the N-type region of the PN diode, respectively; A lower electrode formed to contact both of the two storage node contacts; A GST film formed on an edge including one side of the lower electrode; An upper electrode formed on the GST film; And a PN diode including a metal wiring formed to contact the upper electrode.

여기서, 상기 하부전극은 상기 GST막과의 접촉이 그의 측면에서만 이루어지도록 그 표면 상에 추가로 베리어막이 형성될 수 있다. Here, the barrier electrode may be further formed on the surface of the lower electrode such that contact with the GST layer is made only at the side thereof.

또한, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘 웨이퍼와 매몰산화막 및 실리콘층의 적층 구조로 이루어진 SOI 기판의 상기 실리콘층 표면에 수 개의 P형 영역과 N형 영역을 교번적으로 형성하여 PN 다이오드를 구성하는 단계; 상기 PN 다이오드가 형성된 기판 상에 제1산화막을 형성하는 단계; 상기 제1산화막 내에 PN 다이오드의 좌우 양측 N형 영역 및 P형 영역과 각각 콘택되게 비트라인 콘택을 형성하는 단계; 상기 제1산화막 상에 상기 비트라인 콘택들과 연결되게 비트라인을 형성하는 단계; 상기 비트라인을 포함한 제1산화막 상에 제2산화막을 형성하는 단계; 상기 제2산화막 및 제1산화막 내에 상기 PN 다이오드의 중앙부 P형 영역 및 N형 영역과 각각 콘택되게 두 개의 스토리지 노드 콘택을 형성하는 단계; 상기 제2산화막 상에 두 개의 스토리지 노드 콘택 모두와 콘택되게 하부전극을 형성하는 단계; 상기 하부전극의 일측면을 포함한 일측 가장자리 상에 GST막을 형성하는 단계; 상기 GST막 상에 상부전극을 형성하는 단계; 상기 상부전극이 형성된 기판 결과물 상에 제3산화막을 형성하는 단계; 및 상기 제3산화막 상에 상기 상부전극과 콘택되게 금속배선을 형성하는 단계를 포함하는 PN 다이오드를 이용한 상변환 기억 소자의 제조방법을 제공한다. In addition, in order to achieve the above object, the present invention, by alternately forming several P-type region and N-type region on the surface of the silicon layer of the SOI substrate consisting of a laminated structure of a silicon wafer, a buried oxide film and a silicon layer Configuring a PN diode; Forming a first oxide film on the substrate on which the PN diode is formed; Forming bit line contacts in the first oxide layer to be in contact with both the left and right N-type regions and the P-type regions of the PN diode, respectively; Forming a bit line on the first oxide layer to be connected to the bit line contacts; Forming a second oxide film on the first oxide film including the bit line; Forming two storage node contacts in the second oxide layer and the first oxide layer to be in contact with a central P-type region and an N-type region of the PN diode, respectively; Forming a lower electrode on the second oxide layer to be in contact with both storage node contacts; Forming a GST film on one edge including one side of the lower electrode; Forming an upper electrode on the GST film; Forming a third oxide film on a substrate resultant on which the upper electrode is formed; And forming a metal wiring on the third oxide layer in contact with the upper electrode.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2f는 본 발명에 따른 PN 다이오드를 이용한 상변환 기억 소자를 도시한 단면도이다. 2F is a cross-sectional view illustrating a phase change memory device using a PN diode according to the present invention.

도시된 바와 같이, 본 발명에 따른 PN 다이오드를 이용한 상변환 기억 소자는 SOI 기판(30)의 실리콘층(23) 표면에 수 개의 P형 영역(P1, P2, P3)과 N형 영역 (N1, N2, N3)이 교대로 형성되어 PN 다이오드를 이루고, 좌우 양측의 제3 N형 영역 (N3) 및 제1 P형 영역(P1)과 각각 콘택되게 비트라인 콘택(34)이 형성되며, 상기 비트라인 콘택들(34)과 상호 연결되게 비트라인(35)이 형성되고, 또한, 종래와는 달리 중앙부의 제3 P형 영역(P3) 및 제2 N형 영역(N2)과 각각 콘택되는 스토리지 노드 콘택들(37a, 37b)이 형성되며, 아울러, 상기 스토리지 노드 콘택들(37a, 37b)과 동시에 콘택하게 하부전극(38)이 형성되고, 상기 하부전극(38)의 측면에는 GST막(39)이 형성되며, 상기 GST막(39) 상에는 상부전극(40)이 형성되고, 그리고, 상기 상부전극(40)과 콘택되게 금속배선(42)이 형성된 구조로 이루어진다. As shown, the phase change memory device using the PN diode according to the present invention has several P-type regions P1, P2, P3 and N-type regions N1, on the surface of the silicon layer 23 of the SOI substrate 30. N2 and N3 are alternately formed to form a PN diode, and bit line contacts 34 are formed to be in contact with the third N-type region N3 and the first P-type region P1 on both the left and right sides, respectively. The bit line 35 is formed to be interconnected with the line contacts 34, and, unlike the conventional art, the storage node is in contact with the third P-type region P3 and the second N-type region N2 in the center, respectively. Contacts 37a and 37b are formed, and at the same time, a lower electrode 38 is formed in contact with the storage node contacts 37a and 37b, and a GST film 39 is formed on the side of the lower electrode 38. The upper electrode 40 is formed on the GST film 39, and the metal wire 42 is formed in contact with the upper electrode 40. Lose.

이와같은 본 발명의 PN 다이오드를 이용한 상변환 기억 소자는 제3 P형 영역(P3) 및 제2 N형 영역(N2) 각각에 스토리지 노드 콘택(37a, 37b)을 형성하며, 그리고, 상기 두 개의 스토리지 노드 콘택들(27a, 27b) 모두를 하부전극(38)에 콘택시킴으로써, PN 접합 위에 형성되는 스토리지 노드 콘택의 오버랩 불량이 근본적으로 해결되며, 그래서, 동작 페일의 발생 또한 방지할 수 있게 된다. The phase change memory device using the PN diode of the present invention forms storage node contacts 37a and 37b in each of the third P-type region P3 and the second N-type region N2, and the two By contacting both of the storage node contacts 27a and 27b to the lower electrode 38, the overlapping failure of the storage node contacts formed on the PN junction is fundamentally solved, so that the occurrence of operation fail can also be prevented.

이하에서는 전술한 본 발명에 따른 PN 다이오드를 이용한 상변환 기억 소자의 제조방법을 도 2a 내지 도 2e를 참조하여 설명하도록 한다. Hereinafter, a method of manufacturing a phase change memory device using a PN diode according to the present invention will be described with reference to FIGS. 2A to 2E.

도 2a를 참조하면, 실리콘 웨이퍼(21) 상에 매몰산화막(22) 및 실리콘층(23)이 차례로 적층되어 구성된 SOI 기판(30)을 마련한다. 그런다음, SOI 기판(30)의 실리콘층(23) 표면에 P형 불순물과 N형 불순물을 이온주입하여 수평 방향으로 수 개의 P형 영역(P1, P2, P3)과 N형 영역(N1, N2, N3)이 교대로 배열되도록 형성하고, 이를 통해, PN 다이오드를 구성한다. Referring to FIG. 2A, an SOI substrate 30 having a buried oxide film 22 and a silicon layer 23 sequentially stacked on a silicon wafer 21 is prepared. Then, P-type impurities and N-type impurities are ion-implanted on the surface of the silicon layer 23 of the SOI substrate 30 to form several P-type regions P1, P2, and P3 and N-type regions N1 and N2 in the horizontal direction. , N3) are alternately arranged to form a PN diode.

도 2b를 참조하면, 실리콘층(23) 표면에 PN 다이오드가 구성된 SOI 기판(30)의 전면 상에 제1산화막(33)을 형성한다. 그런다음, 상기 제1산화막(33)을 식각하여 좌우 양측에 배치된 제3 N형 영역(N3)과 제1 P형 영역(P1)을 개별 노출시키는 콘택홀들을 형성한 후, 상기 콘택홀들 내에 폴리실리콘막 또는 금속막과 같은 도전막을 매립시켜 비트라인 콘택(34)을 형성한다. 이어서, 비트라인 콘택들(34)을 포함한 제1산화막(33) 상에 상기 비트라인 콘택들(34)과 콘택하는 비트라인(35)을 형성한다. Referring to FIG. 2B, the first oxide layer 33 is formed on the entire surface of the SOI substrate 30 having the PN diode formed on the surface of the silicon layer 23. Then, the first oxide layer 33 is etched to form contact holes for individually exposing the third N-type region N3 and the first P-type region P1 disposed on both left and right sides, and then contact the contact holes. A bit line contact 34 is formed by filling a conductive film such as a polysilicon film or a metal film in the inside. Subsequently, a bit line 35 contacting the bit line contacts 34 is formed on the first oxide layer 33 including the bit line contacts 34.

도 2c를 참조하면, 상기 비트라인(35)을 포함한 제1산화막(33) 상에 제2산화막(36)을 형성한다. 그런다음, 제2산화막(36) 및 제1산화막(33)을 식각하여 PN 다이오드 중앙부의 제3 P형 영역(P3)과 제2 N형 영역(N2)을 각각 노출시키는 콘택홀들을 형성한 후, 이 콘택홀들 내에 각각 폴리실리콘 또는 금속막과 같은 도전막을 매립시켜 각 영역(31, 32)과 개별 콘택되는 두 개의 스토리지 노드 콘택(37a, 37b)을 형성한다. 이어서, 상기 제2산화막(36) 상에 폴리실리콘막 또는 금속막과 같은 도전막을 증착한 후, 이를 패터닝하여 두 개의 스토리지 노드 콘택(37a, 37b) 모두와 콘택하는 하부전극을 형성한다. Referring to FIG. 2C, a second oxide layer 36 is formed on the first oxide layer 33 including the bit line 35. Thereafter, the second oxide layer 36 and the first oxide layer 33 are etched to form contact holes exposing the third P-type region P3 and the second N-type region N2 at the center of the PN diode, respectively. Each of the contact holes is filled with a conductive film such as polysilicon or a metal film to form two storage node contacts 37a and 37b individually contacting each of the regions 31 and 32. Subsequently, a conductive film such as a polysilicon film or a metal film is deposited on the second oxide film 36, and then patterned to form a lower electrode contacting both of the storage node contacts 37a and 37b.

여기서, 종래에는 스토리지 노드 콘택을 P형 영역과 N형 영역에 동시에 콘택하도록 형성하므로, 상기 스토리지 노드 콘택이 두 영역들과 정확하게 오버랩되지 않음에 기인하여 최종적으로 얻게 되는 상변환 기억 소자에서 동작 페일이 발생되는 문제점이 있었다. 이에 반해, 본 발명은 스토리지 노드 콘택을 P형 영역과 N형 영역에 각각 콘택하는 형태로 두 개를 형성한 후, 이들 모두를 하나의 하부전극에 콘택시키므로써, 스토리지 노드 콘택과 제3 P형 영역 및 제2 N형 영역간 오버랩 불량에 기인하는 상변환 기억 소자에서의 동작 페일은 발생되지 않게 된다. Here, in the related art, since the storage node contact is formed to simultaneously contact the P-type region and the N-type region, the operation fail in the phase change memory device obtained as a result of the storage node contact not overlapping exactly with the two regions is finally obtained. There was a problem that occurred. In contrast, the present invention forms two storage node contacts in the form of contacting each of the P-type region and the N-type region, and then contacts them all to one lower electrode, thereby storing the storage node contact and the third P-type. Operation failure in the phase change storage element due to the overlap failure between the region and the second N-type region is not generated.

도 2d를 참조하면, 하부전극(38)을 포함한 제2산화막(36) 상에 GST막(39)과 상부전극용 도전막을 차례로 형성한다. 그런다음, 상기 도전막 및 GST막(39)을 패터닝하여 상부전극(40)을 형성함과 아울러 상기 GST막(39)이 하부전극(38)의 가장자리 부위와 접촉하도록 만든다. Referring to FIG. 2D, a GST film 39 and an upper electrode conductive film are sequentially formed on the second oxide film 36 including the lower electrode 38. Then, the conductive film and the GST film 39 are patterned to form the upper electrode 40, and the GST film 39 is in contact with the edge portion of the lower electrode 38.

여기서, 상변환 기억 소자에 있어서는 하부전극 및 상부전극과 상변환막간의 접촉 면적이 전류 세기에 미치는 영향이 크며, 접촉 면적이 작을수록 전류 세기가 감소되므로, 예컨데, 하부전극 상에 베리어막을 추가 형성해 줌으로써 상기 하부전극과 GST막간의 접촉이 하부전극 측면에서만 이루어지도록 함이 소자 구동 측면에서 바람직하다. Here, in the phase change memory device, the contact area between the lower electrode and the upper electrode and the phase conversion film has a large influence on the current intensity, and the smaller the contact area, the lower the current strength. For example, a barrier film may be further formed on the lower electrode. It is preferable in terms of driving the device that the contact between the lower electrode and the GST film is made only on the lower electrode side.

도 2e를 참조하면, 상기 GST막(39) 및 상부전극(40)이 형성된 기판 결과물 상에 제3산화막(41)을 형성한 후, 상기 제3산화막(41)을 식각하여 상부전극(40)을 노출시키는 콘택홀을 형성한다. 그런다음, 상기 콘택홀을 매립하도록 금속막을 증착한 후, 상기 금속막을 패터닝하여 상부전극(40)과 콘택되는 금속배선(42)을 형성하고, 이 결과로서, 본 발명의 PN 다이오드를 이용한 상변환 기억 소자의 제조를 완성한다. Referring to FIG. 2E, after the third oxide film 41 is formed on the substrate product on which the GST film 39 and the upper electrode 40 are formed, the third oxide film 41 is etched to form the upper electrode 40. A contact hole is formed to expose the gap. Then, after depositing a metal film to fill the contact hole, the metal film is patterned to form a metal wiring 42 in contact with the upper electrode 40, as a result, the phase conversion using the PN diode of the present invention The manufacture of the memory element is completed.

이상에서와 같이, 본 발명은 하부전극과 제3 P형 영역 및 제2 N형 영역간의 연결을 두 개의 스토리지 노드 콘택을 이용하여 이룸으로써 상기 스토리지 노드 콘택과 P형 및 N형 영역간 오버랩 불량을 방지할 수 있으며, 이에 따라, 상변환 기억 소자의 동작 페일을 방지할 수 있는 등, 상변환 기억 소자의 특성 및 신뢰성을 향상시킬 수 있다. As described above, the present invention prevents the failure of overlap between the storage node contact and the P-type and N-type regions by forming a connection between the lower electrode, the third P-type region, and the second N-type region using two storage node contacts. In this way, the operation failure of the phase change memory element can be prevented, and the characteristics and reliability of the phase change memory element can be improved.

이상, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.As mentioned above, although specific embodiments of the present invention have been described and illustrated, modifications and variations can be made by those skilled in the art. Accordingly, the following claims are to be understood as including all modifications and variations as long as they fall within the true spirit and scope of the present invention.

Claims

실리콘 웨이퍼와 매몰산화막 및 실리콘층의 적층 구조로 이루어진 SOI 기판; An SOI substrate comprising a stacked structure of a silicon wafer, an investment oxide film, and a silicon layer;

상기 실리콘층 표면에 수 개의 P형 영역과 N형 영역이 교대로 형성되어 구성된 PN 다이오드; A PN diode formed by alternately forming several P-type regions and N-type regions on the surface of the silicon layer;

상기 PN 다이오드의 좌우 양측 N형 영역 및 P형 영역과 각각 콘택되게 형성된 비트라인 콘택; Bit line contacts formed to be in contact with both the left and right N-type regions and the P-type regions of the PN diode, respectively;

상기 비트라인 콘택들과 상호 연결되게 형성된 비트라인; A bit line formed to be interconnected with the bit line contacts;

상기 PN 다이오드의 중앙부 P형 영역 및 N형 영역과 각각 콘택되도록 형성된 두 개의 스토리지 노드 콘택; Two storage node contacts formed to contact the central P-type region and the N-type region of the PN diode, respectively;

상기 두 개의 스토리지 노드 콘택 모두와 콘택되게 형성된 하부전극; A lower electrode formed to contact both of the two storage node contacts;

상기 하부전극의 일측면을 포함한 가장자리 상에 형성된 GST막; A GST film formed on an edge including one side of the lower electrode;

상기 GST막 상에 형성된 상부전극; 및 An upper electrode formed on the GST film; And

상기 상부전극과 콘택하도록 형성된 금속배선을 포함하는 것을 특징으로 하는 PN 다이오드를 이용한 상변환 기억 소자. And a metal wiring formed to contact the upper electrode.

제 1 항에 있어서, The method of claim 1,

상기 하부전극은 상기 GST막과의 접촉이 측면에서만 이루어지도록 그 표면 상에 베리어막이 형성된 것을 특징으로 하는 PN 다이오드를 이용한 상변환 기억 소자. And the barrier electrode is formed on the surface of the lower electrode such that contact with the GST film is made only at the side surface.

실리콘 웨이퍼와 매몰산화막 및 실리콘층의 적층 구조로 이루어진 SOI 기판의 상기 실리콘층 표면에 수 개의 P형 영역과 N형 영역을 교번적으로 형성하여 PN 다이오드를 구성하는 단계; Constructing a PN diode by alternately forming several P-type regions and N-type regions on the surface of the silicon layer of the SOI substrate having a stacked structure of a silicon wafer, an buried oxide film, and a silicon layer;

상기 PN 다이오드가 형성된 기판 상에 제1산화막을 형성하는 단계; Forming a first oxide film on the substrate on which the PN diode is formed;

상기 제1산화막 내에 PN 다이오드의 좌우 양측 N형 영역 및 P형 영역과 각각 콘택되게 비트라인 콘택을 형성하는 단계; Forming bit line contacts in the first oxide layer to be in contact with both the left and right N-type regions and the P-type regions of the PN diode, respectively;

상기 제1산화막 상에 상기 비트라인 콘택들과 연결되게 비트라인을 형성하는 단계; Forming a bit line on the first oxide layer to be connected to the bit line contacts;

상기 비트라인을 포함한 제1산화막 상에 제2산화막을 형성하는 단계; Forming a second oxide film on the first oxide film including the bit line;

상기 제2산화막 및 제1산화막 내에 상기 PN 다이오드의 중앙부 P형 영역 및 N형 영역과 각각 콘택되게 두 개의 스토리지 노드 콘택을 형성하는 단계; Forming two storage node contacts in the second oxide layer and the first oxide layer to be in contact with a central P-type region and an N-type region of the PN diode, respectively;

상기 제2산화막 상에 두 개의 스토리지 노드 콘택 모두와 콘택되게 하부전극을 형성하는 단계; Forming a lower electrode on the second oxide layer to be in contact with both storage node contacts;

상기 하부전극의 일측면을 포함한 일측 가장자리 상에 GST막을 형성하는 단계; Forming a GST film on one edge including one side of the lower electrode;

상기 GST막 상에 상부전극을 형성하는 단계; Forming an upper electrode on the GST film;

상기 상부전극이 형성된 기판 결과물 상에 제3산화막을 형성하는 단계; 및 Forming a third oxide film on a substrate resultant on which the upper electrode is formed; And

상기 제3산화막 상에 상기 상부전극과 콘택되게 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 PN 다이오드를 이용한 상변환 기억 소자의 제조방법. And forming a metal wiring on the third oxide layer in contact with the upper electrode.

제 3 항에 있어서, The method of claim 3, wherein

상기 하부전극은 상기 GST막과의 접촉이 측면에서만 이루어지도록 그 표면 상에 베리어막을 구비시켜 형성하는 것을 특징으로 하는 PN 다이오드를 이용한 상변환 기억 소자의 제조방법. And the lower electrode is formed with a barrier film on its surface such that contact with the GST film is made only on the side surface.