KR20050122629A - 반도체 소자의 구리 배선 구조 및 그 형성방법 - Google Patents

반도체 소자의 구리 배선 구조 및 그 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 구리 배선 구조 및 그 형성 방법에 관한 것으로, 구리와 접합력이 우수하고 내산화성 및 내부식성이 우수한 Ru를 단원자증착 공정으로 증착하여 Ru 배리어 메탈층을 형성하고, 구리 시드층 없이 Ru 배리어 메탈층 상에 직접 전기 도금 공정으로 구리층을 매립하고, 이후 연마하여 다마신 패턴 내에 구리 배선을 형성하므로, 65nm 이하의 나노 소자에 요구되는 배선 특성을 얻을 수 있어 반도체 소자의 고집적화를 실현할 수 있다.

Description

반도체 소자의 구리 배선 구조 및 그 형성방법{Structure of copper wiring in semiconductor device and method of forming the same}
본 발명은 반도체 소자의 구리 배선 구조 및 그 형성 방법에 관한 것으로, 특히 나노(nano) 소자에 요구되는 배선 특성을 얻을 수 있는 반도체 소자의 구리 배선 구조 및 그 형성 방법에 관한 것이다.
일반적으로, 반도체 산업이 초대규모 집적 회로(Ultra Large Scale Integration; ULSI)로 옮겨가면서 소자의 지오메트리(geometry)가 서브-하프-마이크로(sub-half-micron) 영역으로 계속 줄어드는 반면, 성능 향상 및 신뢰도 측면에서 회로 밀도(circuit density)는 증가하고 있다. 이러한 요구에 부응하여, 반도체 소자의 금속 배선을 형성함에 있어서 구리는 알루미늄에 비해 녹는점이 높아 전기이동도(electro-migration; EM)에 대한 저항이 커서 소자의 신뢰성을 향상시킬 수 있고, 비저항이 낮아 신호전달 속도를 증가시킬 수 있어, 집적 회로(integration circuit)에 유용한 상호연결 재료(interconnection material)로 사용되고 있다.
구리는 식각 공정을 통해 양호한 패턴 형상(pattern profile)을 얻기 어려워 다마신 공정이 널리 적용되고 있으며, 또한 구리 이온의 외부 확산 특성으로 배리어 메탈층의 적용이 필수적이다.
도 1a 내지 1e는 종래 반도체 소자의 구리 배선 구조 및 그 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 하부 배선(12)이 형성된 기판(11)상에 층간 절연막(13)을 형성하고, 싱글 다마신 공정이나 듀얼 다마신 공정으로 층간 절연막(13)의 일부를 식각하여 다마신 패턴(14)을 형성한다.
도 1b를 참조하면, 다마신 패턴(14)이 형성된 층간 절연막(13)의 표면을 따라 배리어 메탈층(15)을 형성한다. 배리어 메탈층(15)은 Ta 또는 TaN등과 같이 구리확산 방지 능력이 우수하면서 도전성도 우수한 물질을 사용하여 스퍼터(sputter) 공정으로 형성한다.
도 1c를 참조하면, 배리어 메탈층(15) 상에 구리 시드층(100)을 스퍼터 공정으로 700 내지 1500 Å의 두께로 형성한다.
도 1d를 참조하면, 다마신 패턴(14)이 완전히 매립되도록 구리 시드층(100) 상에 전기 도금((electroplating) 공정으로 구리층(16)을 형성한다. 이후 퍼니스 어닐(furnace anneal) 공정을 실시한다.
도 1e를 참조하면, 화학적 기계적 연마(CMP) 공정을 층간 절연막(13)의 상단 표면이 노출될 때까지 실시하여 다마신 패턴(14) 내에 구리 배선(160)을 형성한다.
상기한 종래 방법에서는 배리어 메탈층(15) 및 구리 시드층(100)을 스퍼터 공정으로 형성하고 있는데, 반도체 소자의 고집적화에 따라서 구리 배선을 적용하는 로직(logic) 소자의 경우 65 nm 이하의 나노(nano) 배선에서는 스퍼터 공정을 적용할 수 없는 문제점을 가지고 있다. 나노 배선에 스퍼터 공정을 적용할 경우 스퍼터 공정의 특성상 배리어 메탈층(15)의 오버행(overhang)이 심하게 발생되며, 또한 700 내지 1500 Å의 두께까지 증착하는 구리 시드층(100)에도 오버행이 심하게 누적되며, 스텝 커버리지(step coverage) 또한 나빠지기 때문에 최종적인 전기 도금 공정시 완전한 매립(complete filling)을 구현할 수 없고 보이드(void) 등의 치명적인 결함(defect)을 유발하게 되어 종래 배리어 메탈층(15) 및 시드층(100)을 적용할 수 없게 된다. 또한, 배리어 메탈층(15)을 스퍼터 공정 대신 현재 많은 연구가 진행되고 있는 화학기상증착(CVD) 공정으로 진행하여 형성한다 하더라도 전기 도금 공정으로 구리 배선을 형성하기 위해서는 구리 시드층의 형성이 필수적이기 때문에 전기 도금 공정의 마진(margin)을 확보하기가 매우 어려운 실정이다.
따라서, 본 발명은 나노 소자에 요구되는 배선 특성을 얻을 수 있어 구리 배선의 전기적 특성 및 소자의 고집적화를 실현할 수 있는 반도체 소자의 구리 배선 구조 및 그 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 소자의 구리 배선 구조는 하부 배선이 형성되고 그 상부에 층간 절연막이 형성된 기판이 제공되고, 상기 층간 절연막에 형성된 다마신 패턴; 상기 다마신 패턴 내측면에 형성된 Ru 배리어 메탈층; 및 상기 Ru 배리어 메탈층 상에 형성된 구리 배선을 포함한다.
또한, 본 발명의 목적을 달성하기 위한 본 발명의 다른 측면에 따른 반도체 소자의 구리 배선 형성방법은 층간 절연막에 다마신 패턴이 형성된 기판이 제공되는 단계; 상기 다마신 패턴을 포함한 상기 층간 절연막 표면을 따라 Ru 배리어 메탈층을 형성하는 단계; 상기 Ru 배리어 메탈층 상에 직접 전기 도금 공정으로 구리층을 형성하는 단계; 및 어닐 공정을 실시하고, 상기 구리층을 연마하여 상기 다마신 패턴 내에 구리 배선을 형성하는 단계를 포함한다.
상기에서, 상기 다마신 패턴은 싱글 다마신 공정이나 듀얼 다마신 공정으로 형성한다.
상기 Ru 배리어 메탈층은 단원자증착 공정으로 형성한다.
상기 Ru 배리어 메탈층은 Ru(Cp)2, Ru(EtCp)2, Ru(MeCp)2, Ru(tmhd)3 , Ru(mhd)3, Ru(Od)3, RuCl3, Ru3(CO)12, Ru-acetylacetonate(Ru-AA), RuO3, RuO4, 중 어느 하나를 소오스 가스로 사용하여 형성한다.
상기 직접 전기 도금 공정으로 상기 구리층을 형성하기 전에 탈이온수(DI) 또는 탈이온수에 황산(H2SO4)을 1 내지 10 % 섞은 용액을 이용하여 1 내지 10분 정도 전-헹굼 공정을 실시하는 단계를 더 포함한다.
상기 직접 전기 도금 공정의 제1 및 제2 형성단계는 일정 전류를 공급하는 DC 플레이팅법, 2-스텝 DC 플레이팅법, 멀티 전류 DC 플레이팅법, 유니폴라 펄스 플레이팅법 및 펄스드 리버스 플레이팅법 중 어느 하나로 진행한다.
상기 직접 전기 도금 공정으로 상기 구리층을 형성한 후 탈이온수를 이용하여 웨이퍼의 회전 속도를 100 내지 2500 rpm의 조건에서 스핀 및 린스 드라이 공정을 진행하는 단계를 더 포함한다.
상기 어닐 공정은 H2 가스나, H2+Ar(0~95%) 또는 H2+N2(0~95%)의 수소 혼합 가스를 사용하는 수소 환원 분위기에서 상온 내지 350 ℃의 온도에서 0 내지 3시간 동안 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면 상에서 동일 부호는 동일 요소를 지칭한다.
도 2a 내지 2d는 본 발명의 실시예에 따른 반도체 소자의 구리 배선 구조 및 그 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 웰, 소자 분리막, 트랜지스터와 같은 반도체 소자를 구성하기 위한 요소들이 형성되고, 하부 배선(22)이 형성된 기판(21) 상에 층간 절연막(23)을 형성한다. 싱글 다마신 공정이나 듀얼 다마신 공정으로 층간 절연막(23)에 다마신 패턴(24)을 형성한다.
상기에서, 층간 절연막(23)은 하나 또는 그 이상의 절연물질을 사용하여 단층 또는 다층 구조로 형성하며, 사용되는 물질은 배선과 배선 사이의 기생 캐패시터로 인한 문제를 해결하기 위해 저유전율을 갖는 물질로 형성하는 것이 바람직하다. 예를 들어, 유전 상수 값이 1.5 내지 4.5 대역의 SiO2 계열에 H, F, C, CH3 등이 부분적으로 결합되어 있는 물질이나, C-H를 기본 구조로 하는 유기 물질(organic material)이나, 이들 물질의 유전 상수 값을 낮추기 위해 이들 물질의 기공도(porosity)를 증가시킨 다공성(porous) 물질 등으로 형성하는 것이 바람직하다.
도 2b를 참조하면, 다마신 패턴(24)을 포함한 층간 절연막(23) 표면을 따라 Ru 배리어 메탈층(25)을 형성한다. Ru 배리어 메탈층(25)은 Ru(Cp)2, Ru(EtCp)2, Ru(MeCp)2, Ru(tmhd)3, Ru(mhd)3, Ru(Od)3, RuCl3, Ru3(CO)12, Ru-acetylacetonate(Ru-AA), RuO3, RuO4, 중 적어도 어느 하나를 소오스 가스(source gas)로 사용하여 단원자증착(atomic layer deposition; ALD) 공정으로 형성한다.
도 2c를 참조하면, 구리 시드층을 형성하지 않고 Ru 배리어 메탈층(25) 상에 직접 전기 도금(direct electroplating) 공정으로 다마신 패턴(24)이 완전히 매립되도록 구리층(26)을 형성한다. 이후, 구리층(26)을 어닐(anneal)한다.
상기에서, 직접 전기 도금 공정으로 구리층(26)을 형성하기 전에 전-헹굼(pre-rinsing) 공정을 실시할 수 있는데, 전-헹굼 공정은 탈이온수(DI) 또는 탈이온수에 황산(H2SO4)을 1 내지 10 % 섞은 용액을 이용하여 1 내지 10분 정도 실시한다. 직접 전기 도금 공정은 제1 형성단계 및 제2 형성단계로 나눌 수 있는데, 제1 형성단계는 초미세 배선 구조에서 Ru위에 직접 도금하는 경우 인가전류와 공정 조건이 다른 것으로 시드(seed) 강화 증착층을 형성하는 단계를 의미하며, 제2 형성단계는 이를 토대로 배선 매립을 진행하는 통상적인 전기 도금 공정으로 매립을 진행하는 것을 의미한다.
직접 전기 도금 공정의 제1 형성단계는 일정 전류를 공급하는 DC 플레이팅(plating)법, 2-스텝 DC 플레이팅법, 멀티 전류 DC 플레이팅법, 유니폴라 펄스(unipolar pulse) 플레이팅법 및 펄스드 리버스(pulsed reverse) 플레이팅법 중 어느 하나로 진행한다. 멀티 전류 DC 플레이팅법은 플레이팅 회전 속도를 5 내지 300 rpm으로 하고, 이때 전력 공급 전류(power supply current)를 1 내지 10 A로 1 내지 100 ms 동안 유지하다가 전력을 다시 앞 조건과 같은 조건으로 다시 걸고 제거하는 과정을 2 내지 10회 반복하여 실시한다.
직접 전기 도금 공정의 제2 형성단계는 일정 전류를 공급하는 DC 플레이팅(plating)법, 2-스텝 DC 플레이팅법, 멀티 전류 DC 플레이팅법, 유니폴라 펄스(unipolar pulse) 플레이팅법 및 펄스드 리버스(pulsed reverse) 플레이팅법 중 어느 하나로 진행한다. 멀티 전류 DC 플레이팅법은 플레이팅 회전 속도를 5 내지 300 rpm으로 하고, 이때 전력 공급 전류(power supply current)를 1 내지 10 A로 1 내지 100 ms 동안 유지하다가 전력을 다시 앞 조건과 같은 조건으로 다시 걸고 제거하는 과정을 2 내지 10회 반복하여 실시한다. 펄스드 리버스 플레이팅법은 순방향 전류(forward current)를 1 내지 20 A로 1 내지 200 ms로 유지하며 오프 타입(off time)을 1 내지 30 ms 동안 유지하고, 리버스 전류를 1 내지 10 A로 5 내지 50 ms 동안 유지하며 오프 타임을 1 내지 30 ms 동안 유지한다.
직접 전기 도금 공정의 제2 형성단계에서, 평균 웨이퍼 전류 밀도(wafer current density)는 10 내지 50 mA/cm2를 유지하도록 하며, 전기 도금 용액은 H2SO4(0~100 g/liter), H2SO4(0~200 g/liter), HCl(0~500 ppm)과 여러 종류의 첨가제들(additives)(0~20 ml/liter) 등이 포함되며, 전기 도금 온도는 10 내지 40 ℃의 온도 범위를 가진다.
직접 전기 도금 공정으로 구리층(26)을 형성한 후 탈이온수를 이용하여 웨이퍼의 회전 속도를 100 내지 2500 rpm의 조건에서 스핀 및 린스 드라이(spin & rinse dry) 공정을 진행한다.
구리층(26)으로 다마신 패턴(24)을 매립한 후에 실시하는 어닐 공정은 H2 가스나, H2+Ar(0~95%), H2+N2(0~95%)등과 같은 수소 혼합 가스를 사용하는 수소 환원 분위기에서 상온 내지 350 ℃의 온도에서 0 내지 3시간 동안 실시하여 구리층(26)의 그레인 조직(grain morphology)을 바꾼다.
한편, Ru 배리어 메탈층(25)을 이루는 Ru는 구리와 접합력이 우수하고 내산화성 및 내부식성이 우수하며, 화학적 안정성이 매우 뛰어나며, 산화물인 RuO2 또한 전도체라는 장점을 가지고 있다. 따라서 Ru 배리어 메탈층(25) 위에서의 직접 전기 도금 방식은 웨이퍼 전체에 걸친 포텐셜 드롭(potential drop)이 크지 않은 장점이 있으며, 접합력, 내산화성 및 내부식성이 뛰어나기 때문에 기존의 Ta/TaN 배리어 메탈층보다 그 역할적인 측면에서 뛰어나다 할 수 있다. 또한, 산화물인 RuO2가 전도체이기 때문에 직접 도금 방식으로 구리층(26)을 형성하기 전에 세정 공정을 생략(skip)할 수 있다.
도 2d를 참조하면, 화학적 기계적 연마(CMP) 공정을 층간 절연막(23)의 상단 표면이 노출될 때까지 실시하여 다마신 패턴(24) 내에 구리 배선(260)을 형성한다.
상술한 바와 같이, 본 발명은 구리와 접합력이 우수하고 내산화성 및 내부식성이 우수한 Ru를 단원자증착 공정으로 증착하여 Ru 배리어 메탈층을 형성하고, 구리 시드층 없이 Ru 배리어 메탈층 상에 직접 전기 도금 공정으로 구리층을 매립하고, 연마하여 다마신 패턴 내에 구리 배선을 형성하므로, 65nm 이하의 나노 소자에 요구되는 배선 특성을 얻을 수 있어 소자의 고집적화를 실현할 수 있고, 기존의 구리 배선 구조의 한계를 극복할 수 있으며, 전체 공정 단계도 줄일 수 있어 비용도 절감할 수 있다.
도 1a 내지 1e는 종래 반도체 소자의 구리 배선 구조 및 그 형성 방법을 설명하기 위한 소자의 단면도; 및
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 구리 배선 구조 및 그 형성 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 기판 12, 22: 하부 배선
13, 23: 층간 절연막 14, 24: 다마신 패턴
15, 25: 배리어 메탈층 16, 26: 구리층
160, 260: 구리 배선 100: 구리 시드층

Claims (13)

  1. 하부 배선이 형성되고 그 상부에 층간 절연막이 형성된 기판이 제공되고, 상기 층간 절연막에 형성된 다마신 패턴;
    상기 다마신 패턴 내측면에 형성된 Ru 배리어 메탈층; 및
    상기 Ru 배리어 메탈층 상에 형성된 구리 배선을 포함하는 반도체 소자의 구리 배선 구조.
  2. 층간 절연막에 다마신 패턴이 형성된 기판이 제공되는 단계;
    상기 다마신 패턴을 포함한 상기 층간 절연막 표면을 따라 Ru 배리어 메탈층을 형성하는 단계;
    상기 Ru 배리어 메탈층 상에 직접 전기 도금 공정으로 구리층을 형성하는 단계; 및
    어닐 공정을 실시하고, 상기 구리층을 연마하여 상기 다마신 패턴 내에 구리 배선을 형성하는 단계를 포함하는 반도체 소자의 구리 배선 형성 방법.
  3. 제 2 항에 있어서,
    상기 다마신 패턴은 싱글 다마신 공정이나 듀얼 다마신 공정으로 형성하는 반도체 소자의 구리 배선 형성 방법.
  4. 제 2 항에 있어서,
    상기 Ru 배리어 메탈층은 단원자증착 공정으로 형성하는 반도체 소자의 구리 배선 형성 방법.
  5. 제 2 항에 있어서,
    상기 Ru 배리어 메탈층은 Ru(Cp)2, Ru(EtCp)2, Ru(MeCp)2, Ru(tmhd)3 , Ru(mhd)3, Ru(Od)3, RuCl3, Ru3(CO)12, Ru-acetylacetonate(Ru-AA), RuO3, RuO4, 중 어느 하나를 소오스 가스로 사용하여 형성하는 반도체 소자의 구리 배선 형성 방법.
  6. 제 2 항에 있어서,
    상기 직접 전기 도금 공정으로 상기 구리층을 형성하기 전에 탈이온수(DI) 또는 탈이온수에 황산(H2SO4)을 1 내지 10 % 섞은 용액을 이용하여 1 내지 10분 정도 전-헹굼 공정을 실시하는 단계를 더 포함하는 반도체 소자의 구리 배선 형성 방법.
  7. 제 2 항에 있어서,
    상기 직접 전기 도금 공정의 제1 형성단계는 일정 전류를 공급하는 DC 플레이팅법, 2-스텝 DC 플레이팅법, 멀티 전류 DC 플레이팅법, 유니폴라 펄스 플레이팅법 및 펄스드 리버스 플레이팅법 중 어느 하나로 진행하는 반도체 소자의 구리 배선 형성 방법.
  8. 제 2 항에 있어서,
    상기 직접 전기 도금 공정의 제2 형성단계는 일정 전류를 공급하는 DC 플레이팅(plating)법, 2-스텝 DC 플레이팅법, 멀티 전류 DC 플레이팅법, 유니폴라 펄스 플레이팅법 및 펄스드 리버스 플레이팅법 중 어느 하나로 진행하는 반도체 소자의 구리 배선 형성 방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 멀티 전류 DC 플레이팅법은 플레이팅 회전 속도를 5 내지 300 rpm으로 하고, 이때 전력 공급 전류를 1 내지 10 A로 1 내지 100 ms 동안 유지하다가 전력을 다시 앞 조건과 같은 조건으로 다시 걸고 제거하는 과정을 2 내지 10회 반복하여 실시하는 반도체 소자의 구리 배선 형성 방법.
  10. 제 8 항에 있어서,
    상기 펄스드 리버스 플레이팅법은 순방향 전류를 1 내지 20 A로 1 내지 200 ms로 유지하며 오프 타입을 1 내지 30 ms 동안 유지하고, 리버스 전류를 1 내지 10 A로 5 내지 50 ms 동안 유지하며 오프 타임을 1 내지 30 ms 동안 유지하여 실시하는 반도체 소자의 구리 배선 형성 방법.
  11. 제 8 항에 있어서,
    상기 직접 전기 도금 공정은 평균 웨이퍼 전류 밀도를 10 내지 50 mA/cm2를 유지하도록 하며, H2SO4, H2SO4, HCl과 첨가제들이 포함된 전기 도금 용액을 사용하여 10 내지 40 ℃의 전기 도금 온도 범위에서 실시하는 반도체 소자의 구리 배선 형성 방법.
  12. 제 2 항에 있어서,
    상기 직접 전기 도금 공정으로 상기 구리층을 형성한 후 탈이온수를 이용하여 웨이퍼의 회전 속도를 100 내지 2500 rpm의 조건에서 스핀 및 린스 드라이 공정을 진행하는 단계를 더 포함하는 반도체 소자의 구리 배선 형성 방법.
  13. 제 2 항에 있어서,
    상기 어닐 공정은 H2 가스나, H2+Ar(0~95%) 또는 H2+N2(0~95%)의 수소 혼합 가스를 사용하는 수소 환원 분위기에서 상온 내지 350 ℃의 온도에서 0 내지 3시간 동안 실시하는 반도체 소자의 구리 배선 형성 방법.
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