KR20050121866A - Driving method of plasma display panel - Google Patents

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Abstract

본 발명은, 제1 및 제2 유지 전극들이 서로 나란하게 형성되고 어드레스 전극들이 상기 제1 및 제2 유지 전극들에 대하여 교차되게 형성된 플라즈마 디스플레이 패널을 리셋 기간, 어드레스 기간, 및 유지방전 기간으로 이루어진 구동파형에 의하여 구동하는 방법에 있어서, 상기 어드레스 기간에서, 복수개의 제1 전극들에 램프업 파형 및 램프다운 파형으로 이루어진 프리스캔 펄스(Vr)가 인가되고, 상기 프리스캔 펄스가 인가되는 기간동안 상기 어드레스 전극에 접지 전위보다 높은 전압을 가진 벽전하 축적방지용 펄스(Vp)가 인가되는 제1 단계; 상기 프리스캔 펄스의 인가가 완료된 후 상기 복수개의 제1 전극들에는 스캔 하이레벨 전압이 유지되는 도중에 순차적으로 스캔 로우레벨의 주사펄스가 인가되고, 상기 제2 전극들에 바이어스 전압이 인가되고, 상기 어드레스 전극들에 상기 주사펄스가 인가되는 제1 전극에 대한 표시 데이터 신호가 인가되는 제2 단계를 포함하는 것을 특징으로 한다.The present invention provides a plasma display panel in which first and second sustain electrodes are formed in parallel with each other and address electrodes are crossed with respect to the first and second sustain electrodes, and includes a reset period, an address period, and a sustain discharge period. A method of driving by a driving waveform, wherein during the period during which the prescan pulse Vr consisting of a ramp-up waveform and a rampdown waveform is applied to the plurality of first electrodes, the prescan pulse is applied to the plurality of first electrodes. A first step of applying a wall charge accumulation preventing pulse Vp having a voltage higher than a ground potential to the address electrode; After the application of the prescan pulse is completed, a scan low level scan pulse is sequentially applied to the plurality of first electrodes while the scan high level voltage is maintained, and a bias voltage is applied to the second electrodes. And a second step of applying a display data signal to a first electrode to which address scan pulses are applied to address electrodes.

Description

플라즈마 디스플레이 패널의 구동방법{Driving method of plasma display panel}Driving method of plasma display panel {Driving method of plasma display panel}

본 발명은 플라즈마 디스플레이 패널의 구동방법에 관한 것으로서, 특히 하나의 서브필드에서 Y 전극에 주사펄스가 인가되기 전에 램프업 파형 및 램프다운 파형을 가지고 주사펄스의 로우레벨 전압과 대향되는 하이레벨을 가지는 프리스캔 펄스를 인가하는 동시에, 어드레스 전극에 상기 램프파형의 프리스캔 펄스로 인해 발생할 수 있는 양전하 축적을 방지하는 정극성 펄스를 인가함으로서 안정적으로 어드레스 방전을 일으킬 수 있는 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of driving a plasma display panel, in particular, having a ramp-up waveform and a ramp-down waveform before a scan pulse is applied to the Y electrode in one subfield, and having a high level opposite to the low level voltage of the scan pulse. A method of driving a plasma display panel which can stably generate an address discharge by applying a prescan pulse and a positive pulse that prevents accumulation of positive charges that may occur due to the ramp waveform prescan pulse. will be.

통상적인 플라즈마 디스플레이 패널은 서로 대향 이격된 앞쪽 기판과 뒷쪽 기판 사이에 Y 유지 전극들 및 X 유지 전극들이 서로 나란하게 형성되고, 어드레스 전극들이 Y 및 X 유지 전극들에 대하여 교차되게 형성된다. 그리고, Y 및 X 유지 전극들과 어드레스 전극들에 대하여, 단위 프레임이 시분할 계조 디스플레이를 위한 복수의 서브필드들로 구분되고, 상기 서브필드들 각각에서 리셋팅, 어드레싱, 및 디스플레이-유지 단계들이 수행되도록 구동 신호 파형이 인가된다.In a typical plasma display panel, the Y sustain electrodes and the X sustain electrodes are formed to be parallel to each other between the front substrate and the rear substrate which are spaced apart from each other, and the address electrodes are formed to cross the Y and X sustain electrodes. For the Y and X sustain electrodes and the address electrodes, the unit frame is divided into a plurality of subfields for time division gray scale display, and resetting, addressing, and display-holding steps are performed in each of the subfields. The drive signal waveform is applied so as to.

도 1은 플라즈마 디스플레이 패널 구동신호를 도시한 파형도에 따라 각각의 단위 서브필드에서 플라즈마 디스플레이 패널의 전극들에 인가되는 구동 신호들을 보여준다. 도 1의 구동 방법에 포함된 종래의 리셋팅 방법은, 2000년 일본 공개 특허 공보 제214,823호와 동 제242,224호에 교시되어 있다.FIG. 1 shows driving signals applied to electrodes of a plasma display panel in each unit subfield according to a waveform diagram showing a plasma display panel driving signal. The conventional resetting method included in the driving method of Fig. 1 is taught in Japanese Laid-Open Patent Publications 214,823 and 242,224.

도 1을 참조하면, 단위 서브필드(SF)의 리셋팅 시간(PR)의 상승기간에서는, Y 전극들(X1, ..., Xn)에서 전위가 제2 전위(VS)까지 상승한 다음 제2 전위(V S)보다 제5 전위(VSET)만큼 더 높은 제1 전위(VS+VSET)까지 지속적으로 상승된다. 여기에서, X 전극들(X1, ..., Xn)과 어드레스 전극들(A1, ..., Am)에는 접지 전위(VG)가 인가된다. 이에 따라, Y 전극들과 X 전극들 사이에 약한 방전이 일어나는 한편, Y 전극들과 어드레스 전극들 사이에 더욱 약한 방전이 일어난다. 이에 따라, Y 전극들 주위에는 부극성 벽전하들이 많이 형성되고, X 전극들 주위에는 정극성의 벽전하들이 형성되며, 어드레스 전극들 주위에는 정극성의 벽전하들이 적게 형성된다.Referring to FIG. 1, in the rising period of the resetting time PR of the unit subfield SF, the potential rises from the Y electrodes X 1 ,..., X n to the second potential V S. The voltage is continuously raised to the first potential V S + V SET which is higher by the fifth potential V SET than the next second potential V S. Here, the ground potential V G is applied to the X electrodes X 1 ,..., X n and the address electrodes A 1 ..., A m . Accordingly, a weak discharge occurs between the Y electrodes and the X electrodes, while a weaker discharge occurs between the Y electrodes and the address electrodes. As a result, many negative wall charges are formed around the Y electrodes, positive wall charges are formed around the X electrodes, and less positive wall charges are formed around the address electrodes.

리셋팅 시간(PR)의 하강기간에서는, X 전극들에 인가되는 전위가 바이어스 전위(Ve)로 유지된 상태에서, Y 전극들에 인가되는 전위가 제2 전위(VS)로부터 제3 전위(Vnf)까지 지속적으로 하강된다. 여기에서, 어드레스 전극들에는 접지 전위(VG)가 인가된다. 이에 따라, X 전극들과 Y 전극들 사이의 약한 방전으로 인하여, Y 전극들 주위의 부극성의 벽전하들의 일부가 X 전극들 주위로 이동한다. 이에 따라, X 전극들(X1, ..., Xn)의 벽전위(wall electric-potential)가 어드레스 전극들의 벽전위보다 낮고 Y 전극들의 벽전위보다 높아진다. 이에 따라, 이어지는 어드레싱 기간(PA)에서 선택된 어드레스 전극들과 Y 전극 라인 사이의 대향 방전에 요구되는 어드레싱 전압(VA-VSC-L)이 낮아질 수 있다. 한편, 모든 어드레스 전극들에는 접지 전위(VG)가 인가되므로, 어드레스 전극들은 X 전극들과 Y 전극들에 대하여 방전을 수행하고, 이 방전으로 인하여 어드레스 전극들 주위의 정극성의 벽전하들이 소멸한다.In the falling period of the reset time PR, while the potential applied to the X electrodes is maintained at the bias potential Ve, the potential applied to the Y electrodes is changed from the second potential V S to the third potential ( V nf ) is continuously lowered. Here, the ground potential V G is applied to the address electrodes. Thus, due to the weak discharge between the X electrodes and the Y electrodes, some of the negative wall charges around the Y electrodes move around the X electrodes. Accordingly, the wall electric-potential of the X electrodes X 1 ,..., X n is lower than the wall potential of the address electrodes and higher than the wall potential of the Y electrodes. Accordingly, the addressing voltage V A -V SC-L required for the counter discharge between the selected address electrodes and the Y electrode line in the subsequent addressing period PA may be lowered. Meanwhile, since the ground potential V G is applied to all the address electrodes, the address electrodes discharge the X electrodes and the Y electrodes, and the positive wall charges around the address electrodes disappear due to the discharge. .

이어지는 어드레싱 기간(PA)에서는, X 전극들에 바이어스 전압(Ve)이 인가된 상태에서, 어드레스 전극들에 표시 데이터 신호가 인가되고, 제2 전위(VS)보다 낮은 제6 전위(VSC-H)로 바이어싱된 Y 전극들에 로우레벨 전위(VSC-L)의 주사 펄스가 순차적으로 인가됨에 따라, 원활한 어드레싱이 수행될 수 있다. 각 어드레스 전극에 인가되는 표시 데이터 신호는 디스플레이 셀을 선택할 경우에 정극성 어드레싱 전위(VA1)가, 그렇지 않을 경우에 접지 전위(VG)가 인가된다. 이에 따라 로우레벨 전위(VSC-L)의 주사 펄스가 인가되는 동안에 정극성 어드레싱 전위(VA)의 표시 데이터 신호가 인가되면 상응하는 디스플레이 셀에서 어드레싱 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 디스플레이 셀에서는 벽전하들이 형성되지 않는다.In the subsequent addressing period PA, in the state in which the bias voltage Ve is applied to the X electrodes, the display data signal is applied to the address electrodes, and the sixth potential V SC− which is lower than the second potential V S. As the scan pulses of the low level potential V SC-L are sequentially applied to the Y electrodes biased with H ), smooth addressing may be performed. In the display data signal applied to each address electrode, the positive addressing potential V A1 is applied when the display cell is selected, and the ground potential V G is applied when the display cell is not selected. Accordingly, when the display data signal of the positive addressing potential V A is applied while the scan pulse of the low level potential V SC-L is applied, wall charges are formed by the addressing discharge in the corresponding display cell. Wall charges are not formed in the display cell.

이어지는 유지방전 기간(PS)에서는, 모든 Y 전극들과 X 전극들에 제2 전위(VS)의 유지 펄스들이 교호하게 인가되어, 상응하는 어드레싱 시간(PA)에서 벽전하들이 형성된 디스플레이 셀들에서 디스플레이-유지를 위한 방전을 일으킨다.In the subsequent sustain discharge period PS, sustain pulses of the second potential V S are alternately applied to all the Y electrodes and the X electrodes, thereby displaying the display cells in which wall charges are formed at the corresponding addressing time PA. -Cause a discharge for maintenance.

한편, 상기와 같은 종래의 구동방법에 따른 신호 파형도에서, 어드레스 방전은 표시 데이터 신호의 전압(VA1)과 어드레스 전극 근처에 축적된 양전하에 의한 전위에서, Y 전극에 가해지는 주사펄스의 스캔 로우레벨 전압(VSC-L) 및 Y 전극 근처에 축적되어 있던 음전하에 의한 전위를 뺀 에너지(즉, 모든 전위의 절대값의 합)에 의하여 발생한다.On the other hand, in the signal waveform diagram according to the conventional driving method as described above, the address discharge is a scan of the scanning pulse applied to the Y electrode at the potential of the voltage V A1 of the display data signal and the positive charge accumulated near the address electrode. It is caused by the energy (that is, the sum of the absolute values of all the potentials) minus the potential due to the negative charge accumulated near the low level voltage V SC-L and the Y electrode.

어드레스 방전의 신뢰성을 향상시키고 어드레스 방전의 오방전을 방지하기 위하여는 어드레스 방전을 일으키는 상기 에너지가 충분하게 유입되어야 하므로 어드레스 전극에 인가되는 표시 데이터 신호의 전압도 고전압이다. 그런데, 표시 데이터 신호는 고전압일 뿐 아니라 고속 펄스이기 때문에 전력 소모가 심하다. 더욱이, 표시 데이터 신호가 고전압의 고속 펄스일수록 그로 인해 유발되는 전자파 노이즈의 방출량도 많아진다. 또한, 고전압의 펄스를 출력하는 어드레스 구동부는 그 제조 비용도 높은 문제점이 있다. 따라서, 어드레스 방전을 발생시키기 위하여 서브필드마다 어드레스 전극에 인가되는 표시 데이터 신호의 전압(VA)을 효율적으로 낮출 수 있는 방안이 요구된다.In order to improve the reliability of the address discharge and prevent the erroneous discharge of the address discharge, the energy causing the address discharge must be sufficiently supplied, so that the voltage of the display data signal applied to the address electrode is also a high voltage. However, since the display data signal is not only a high voltage but also a high speed pulse, power consumption is severe. Moreover, the higher the high-speed pulse of the display data signal, the greater the amount of electromagnetic noise emitted thereby. In addition, there is a problem in that an address driver for outputting a high voltage pulse has a high manufacturing cost. Accordingly, a method of efficiently lowering the voltage V A of the display data signal applied to the address electrode for each subfield is required to generate an address discharge.

또한, 리셋기간(PR)의 램프다운 기간에서는 Y 전극에서 음전하가 방출되고 X 전극 및 어드레스 전극에서 양전하가 방출되어 2차 약방전이 발생하여 모든 방전셀에서의 초기화가 완료되는데, 이 경우 램프다운 펄스를 거친 후 Y 전극 근처(Y 전극상의 유전층)에는 약간의 음전하가 남게 된다. 어드레스 기간(PA)에서 어드레스 방전은 표시 데이터 신호의 전압(VA)과 어드레스 전극 근처에 축적된 양전하에 의한 전위에서, Y 전극에 가해지는 주사펄스의 스캔 로우레벨 전압(VSC-L) 및 Y 전극 근처에 축적되어 있던 음전하에 의한 전위를 뺀 에너지(즉, 모든 전위의 절대값의 합)에 의하여 발생한다. 그런데, 리셋 기간에서의 램프다운 펄스 및 리셋 방전을 거친 후에는 Y 전극 근처에 축적되어 있던 음전하의 양이 충분하지 못하여 어드레스 방전시에 오방전이 발생할 가능성이 높은 문제점이 있으며 이로 인해 주사 펄스 및 표시 데이터 신호의 전압을 높게 인가해야 하는 문제점이 있다. 따라서, 리셋 기간에서의 램프다운 펄스 및 리셋 방전을 거친 후에 Y 전극 근처에 충분한 양의 음전하를 축적시킬 필요가 있다.In addition, in the ramp-down period of the reset period PR, negative charges are emitted from the Y electrode and positive charges are emitted from the X electrode and the address electrode, so that a second weak discharge occurs to initialize all the discharge cells. After the pulse, some negative charge remains near the Y electrode (dielectric layer on the Y electrode). In the address period PA, the address discharge is the scan low-level voltage V SC-L of the scanning pulse applied to the Y electrode at the potential of the voltage V A of the display data signal and the positive charge accumulated near the address electrode. This is caused by the energy minus the potential due to the negative charge accumulated near the Y electrode (that is, the sum of the absolute values of all the potentials). However, after the ramp-down pulse and the reset discharge in the reset period, there is a problem that the amount of negative charge accumulated near the Y electrode is not sufficient, so that there is a high possibility of false discharge during address discharge. There is a problem in that the voltage of the signal must be applied high. Therefore, it is necessary to accumulate a sufficient amount of negative charge near the Y electrode after the ramp-down pulse and reset discharge in the reset period.

본 발명은 상기 종래 기술의 문제점을 해결하기 위하여 창안된 것으로서, 본 발명의 목적은, 어드레스 방전을 일으키기 위하여 어드레스 전극에 인가되는 표시 데이터 신호의 전압의 크기 및 주사 전극(Y 전극)에 인가되는 주사 펄스의 전압 크기를 낮출 수 있는 플라즈마 디스플레이 패널의 구동방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems of the prior art, and an object of the present invention is to provide a magnitude of voltage of a display data signal applied to an address electrode and a scan applied to a scan electrode (Y electrode) to cause an address discharge. The present invention provides a method of driving a plasma display panel capable of lowering a voltage level of a pulse.

본 발명의 다른 목적은, 어드레스 방전을 일으키는데 필요한 주사 전극(Y 전극) 근처에 축적되는 음전하의 양을 증가시킴으로써 어드레스 방전을 용이하게 발생시킬 수 있는 플라즈마 디스플레이 패널의 구동방법을 제공하는데 있다.Another object of the present invention is to provide a method of driving a plasma display panel which can easily generate an address discharge by increasing the amount of negative charge accumulated near the scan electrode (Y electrode) necessary for causing the address discharge.

본 발명의 또 다른 목적은, 어드레스 방전을 일으키는데 필요한 주사 전극(Y 전극) 근처에 축적되는 음전하의 양을 증가시킬 때, 어드레스 전극 근처에 양전하가 축적되지 않도록 함으로써 어드레스 방전의 신뢰성을 향상시킬 수 있는 플라즈마 디스플레이 패널의 구동방법을 제공하는데 있다.Still another object of the present invention is to increase the amount of negative charges accumulated near the scan electrode (Y electrode) necessary for causing the address discharge, so that the positive charges are not accumulated near the address electrode, thereby improving the reliability of the address discharge. The present invention provides a method of driving a plasma display panel.

상기의 기술적 과제를 이루기 위한 본 발명은,The present invention for achieving the above technical problem,

제1 및 제2 유지 전극들이 서로 나란하게 형성되고 어드레스 전극들이 상기 제1 및 제2 유지 전극들에 대하여 교차되게 형성된 플라즈마 디스플레이 패널을 리셋 기간, 어드레스 기간, 및 유지방전 기간으로 이루어진 구동파형에 의하여 구동하는 방법에 있어서,A plasma display panel in which first and second storage electrodes are formed in parallel with each other and address electrodes are crossed with respect to the first and second storage electrodes is formed by a driving waveform including a reset period, an address period, and a sustain discharge period. In the driving method,

상기 어드레스 기간에서, 복수개의 제1 전극들에 램프업 파형 및 램프다운 파형으로 이루어진 프리스캔 펄스(Vr)가 인가되고, 상기 프리스캔 펄스가 인가되는 기간동안 상기 어드레스 전극에 접지 전위보다 높은 전압을 가진 벽전하 축적방지용 펄스(Vp)가 인가되는 제1 단계;In the address period, a prescan pulse Vr consisting of a ramp-up waveform and a ramp-down waveform is applied to the plurality of first electrodes, and a voltage higher than the ground potential is applied to the address electrode during the period in which the prescan pulse is applied. A first step of applying an excitation wall charge accumulation preventing pulse (Vp);

상기 프리스캔 펄스의 인가가 완료된 후 상기 복수개의 제1 전극들에는 스캔 하이레벨 전압이 유지되는 도중에 순차적으로 스캔 로우레벨의 주사펄스가 인가되고, 상기 제2 전극들에 바이어스 전압이 인가되고, 상기 어드레스 전극들에 상기 주사펄스가 인가되는 제1 전극에 대한 표시 데이터 신호가 인가되는 제2 단계를 포함하는 것을 특징으로 한다.After the application of the prescan pulse is completed, a scan low level scan pulse is sequentially applied to the plurality of first electrodes while the scan high level voltage is maintained, and a bias voltage is applied to the second electrodes. And a second step of applying a display data signal to a first electrode to which address scan pulses are applied to address electrodes.

그리고, 상기 제1 단계에서 상기 어드레스 전극에 인가되는 벽전하 축적방지용 펄스(Vp)는, 상기 제2 단계의 표시 데이터 신호의 전압과 같은 하이레벨 전압을 가지도록 인가될 수 있다.The wall charge accumulation preventing pulse Vp applied to the address electrode in the first step may be applied to have a high level voltage equal to the voltage of the display data signal of the second step.

그리고, 상기 제1 단계에서 상기 어드레스 전극에 인가되는 벽전하 축적방지용 펄스의 전압(Vp)은, 상기 제1 전극들에 인가되는 프리스캔 펄스의 하이레벨 전압(Vr)의 1/4 내지 3/4의 크기를 가지도록 인가될 수 있다.In addition, the voltage Vp of the wall charge accumulation preventing pulse applied to the address electrode in the first step is 1/4 to 3 / of the high level voltage Vr of the prescan pulses applied to the first electrodes. It may be applied to have a size of four.

한편, 상기 방법들은 컴퓨터에서 실행시키기 위한 프로그램을 기록한 기록매체에 의하여, 컴퓨터를 통해 실현될 수 있다.On the other hand, the methods can be realized through a computer by means of a recording medium which records a program for execution on the computer.

이하, 본 발명의 바람직한 실시예에 의한 플라즈마 디스플레이 패널의 구동방법의 구성 및 동작을 첨부한 도면들을 참조하여 상세히 설명한다.Hereinafter, the configuration and operation of a method of driving a plasma display panel according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

본 발명에 의한 플라즈마 디스플레이 패널의 구동방법의 기본개념은, 주사 펄스가 인가되기 전에 Y 전극 근처에 적절한 음전하를 쌓을 수 있도록 램프파형을 가진 프리스캔 펄스를 인가하되, Y 전극에 인가되는 프리스캔 펄스로 인해 어드레스 전극 근처에 쌓일 우려가 있는 양전하를 방지하는 벽전하 축적방지용 펄스를 인가하여, 플라즈마 디스플레이 패널의 방전의 신뢰성을 확보하는 것이다.The basic concept of the method for driving a plasma display panel according to the present invention is to apply a prescan pulse having a ramp waveform so that a proper negative charge can be accumulated near the Y electrode before the scan pulse is applied, but a prescan pulse applied to the Y electrode. Therefore, a wall charge accumulation prevention pulse for preventing positive charges, which may accumulate near the address electrode, is applied to ensure reliability of discharge of the plasma display panel.

도 2는 플라즈마 디스플레이 패널의 구조를 나타내는 사시도이다.2 is a perspective view showing the structure of a plasma display panel.

도 2를 참조하면, 플라즈마 디스플레이 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(100, 106) 사이에는, 어드레스 전극들(A1, A2, ... , Am), 유전층(102, 110), Y 전극들(Y1, ... , Yn), X 전극들(X1, ... , Xn), 형광층(112), 격벽(114) 및 보호층으로서 예컨대 일산화마그네슘 (MgO)층(104)이 마련되어 있다.2, between the front and rear glass substrate of a plasma display panel (1) (100, 106), the address electrodes (A 1, A 2, ..., A m), a dielectric layer (102, 110 ), Y electrodes (Y 1 , ..., Y n ), X electrodes (X 1 , ..., X n ), fluorescent layer 112, partition wall 114 and a protective layer such as magnesium monoxide ( MgO) layer 104 is provided.

어드레스 전극들(A1, A2, ... , Am)은 뒤쪽 글라스 기판(106)의 앞쪽에 일정한 패턴으로 형성된다. 아래쪽 유전층(110)은 어드레스 전극들(A1, A2, ... , A m)의 앞쪽에 도포된다. 아래쪽 유전층(110)의 앞쪽에는 격벽(114)들이 어드레스 전극들(A1, A2, ... , Am)과 평행한 방향으로 형성된다. 이 격벽(114)들은 각 디스플레이 셀의 방전 영역을 구획하고, 각 디스플레이 셀 사이의 광학적 간섭을 방지하는 기능을 한다. 형광층(112)은, 격벽(114)들 사이에서 형성된다.The address electrodes A 1 , A 2 ,..., A m are formed in a predetermined pattern on the front side of the rear glass substrate 106. The lower dielectric layer 110 is applied in front of the address electrodes A 1 , A 2 ,..., A m . In front of the lower dielectric layer 110, barrier ribs 114 are formed in a direction parallel to the address electrodes A 1 , A 2 ,..., A m . The partition walls 114 function to partition the discharge area of each display cell and to prevent optical interference between the display cells. The fluorescent layer 112 is formed between the partition walls 114.

X 전극들(X1, ... , Xn)과 Y 전극들(Y1, ... , Yn)은 어드레스 전극들(A1, A2, ... , Am)과 직교되도록 앞쪽 글라스 기판(100)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 디스플레이 셀을 설정한다. 각 X 전극 라인(X1, ... , Xn)과 각 Y 전극 라인(Y1, ... , Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인(Xna, Yna)과 전도도를 높이기 위한 금속 전극 라인(X nb, Ynb)이 결합되어 형성될 수 있다. 앞쪽 유전층(102)은 X 전극들(X1, ... , X n)과 Y 전극들(Y1, ... , Yn)의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 보호층(104) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전층(102)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(108)에는 플라즈마 형성용 가스가 밀봉된다.The X electrodes X 1 , ..., X n and the Y electrodes Y 1 , ..., Y n are orthogonal to the address electrodes A 1 , A 2 , ..., A m . The back of the front glass substrate 100 is formed in a predetermined pattern. Each intersection sets a corresponding display cell. Each X electrode line (X 1 , ..., X n ) and each Y electrode line (Y 1 , ..., Y n ) are transparent electrode lines (X na ) made of a transparent conductive material such as indium tin oxide (ITO). , Y na ) and metal electrode lines X nb and Y nb for increasing conductivity may be formed. The front dielectric layer 102 is formed by applying the entire surface to the back of the X electrodes (X 1 ,..., X n ) and the Y electrodes (Y 1 ,..., Y n ). A protective layer 104 for protecting the panel 1 from a strong electric field, for example, a magnesium monoxide (MgO) layer, is formed by applying a front surface to the back of the front dielectric layer 102. The plasma forming gas is sealed in the discharge space 108.

이와 같은 플라즈마 디스플레이 패널에 일반적으로 적용되는 구동 방식은, 초기화, 어드레스 및 디스플레이 유지 단계가 단위 서브-필드에서 순차적으로 수행되게 하는 방식이다. 초기화 단계에서는 구동될 디스플레이 셀들의 전하 상태가 균일하게 된다. 어드레스 단계에서는, 선택될 디스플레이 셀들의 전하 상태와 선택되지 않을 디스플레이 셀들의 전하 상태가 설정된다. 디스플레이 유지 단계에서는, 선택될 디스플레이 셀들에서 디스플레이 방전이 수행된다. 이때, 디스플레이 방전을 수행하는 디스플레이 셀들의 플라즈마 형성용 가스로부터 플라즈마가 형성되고, 이 플라즈마로부터의 자외선 방사에 의하여 상기 디스플레이 셀들의 형광층(112)이 여기되어 빛이 발생된다.A driving scheme generally applied to such a plasma display panel is a method in which initialization, address, and display holding steps are sequentially performed in a unit sub-field. In the initialization step, the charge states of the display cells to be driven are made uniform. In the address step, the charge state of display cells to be selected and the charge state of display cells not to be selected are set. In the display holding step, display discharge is performed in the display cells to be selected. At this time, a plasma is formed from the plasma forming gas of the display cells performing display discharge, and the fluorescent layer 112 of the display cells is excited by ultraviolet radiation from the plasma to generate light.

도 3은 도 2의 플라즈마 디스플레이 패널의 구동 장치를 보여준다. 3 illustrates a driving apparatus of the plasma display panel of FIG. 2.

도면을 참조하면, 플라즈마 디스플레이 패널(1)의 구동 장치는 영상 처리부(200), 제어부(202), 어드레스 구동부(206), X 구동부(208) 및 Y 구동부(204)를 포함한다. 영상 처리부(200)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 제어부(202)는 영상 처리부(200)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, SX)을 발생시킨다. 어드레스 구동부(206)는, 제어부(202)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(SA)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시 데이터 신호를 어드레스 전극들에 인가한다. X 구동부(208)는 제어부(202)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호(SX)를 처리하여 X 전극들에 인가한다. Y 구동부(204)는 제어부(202)로부터의 구동 제어 신호들(SA, SY, SX)중에서 Y 구동 제어 신호(SY)를 처리하여 Y 전극들에 인가한다.Referring to the drawing, the driving apparatus of the plasma display panel 1 includes an image processor 200, a controller 202, an address driver 206, an X driver 208, and a Y driver 204. The image processing unit 200 converts an external analog image signal into a digital signal, and internal image signals, for example, 8-bit red (R), green (G) and blue (B) image data, clock signals, vertical and horizontal, respectively. Generate synchronization signals. The controller 202 generates the driving control signals SA, SY, and SX according to the internal image signal from the image processor 200. The address driver 206 processes the address signal SA among the drive control signals SA, SY, and SX from the controller 202 to generate a display data signal, and transmits the generated display data signal to the address electrodes. Is authorized. The X driver 208 processes the X driving control signal SX among the driving control signals SA, SY, and SX from the controller 202 and applies the X driving control signal SX to the X electrodes. The Y driver 204 processes the Y driving control signal SY among the driving control signals SA, SY, and SX from the controller 202 and applies the Y driving control signal SY to the Y electrodes.

상기한 바와 같은 구조의 플라즈마 디스플레이 패널(1)의 구동방법으로, 주로 사용되는 어드레스-디스플레이 분리 구동방법이 미국특허 제5,541,618호에 개시되어 있다.As a driving method of the plasma display panel 1 having the above-described structure, an address-display separation driving method mainly used is disclosed in US Pat. No. 5,541,618.

도 4는 플라즈마 디스플레이 패널의 Y 전극들에 대한 통상적인 어드레스-디스플레이 분리(Address-Display Separation) 구동 방법을 보여준다. FIG. 4 shows a conventional address-display separation driving method for Y electrodes of a plasma display panel.

도면을 참조하면, 단위 프레임은 시분할 계조 표시를 실현하기 위하여 소정개수 예컨대 8 개의 서브필드들(SF1, ..., SF8)로 분할될 수 있다. 또한, 각 서브필드(SF1, ..., SF8)는 리셋 기간(미도시)과, 어드레스 기간(A1, ..., A8)및, 유지방전 기간(S1, ..., S8)로 분할된다.Referring to the drawings, a unit frame may be divided into a predetermined number, for example, eight subfields SF1, ..., SF8 to realize time division gray scale display. Each subfield SF1, ..., SF8 is divided into a reset period (not shown), an address period A1, ..., A8, and sustain discharge periods S1, ..., S8. do.

각 어드레스 기간(A1, ..., A8)에서는, 어드레스 전극들(도 1의 AR1, AG1, ..., AGm, ABm)에 표시 데이터 신호가 인가됨과 동시에 각 Y 전극 라인(Y1, ..., Yn)에 상응하는 주사 펄스가 순차적으로 인가된다. In each address period A1, ..., A8, a display data signal is applied to the address electrodes AR1, AG1, ..., AGm, ABm in FIG. Scanning pulses corresponding to Yn) are sequentially applied.

각 유지방전 기간(S1, ..., S8)에서는, Y 전극들(Y1, ..., Yn)과 X 전극들(X1, ..., Xn)에 디스플레이 방전용 펄스가 교호하게 인가되어, 어드레스 기간(A1, ..., A8)에서 벽전하들이 형성된 방전셀들에서 표시 방전을 일으킨다.In each sustain discharge period S1, ..., S8, pulses for display discharge are alternately applied to the Y electrodes Y1, ..., Yn and the X electrodes X1, ..., Xn. In the address periods A1, ..., A8, display discharge is caused in discharge cells in which wall charges are formed.

플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 유지방전 기간(S1, ..., S8)내의 유지방전 펄스 개수에 비례한다. 1 화상을 형성하는 하나의 프레임이, 8개의 서브필드와 256 계조로 표현되는 경우에, 각 서브필드에는 차례대로 1, 2, 4, 8, 16, 32, 64, 128의 비율로 서로 다른 유지펄스의 수가 할당될 수 있다. 만일 133 계조의 휘도를 얻기 위해서는, 서브필드1 기간, 서브필드3 기간 및 서브필드8 기간 동안 셀들을 어드레싱하여 유지방전하면 된다.The luminance of the plasma display panel is proportional to the number of sustain discharge pulses in the sustain discharge periods S1, ..., S8 occupied in the unit frame. When one frame forming one image is represented by eight subfields and 256 gray levels, each subfield is sequentially held at a ratio of 1, 2, 4, 8, 16, 32, 64, and 128 in order. The number of pulses can be assigned. In order to obtain luminance of 133 gray levels, cells may be addressed and sustained and discharged during the subfield 1 period, the subfield 3 period, and the subfield 8 period.

각 서브필드에 할당되는 유지방전 수는, APC(Automatic power control) 단계에 따른 서브필드들의 가중치에 따라 가변적으로 결정될 수 있다. 또한 각 서브필드에 할당되는 유지방전 수는. 감마특성이나 패널특성을 고려하여 다양하게 변형하는 것이 가능하다. 예컨대 서브필드4에 할당된 계조도를 8에서 6으로 낮추고, 서브필드6에 할당된 계조도를 32에서 34로 높일 수 있다. 또한, 한 프레임을 형성하는 서브필드의 수도 설계사양에 따라 다양하게 변형하는 것이 가능하다.The number of sustain discharges allocated to each subfield may be variably determined according to the weights of the subfields according to the APC (Automatic Power Control) step. In addition, the number of sustain discharges allocated to each subfield is. Various modifications are possible in consideration of gamma characteristics or panel characteristics. For example, the gradation level assigned to subfield 4 may be lowered from 8 to 6, and the gradation level assigned to subfield 6 may be increased from 32 to 34. In addition, the number of subfields forming one frame can be variously modified according to design specifications.

도 5는 본 발명에 의한 플라즈마 디스플레이 패널의 구동방법에 따라 패널에 인가하기 위한 신호 파형도로서, AC PDP의 ADS 구동방식에서 한 서브필드(SF)내에 어드레스 전극(A), 공통전극(X) 및 주사전극(Y1~Yn)에 인가되는 구동신호를 나타낸다. 도 5와 같이, 하나의 서브필드(SF)는 리셋 기간(PR), 어드레스 기간(PA) 및 유지방전기간(PS)를 구비한다.FIG. 5 is a signal waveform diagram for applying to a panel according to the method of driving a plasma display panel according to the present invention. In the ADS driving method of an AC PDP, an address electrode A and a common electrode X are located in one subfield SF. And a drive signal applied to the scan electrodes Y1 to Yn. As shown in FIG. 5, one subfield SF includes a reset period PR, an address period PA, and a sustain discharge period PS.

리셋 기간(PR)은 모든 그룹의 주사라인에 대해 리셋펄스를 인가하여, 강제로 기입방전을 수행함으로써, 전체 셀의 벽전하 상태를 초기화한다. 어드레스 기간(PA)에 들어가기 전에 리셋 기간(PR)이 수행되며, 이는 전 화면에 걸쳐 수행하므로, 상당히 고르면서도 원하는 분포의 벽전하 배치를 만들 수 있다. 리셋 기간(PR)에 의해 초기화된 셀들은, 셀 내부의 벽전하 조건이 모두 비슷하게 형성된다. The reset period PR applies a reset pulse to all of the scan lines of all groups and forcibly performs a write discharge, thereby initializing the wall charge states of all cells. The reset period PR is carried out before entering the address period PA, which is carried out over the entire screen, thus making it possible to create a fairly even and evenly distributed wall charge arrangement. The cells initialized by the reset period PR have similar wall charge conditions inside the cells.

리셋 기간(PR)이 수행된 후에 어드레스 기간(PA)이 수행된다. 이 때 어드레스 기간(PA)에는, 공통전극(X)에 바이어스 전압(Ve)이 인가되고, 표시되어야 할 셀 위치에서 주사전극(Y1~Yn)과 어드레스 전극(A1~Am)을 동시에 턴온시킴으로써, 표시 셀을 선택한다. The address period PA is performed after the reset period PR is performed. At this time, in the address period PA, the bias voltage Ve is applied to the common electrode X, and the scan electrodes Y1 to Yn and the address electrodes A1 to Am are simultaneously turned on at the cell positions to be displayed. Select the display cell.

어드레스 기간(PA)이 수행된 후에, 공통전극(X)과 주사전극(Y1~Yn)에 유지펄스(Vs)를 교대로 인가하여, 유지방전 기간(PS)이 수행된다. 유지방전 기간(PS) 중에 어드레스 전극(A1~Am)에는 로우레벨의 전압(VG)이 인가된다. PDP에서 휘도는 유지방전 펄스수에 의하여 조정된다. 하나의 서브필드 또는 하나의 TV 필드에서의 유지방전 펄스수가 많으면 휘도가 증가한다.After the address period PA is performed, the sustain pulse Vs is alternately applied to the common electrodes X and the scan electrodes Y1 to Yn to perform the sustain discharge period PS. During the sustain discharge period PS, a low level voltage V G is applied to the address electrodes A1 to Am. In PDP, the brightness is adjusted by the number of sustain discharge pulses. If the number of sustain discharge pulses in one subfield or one TV field is large, the luminance increases.

그런데, 통상적으로 리셋기간(PR)의 램프다운 기간에서는 Y 전극에서 음전하가 방출되고 X 전극 및 어드레스 전극에서 양전하가 방출되어 2차 약방전이 발생하여 모든 방전셀에서의 초기화가 완료되는데, 이 경우 램프다운 펄스를 거친 후 Y 전극 근처(Y 전극상의 유전층)에는 약간의 음전하가 남게 된다. 어드레스 기간(PA)에서 어드레스 방전은 표시 데이터 신호의 전압(VA)과 어드레스 전극 근처에 축적된 양전하에 의한 전위에서, Y 전극에 가해지는 주사펄스의 스캔 로우레벨 전압(VSC-L) 및 Y 전극 근처에 축적되어 있던 음전하에 의한 전위를 뺀 에너지(즉, 모든 전위의 절대값의 합)에 의하여 발생한다. 그런데, 리셋 기간에서의 램프다운 펄스 및 리셋 방전을 거친 후에는 Y 전극 근처에 축적되어 있던 음전하의 양이 충분하지 못하여 어드레스 방전시에 오방전이 발생할 가능성이 높은 문제점이 있으며 이로 인해 주사 펄스 및 표시 데이터 신호의 전압을 높게 인가해야 하는 문제점이 있다. 따라서, 리셋 기간에서의 램프다운 펄스 및 리셋 방전을 거친 후에 Y 전극 근처에 충분한 양의 음전하를 축적시킬 필요가 있다.In the ramp-down period of the reset period PR, however, negative charges are emitted from the Y electrode and positive charges are emitted from the X electrode and the address electrode, and thus, a second weak discharge occurs to initialize all the discharge cells. After a rampdown pulse, some negative charge remains near the Y electrode (dielectric layer on the Y electrode). In the address period PA, the address discharge is the scan low-level voltage V SC-L of the scanning pulse applied to the Y electrode at the potential of the voltage V A of the display data signal and the positive charge accumulated near the address electrode. This is caused by the energy minus the potential due to the negative charge accumulated near the Y electrode (that is, the sum of the absolute values of all the potentials). However, after the ramp-down pulse and the reset discharge in the reset period, there is a problem that the amount of negative charge accumulated near the Y electrode is not sufficient, so that there is a high possibility of false discharge during address discharge. There is a problem in that the voltage of the signal must be applied high. Therefore, it is necessary to accumulate a sufficient amount of negative charge near the Y electrode after the ramp-down pulse and reset discharge in the reset period.

따라서, 도 5와 같이, Y 전극에 스캔 로우레벨 전위(VSC-L)의 주사펄스가 인가되기 전에 주사펄스와 대향되는 램프파형의 프리스캔 펄스를 인가함으로써 Y 전극 근처에 음전하를 더욱 많이 축적시키면, 어드레스 방전이 유리해질 수 있다. 램프파형의 프리스캔 펄스는 램프업 파형과 램프다운 파형으로 이루어지며, 램프파형의 기울기는 반복적인 실험에 의해 적절한 양의 음전하가 Y 전극 근처에 축적될 수 있도록 정할 수 있다. 램프파형의 프리스캔 펄스는 도 5에 도시된 것처럼, 첫번째 주사펄스가 인가될 때 모든 Y 전극에 공통적으로 인가될 수도 있으나, 도면에 도시하지는 않았지만, 각 Y 전극에 대응하는 스캔 로우레벨(VSC-L)의 주사펄스가 인가되기 직전에 인가될 수도 있다.Accordingly, as shown in FIG. 5, before the scan pulse of the scan low level potential V SC-L is applied to the Y electrode, a negative waveform prescan pulse opposite to the scan pulse is applied to accumulate more negative charge near the Y electrode. In this case, address discharge may be advantageous. The ramp waveform prescan pulse consists of a ramp-up waveform and a ramp-down waveform, and the slope of the ramp waveform can be determined so that an appropriate amount of negative charge can be accumulated near the Y electrode by repeated experiments. The ramp waveform prescan pulse may be commonly applied to all Y electrodes when the first scan pulse is applied, as shown in FIG. 5, but the scan low level (V SC) corresponding to each Y electrode is not shown. May be applied immediately before the scan pulse of -L ) is applied.

도 5에서 볼 수 있는 것처럼, 프리스캔 펄스(Vr)의 인가가 완료된 후 복수개의 Y 전극들(Y1~Yn)에는 스캔 하이레벨 전압(VSC-H)이 유지되는 도중에 순차적으로 스캔 로우레벨VSC-L)의 주사펄스가 인가된다. 어드레스 기간(PA)에서 X 전극들(X1~Xn)에는 바이어스 전압(Ve)이 인가된다. X 전극들(X1~Xn)에 인가되는 바이어스 전압(Ve)은, 첫째로, 어드레스 방전시에 X 전극의 전위를 높여주어 어드레스 전극과의 방전이 발생하지 않도록 함으로써 Y 전극과 어드레스 전극간의 대향 방전을 강화하는 역할을 하고, 둘째로, 어드레스 방전에 의해 Y 전극 근처에는 양전하가 쌓일 때 X 전극 근처에는 음전하를 쌓이게 하여 유지방전 준비를 하는 역할을 한다. 이로써, 도 7의 유지방전 기간(PS)에서 최초의 유지 펄스가 인가되는 시점에서는, 어드레스 구간에서 쌓인 양전하가 Y 전극 라인들에 쌓여 있고 X 전극 라인들에는 음전하가 쌓여 있다. Y 전극 라인들에 유지전압(Vs)이 인가되면, Y 전극 라인들에서는 양전하가 X 전극 라인들에서는 음전하가 공간전하로 배출되어 1차 유지 방전이 수행된다. 이러한 1차 유지방전은, Y 전극 라인들 근처에 쌓여있던 양전하와 Vs전압의 합과 X 전극 라인들 근처에 쌓여있던 음전하의 차(즉, 모든 전위값의 절대값의 합)가 방전개시전압을 초과하면서 이루어진다. 1차 유지방전이 일어나면 Y 전극 라인들 근처에 음전하가 쌓이고 X 전극 라인들 근처에 양전하가 쌓인다.As shown in FIG. 5, after the application of the prescan pulse Vr is completed, the scan low level V is sequentially performed while the scan high level voltage V SC -H is maintained on the plurality of Y electrodes Y1 to Yn. SC-L ) scan pulse is applied. In the address period PA, a bias voltage Ve is applied to the X electrodes X1 to Xn. The bias voltage Ve applied to the X electrodes X1 to Xn is, firstly, a counter discharge between the Y electrode and the address electrode by raising the potential of the X electrode during the address discharge so that no discharge occurs with the address electrode. Secondly, when positive charges are accumulated near the Y electrode by the address discharge, negative charges are accumulated near the X electrode to prepare for the sustain discharge. As a result, when the first sustain pulse is applied in the sustain discharge period PS of FIG. 7, positive charges accumulated in the address period are accumulated on the Y electrode lines and negative charges are accumulated on the X electrode lines. When the sustain voltage Vs is applied to the Y electrode lines, positive charges are discharged in the Y electrode lines and negative charges are discharged into space charges in the X electrode lines, thereby performing primary sustain discharge. This primary sustain discharge is characterized by the difference between the sum of the positive charge and the Vs voltage accumulated near the Y electrode lines and the negative charge (ie the sum of the absolute values of all potential values) accumulated near the X electrode lines. It is done while exceeding. When the primary sustain discharge occurs, negative charges accumulate near the Y electrode lines and positive charges accumulate near the X electrode lines.

1차 유지방전이 이러난 후에, X 전극 라인들에 유지전압(Vs)이 인가되면 X 전극 라인들에서는 양전하가 공간전하로 배출되기 시작하고 Y 전극 라인들에서는 음전하가 공간전하로 배출되어 2차 유지 방전이 수행된다. 이러한 2차 유지방전은, X 전극에 인가되는 Vs전압과 X 전극들 근처에 쌓여있던 양전하에 의한 전위로부터 Y 전극 라인들 근처에 쌓여있던 음전하의 전위를 뺀 값(즉, 모든 전위값의 절대값의 합)이 방전개시전압을 초과하면서 이루어진다. 1차 유지방전이 일어나면 Y 전극 라인들 근처에 다시 1차 유지방전 직전 상태처럼 양전하가 쌓이고 X 전극 라인들 근처에 음전하가 쌓인다. 그 이후 다시 1차 유지방전과 동일한 작용에 의해 3차 유지방전이 일어나고, 그 이후 다시 2차 유지방전과 동일한 작용에 의해 4차 유지방전이 일어난다. 서브필드별로 정해진 시간 동안 교번적인 유지펄스가 지속되어 이러한 유지방전이 지속된다.After the first sustain discharge, when the sustain voltage Vs is applied to the X electrode lines, positive charges begin to be discharged into the space charges in the X electrode lines, and negative charges are discharged into the space charges in the Y electrode lines, and the secondary charges are discharged. Sustain discharge is performed. This secondary sustain discharge is obtained by subtracting the potential of the negative charge accumulated near the Y electrode lines from the potential due to the Vs voltage applied to the X electrode and the positive charge accumulated near the X electrodes (that is, the absolute value of all potential values). Is made while exceeding the discharge start voltage. When the primary sustain discharge occurs, positive charges accumulate near the Y electrode lines, just as before the primary sustain discharge, and negative charges accumulate near the X electrode lines. After that, the third sustain discharge occurs by the same action as the first sustain discharge, and then the fourth sustain discharge occurs by the same action as the second sustain discharge. Alternate sustain pulses are maintained for a predetermined time for each subfield, and such sustain discharge is continued.

본 발명에 의한 플라즈마 디스플레이 패널의 구동방법에 따르면, 상기 램프파형의 프리스캔 펄스에 의해 축적되는 음전하로 인하여, 어드레스 방전이 용이하게 발생할 수 있고, 어드레스 방전을 일으키는 에너지가 커지므로 어드레스 전극에 인가해야 하는 표시 데이터 신호의 전압(Va) 또는 Y 전극에 인가해야 하는 주사 펄스의 펄스크기(|VSC-L)|)를 작게 할 수 있다.According to the driving method of the plasma display panel according to the present invention, due to the negative charge accumulated by the prescan pulse of the ramp waveform, the address discharge can be easily generated, and the energy causing the address discharge is increased, so it must be applied to the address electrode. The voltage Va of the display data signal or the pulse size (| V SC-L ) | of the scanning pulse to be applied to the Y electrode can be reduced.

도 6은 본 발명에 의한 플라즈마 디스플레이 패널의 구동방법에 따라 패널의 전극에 인가되는 구동신호를 나타낸 파형도이다. 도 5와 비교해 보면, 도 6의 파형도는 어드레스 기간(PA) 중에 램프파형의 프리스캔 펄스(Vr)가 Y 전극들에 인가될 때 어드레스 전극들(A1~Am)에는 벽전하 축적방지용 펄스가 인가된다는 점이 특징이다.6 is a waveform diagram illustrating a driving signal applied to an electrode of a panel according to the method of driving a plasma display panel according to the present invention. In comparison with FIG. 5, the waveform diagram of FIG. 6 shows that the wall charge accumulation preventing pulse is applied to the address electrodes A1 to Am when the ramp waveform prescan pulse Vr is applied to the Y electrodes during the address period PA. It is characterized by the fact that it is applied.

통상적으로 리셋기간(PR)의 램프다운 기간에서는 Y 전극에서 음전하가 방출되고 X 전극 및 어드레스 전극에서 양전하가 방출되어 2차 약방전이 발생하여 모든 방전셀에서의 초기화가 완료되는데, 이 경우 램프다운 펄스를 거친 후 Y 전극 근처(Y 전극상의 유전층)에는 약간의 음전하가 남게 된다. 어드레스 기간(PA)에서 어드레스 방전은 표시 데이터 신호의 전압(VA)과 어드레스 전극 근처에 축적된 양전하에 의한 전위에서, Y 전극에 가해지는 주사펄스의 스캔 로우레벨 전압(VSC-L) 및 Y 전극 근처에 축적되어 있던 음전하에 의한 전위를 뺀 에너지(즉, 모든 전위의 절대값의 합)에 의하여 발생한다. 그런데, 리셋 기간에서의 램프다운 펄스 및 리셋 방전을 거친 후에는 Y 전극 근처에 축적되어 있던 음전하의 양이 충분하지 못하여 어드레스 방전시에 오방전이 발생할 가능성이 높은 문제점이 있으며 이로 인해 주사 펄스 및 표시 데이터 신호의 전압을 높게 인가해야 하는 문제점이 있다. 따라서, 리셋 기간에서의 램프다운 펄스 및 리셋 방전을 거친 후에 Y 전극 근처에 충분한 양의 음전하를 축적시킬 필요가 있다.Typically, in the ramp-down period of the reset period PR, negative charges are emitted from the Y electrode and positive charges are emitted from the X electrode and the address electrode, so that the secondary weak discharge occurs, and the initialization is completed in all the discharge cells. After the pulse, some negative charge remains near the Y electrode (dielectric layer on the Y electrode). In the address period PA, the address discharge is the scan low-level voltage V SC-L of the scanning pulse applied to the Y electrode at the potential of the voltage V A of the display data signal and the positive charge accumulated near the address electrode. This is caused by the energy minus the potential due to the negative charge accumulated near the Y electrode (that is, the sum of the absolute values of all the potentials). However, after the ramp-down pulse and the reset discharge in the reset period, there is a problem that the amount of negative charge accumulated near the Y electrode is not sufficient, so that there is a high possibility of false discharge during address discharge. There is a problem in that the voltage of the signal must be applied high. Therefore, it is necessary to accumulate a sufficient amount of negative charge near the Y electrode after the ramp-down pulse and reset discharge in the reset period.

따라서, 도 6과 같이, Y 전극에 스캔 로우레벨 전위(VSC-L)의 주사펄스가 인가되기 전에 주사펄스와 대향되는 램프파형의 프리스캔 펄스를 인가함으로써 Y 전극 근처에 음전하를 더욱 많이 축적시키면, 어드레스 방전이 유리해질 수 있다. 램프파형의 프리스캔 펄스는 램프업 파형과 램프다운 파형으로 이루어지며, 램프파형의 기울기는 반복적인 실험에 의해 적절한 양의 음전하가 Y 전극 근처에 축적될 수 있도록 정할 수 있다. 램프파형의 프리스캔 펄스는 도 6에 도시된 것처럼, 첫번째 주사펄스가 인가될 때 모든 Y 전극에 공통적으로 인가될 수도 있으나, 도면에 도시하지는 않았지만, 각 Y 전극에 대응하는 스캔 로우레벨(VSC-L)의 주사펄스가 인가되기 직전에 인가될 수도 있다.Therefore, as shown in FIG. 6, before the scan pulse of the scan low level potential V SC-L is applied to the Y electrode, a negative waveform prescan pulse opposite to the scan pulse is applied to accumulate more negative charge near the Y electrode. In this case, address discharge may be advantageous. The ramp waveform prescan pulse consists of a ramp-up waveform and a ramp-down waveform, and the slope of the ramp waveform can be determined so that an appropriate amount of negative charge can be accumulated near the Y electrode by repeated experiments. The ramp waveform prescan pulse may be commonly applied to all Y electrodes when the first scan pulse is applied, as shown in FIG. 6, but the scan low level (V SC) corresponding to each Y electrode is not shown. May be applied immediately before the scan pulse of -L ) is applied.

도 6에서 볼 수 있는 것처럼, 프리스캔 펄스(Vr)의 인가가 완료된 후 복수개의 Y 전극들(Y1~Yn)에는 스캔 하이레벨 전압(VSC-H)이 유지되는 도중에 순차적으로 스캔 로우레벨VSC-L)의 주사펄스가 인가된다. 어드레스 기간(PA)에서 X 전극들(X1~Xn)에는 바이어스 전압(Ve)이 인가된다. X 전극들(X1~Xn)에 인가되는 바이어스 전압(Ve)은, 첫째로, 어드레스 방전시에 X 전극의 전위를 높여주어 어드레스 전극과의 방전이 발생하지 않도록 함으로써 Y 전극과 어드레스 전극간의 대향 방전을 강화하는 역할을 하고, 둘째로, 어드레스 방전에 의해 Y 전극 근처에는 양전하가 쌓일 때 X 전극 근처에는 음전하를 쌓이게 하여 유지방전 준비를 하는 역할을 한다.As shown in FIG. 6, after the application of the prescan pulse Vr is completed, the scan low level V is sequentially performed while the scan high level voltage V SC -H is maintained on the plurality of Y electrodes Y1 to Yn. SC-L ) scan pulse is applied. In the address period PA, a bias voltage Ve is applied to the X electrodes X1 to Xn. The bias voltage Ve applied to the X electrodes X1 to Xn is, firstly, a counter discharge between the Y electrode and the address electrode by raising the potential of the X electrode during the address discharge so that no discharge occurs with the address electrode. Secondly, when positive charges are accumulated near the Y electrode by the address discharge, negative charges are accumulated near the X electrode to prepare for the sustain discharge.

상기 램프파형의 프리스캔 펄스에 의해 축적되는 음전하로 인하여, 어드레스 방전을 일으키는 에너지가 커지므로 어드레스 전극에 인가해야 하는 표시 데이터 신호의 전압 또는 Y 전극에 인가해야 하는 주사 펄스의 펄스크기를 작게 할 수 있다.Due to the negative charge accumulated by the ramp waveform prescan pulse, the energy causing the address discharge is increased, so that the voltage of the display data signal to be applied to the address electrode or the pulse size of the scan pulse to be applied to the Y electrode can be reduced. have.

그런데, 램프파형의 프리스캔 펄스가 Y 전극에 인가되어 Y 전극 근처에는 음전하가 부극성의 벽전하로서 쌓이는데, Y 전극 근처에 상기 음전하가 수렴함으로 인하여 어드레스 전극 및 X 전극 근처에는 양전하가 쌓일 가능성이 높아진다. 따라서, 본 발명에서는 상기 램프파형의 프리스캔 펄스가 Y 전극에 인가되는 기간동안 어드레스 전극들에 정극성의 전압 펄스를 인가함으로써, 어드레스 전극 근처에 양의 벽전하가 축적되는 것을 방지한다. 한편, X 전극에는 종래기술과 같이 바이어스 전압(Ve)이 인가되고 있으므로 양전하가 쌓이는 것이 자연적으로 방지된다.However, a ramp waveform prescan pulse is applied to the Y electrode so that negative charges accumulate as negative wall charges near the Y electrode, and positive charges may accumulate near the address electrode and the X electrode due to the convergence of the negative charges near the Y electrode. Is higher. Therefore, in the present invention, positive voltage pulses are applied to the address electrodes during the period in which the ramp waveform prescan pulse is applied to the Y electrode, thereby preventing the accumulation of positive wall charges near the address electrode. On the other hand, since the bias voltage Ve is applied to the X electrode as in the prior art, accumulation of positive charges is naturally prevented.

한편, Y 전극들(Y1~Yn)에 프리스캔 펄스가 인가되는 동안 어드레스 전극들(A1~Am)에 인가되는 벽전하 축적방지용 펄스는, 어드레스 표시 데이터 신호의 전압(VA)과 같은 하이레벨 전압(Vp)을 가질 수 있다. 벽전하 축적방지용 펄스가 어드레스 표시 데이터 신호의 전압(VA)과 같으면, 별도의 전원 소스가 필요 없으므로 제조비용의 상승을 방지할 수 있다.Meanwhile, the wall charge accumulation preventing pulse applied to the address electrodes A1 to Am while the prescan pulse is applied to the Y electrodes Y1 to Yn has the same high level as the voltage V A of the address display data signal. It may have a voltage (Vp). If the wall charge accumulation preventing pulse is equal to the voltage V A of the address display data signal, a separate power source is not required, and thus an increase in manufacturing cost can be prevented.

다른 한편으로, Y 전극들(Y1~Yn)에 프리스캔 펄스가 인가되는 동안 어드레스 전극들(A1~Am)에 인가되는 벽전하 축적방지용 펄스의 전압(Vp)은, Y 전극들(Y1~Yn)에 인가되는 프리스캔 펄스의 하이레벨 전압(Vr)의 1/4 내지 3/4의 전압 크기를 가지는 것이 적절하다. 벽전하 축적방지용 펄스의 전압(Vp)이 프리스캔 펄스의 하이레벨 전압(Vr)의 1/4 보다 작으면 어드레스 전극 근처에 양전하가 쌓이는 것을 방지할 수 있는 충분한 척력이 발생되지 않으며, 벽전하 축적방지용 펄스의 전압(Vp)이 프리스캔 펄스의 하이레벨 전압(Vr)의 3/4 보다 크면 어드레스 전극 근처에 오히려 음전하가 쌓여 어드레스 방전이 실패할 가능성이 있기 때문이다.On the other hand, the voltage Vp of the wall charge accumulation preventing pulse applied to the address electrodes A1 to Am while the prescan pulse is applied to the Y electrodes Y1 to Yn is the Y electrodes Y1 to Yn. It is appropriate to have a voltage magnitude of 1/4 to 3/4 of the high level voltage (Vr) of the prescan pulse applied to. If the voltage Vp of the wall charge accumulation prevention pulse is less than 1/4 of the high level voltage Vr of the prescan pulse, sufficient repulsive force is not generated to prevent the accumulation of positive charges near the address electrode, and the wall charge accumulation does not occur. This is because if the voltage Vp of the prevention pulse is larger than 3/4 of the high level voltage Vr of the prescan pulse, negative charges may accumulate near the address electrode, causing the address discharge to fail.

도 6에는 벽전하 축적방지용 펄스의 파형으로서, 최대 전압이 Vp인 사다리꼴의 램프파형을 인가하고 있다. 그 램프파형의 기울기는 Y 전극에 인가되는 프리스캔 펄스의 램프 기울기와 동일하게 할 수도 있으나, 벽전하 축적량에 대한 실험을 거쳐 상이한 기울기로 지정할 수도 있음은 물론이다. 또한, Y 전극들(Y1~Yn)에 프리스캔 펄스가 인가되는 동안 어드레스 전극들(A1~Am)에 인가되는 벽전하 축적방지용 펄스의 파형은 도 6에서의 사다리꼴 파형과 다른 직각 구형파 또는 다른 기울기를 가진 램프 파형을 가질 수도 있으며, 필요에 따라서는 톱니파형도 인가될 수 있다. In Fig. 6, a trapezoidal ramp waveform having a maximum voltage of Vp is applied as a waveform of the wall charge accumulation preventing pulse. The slope of the ramp waveform may be the same as the ramp slope of the prescan pulse applied to the Y electrode, but may be specified as a different slope through experiments on the wall charge accumulation amount. In addition, the waveform of the wall charge accumulation prevention pulse applied to the address electrodes A1 to Am while the prescan pulse is applied to the Y electrodes Y1 to Yn is a rectangular square wave or another slope different from the trapezoidal waveform in FIG. 6. It may have a ramp waveform with and a sawtooth waveform may also be applied if necessary.

한편, 전술한 본 발명에 의한 디스플레이 패널구동방법은 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 프로그램이나 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 하드디스크, 플로피디스크, 플래쉬 메모리, 광데이터 저장장치 등이 있다. 여기서, 기록매체에 저장되는 프로그램이라 함은 특정한 결과를 얻기 위하여 컴퓨터 등의 정보처리능력을 갖는 장치 내에서 직접 또는 간접적으로 사용되는 일련의 지시 명령으로 표현된 것을 말한다. 따라서, 컴퓨터라는 용어도 실제 사용되는 명칭의 여하에 불구하고 메모리, 입출력장치, 연산장치를 구비하여 프로그램에 의하여 특정의 기능을 수행하기 위한 정보처리능력을 가진 모든 장치를 총괄하는 의미로 사용된다. 패널을 구동하는 장치의 경우에도 그 용도가 패널구동이라는 특정된 분야에 한정된 것일 뿐 그 실체에 있어서는 일종의 컴퓨터라고 할 수 있는 것이다.Meanwhile, the display panel driving method according to the present invention described above may be embodied as computer readable codes on a computer readable recording medium. Computer-readable recording media include any type of recording device that stores programs or data that can be read by a computer system. Examples of computer-readable recording media include ROM, RAM, CD-ROM, magnetic tape, hard disk, floppy disk, flash memory, optical data storage, and the like. Here, the program stored in the recording medium refers to a series of instruction instructions used directly or indirectly in an apparatus having an information processing capability such as a computer to obtain a specific result. Thus, the term computer is used to mean all devices having an information processing capability for performing a specific function by a program, including a memory, an input / output device, and an arithmetic device, regardless of the name actually used. Even in the case of a device for driving a panel, its use is limited to a specific field of panel driving, and in reality, it is a kind of computer.

특히, 본 발명에 의한 디스플레이 패널구동방법은, 컴퓨터상에서 스키매틱(schematic) 또는 초고속 집적회로 하드웨어 기술언어(VHDL) 등에 의해 작성되고, 컴퓨터에 연결되어 프로그램 가능한 집적회로 예컨대 FPGA(Field Programmable Gate Array)에 의해 구현될 수 있다. 상기 기록매체는, 이러한 프로그램 가능한 집적회로를 포함한다.In particular, the display panel driving method according to the present invention is an integrated circuit, for example, a field programmable gate array (FPGA), which is prepared by a schematic or ultra high-speed integrated circuit hardware description language (VHDL) on a computer, and connected to a computer. It can be implemented by. The recording medium includes such a programmable integrated circuit.

이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.The best embodiments have been disclosed in the drawings and specification above. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not used to limit the scope of the present invention as defined in the meaning or claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

이상에서 설명한 바와 같이, 본 발명의 플라즈마 디스플레이 패널 구동방법에 따르면 다음과 같은 효과가 있다.As described above, the plasma display panel driving method of the present invention has the following effects.

첫째, 하나의 서브필드에서 Y 전극에 램프파형의 프리스캔 펄스가 인가된 후에 주사펄스가 인가되므로, 램프파형의 프리스캔 펄스에 의하여 Y 전극 주위에 음전하가 충분히 쌓일 수 있어 어드레스 방전이 용이하게 발생한다.First, since the scan pulse is applied after the ramp waveform prescan pulse is applied to the Y electrode in one subfield, address charge is easily generated because the negative charge can be accumulated around the Y electrode by the ramp waveform prescan pulse. do.

둘째, 프리스캔 펄스에 의하여 Y 전극 주위에 음전하가 충분히 쌓이므로 어드레스 방전을 일으키기 위한 표시 데이터 신호의 전압 크기 또는 주사 펄스의 전압 크기를 낮출 수 있다. 따라서, 어드레스 구동부 또는 주사 구동부의 제조 비용과 전자파 노이즈의 발생을 저감할 수 있다.Second, since the negative charge is sufficiently accumulated around the Y electrode by the prescan pulse, the voltage magnitude of the display data signal or the voltage magnitude of the scan pulse can be reduced to cause the address discharge. Therefore, the manufacturing cost and generation of electromagnetic noise of the address driver or the scan driver can be reduced.

셋째, 어드레스 방전을 일으키는데 필요한 Y 전극 근처에 축적되는 음전하의 양을 증가시킬 때, 어드레스 전극 근처에 양전하가 축적되지 않도록 함으로써 어드레스 방전의 효율 및 신뢰성이 향상된다.Third, when increasing the amount of negative charges accumulated near the Y electrode necessary for causing the address discharge, the efficiency and reliability of the address discharge are improved by not accumulating the positive charges near the address electrodes.

본 발명은 이상에서 설명되고 도면들에 표현된 예시들에 한정되는 것은 아니다. 전술한 실시 예들에 의해 가르침 받은 당업자라면, 다음의 특허 청구 범위에 기재된 본 발명의 범위 및 목적 내에서 치환, 소거, 병합 등에 의하여 전술한 실시 예들에 대해 많은 변형이 가능할 것이다.The invention is not limited to the examples described above and represented in the drawings. Those skilled in the art taught by the above-described embodiments, many modifications to the above-described embodiments are possible by substitution, erasure, merging, etc. within the scope and object of the present invention described in the following claims.

도 1은 종래의 플라즈마 디스플레이 패널에 인가되는 구동 신호의 일예를 설명하기 위한 신호 파형도이다.1 is a signal waveform diagram illustrating an example of a driving signal applied to a conventional plasma display panel.

도 2은 플라즈마 디스플레이 패널의 구조를 나타내는 도면이다.2 is a diagram illustrating a structure of a plasma display panel.

도 3은 플라즈마 디스플레이 패널의 통상적인 구동 장치를 나타내는 블록도이다.3 is a block diagram showing a conventional driving device of the plasma display panel.

도 4는 도 2의 플라즈마 디스플레이 패널에 대한 어드레스-디스플레이 분리 구동 방법을 보여준다.4 illustrates an address-display separation driving method for the plasma display panel of FIG. 2.

도 5는 본 발명의 일 실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 설명하기 위한 신호 파형도이다.5 is a signal waveform diagram illustrating a method of driving a plasma display panel according to an exemplary embodiment of the present invention.

도 6은 본 발명의 일 실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 설명하기 위한 신호 파형도이다.6 is a signal waveform diagram illustrating a method of driving a plasma display panel according to an exemplary embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

Vr...Y 전극에 인가되는 어드레스 기간의 프리스캔 전압Prescan Voltage in Address Period Applied to Vr ... Y Electrode

VSC-H....Y 전극에 인가되는 어드레스 기간의 하이레벨 전압High level voltage of the address period applied to the V SC-H .... Y electrode

VSC-L....Y 전극에 인가되는 어드레스 기간의 로우레벨 전압V SC-L Low level voltage of address period applied to Y electrode

Ve...X 전극에 인가되는 바이어스 전압Bias Voltage Applied to the Ve ... X Electrode

Vp...어드레스 전극에 인가되는 벽전하 축적방지용 펄스의 전압Vp ... voltage of the wall charge accumulation prevention pulse applied to the address electrode

VA...어드레스 전극에 인가되는 표시 데이터 신호의 전압V A ... voltage of the display data signal applied to the address electrode

VG...그라운드 전압V G ... ground voltage

PR...리셋 기간PR ... Reset period

PA...어드레스 기간PA ... address period

PS...유지방전 기간PS ... oil fat war

Claims (4)

제1 및 제2 유지 전극들이 서로 나란하게 형성되고 어드레스 전극들이 상기 제1 및 제2 유지 전극들에 대하여 교차되게 형성된 플라즈마 디스플레이 패널을 리셋 기간, 어드레스 기간, 및 유지방전 기간으로 이루어진 구동파형에 의하여 구동하는 방법에 있어서,A plasma display panel in which first and second storage electrodes are formed in parallel with each other and address electrodes are crossed with respect to the first and second storage electrodes is formed by a driving waveform including a reset period, an address period, and a sustain discharge period. In the driving method, 상기 어드레스 기간에서, 복수개의 제1 전극들에 램프업 파형 및 램프다운 파형으로 이루어진 프리스캔 펄스가 인가되고, 상기 프리스캔 펄스가 인가되는 기간동안 상기 어드레스 전극에 접지 전위보다 높은 전압을 가진 벽전하 축적방지용 펄스가 인가되는 제1 단계;In the address period, a prescan pulse consisting of a ramp-up waveform and a ramp-down waveform is applied to the plurality of first electrodes, and wall charges having a voltage higher than the ground potential to the address electrode during the period in which the prescan pulse is applied. A first step of applying an accumulation preventing pulse; 상기 프리스캔 펄스의 인가가 완료된 후 상기 복수개의 제1 전극들에는 스캔 하이레벨 전압이 유지되는 도중에 순차적으로 스캔 로우레벨의 주사펄스가 인가되고, 상기 제2 전극들에 바이어스 전압이 인가되고, 상기 어드레스 전극들에 상기 주사펄스가 인가되는 제1 전극에 대한 표시 데이터 신호가 인가되는 제2 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.After the application of the prescan pulse is completed, a scan low level scan pulse is sequentially applied to the plurality of first electrodes while the scan high level voltage is maintained, and a bias voltage is applied to the second electrodes. And a second step of applying a display data signal to a first electrode to which address scan pulses are applied to address electrodes. 제1항에 있어서,The method of claim 1, 상기 제1 단계에서 상기 어드레스 전극에 인가되는 벽전하 축적방지용 펄스는, 상기 제2 단계의 표시 데이터 신호의 전압과 같은 하이레벨 전압을 가지는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.And the wall charge accumulation preventing pulse applied to the address electrode in the first step has the same high level voltage as that of the display data signal of the second step. 제1항에 있어서,The method of claim 1, 상기 제1 단계에서 상기 어드레스 전극에 인가되는 벽전하 축적방지용 펄스의 전압은, 상기 제1 전극들에 인가되는 프리스캔 펄스의 하이레벨 전압의 1/4 내지 3/4의 크기를 가지는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.The voltage of the wall charge accumulation preventing pulse applied to the address electrode in the first step has a magnitude of 1/4 to 3/4 of the high level voltage of the prescan pulse applied to the first electrodes. A method of driving a plasma display panel. 제1항 내지 제3항 중 어느 한 항의 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 기록매체.A recording medium on which a program for executing the method of any one of claims 1 to 3 is recorded on a computer.
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