KR100592306B1 - Plasma Display Panel Driving Method - Google Patents

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Abstract

본 발명은 리셋구간에서 메인 리셋이 수행되는 경우 패널을 분할하여 어드레스 방전을 수행하지 않고 보조 리셋이 수행되는 경우 패널을 분할하여 어드레스 방전을 수행하여 어드레스구간동안 충분한 양의 전하를 확보하도록 하는 플라즈마 디스플레이 패널구동방법에 관한 것이다. 이를 위한 방법은 리셋구간에서 메인 리셋을 수행하는지 또는 보조 리셋을 수행하는지를 판단하는 단계, 리셋구간에서 메인 리셋을 수행하는 경우, 어드레스구간에서, 주사전극 라인들에 순차적으로 주사펄스를 인가하고, 어드레스 전극 라인들에 어드레스 데이터 전압을 인가하는 단계, 및 리셋구간에서 보조 리셋을 수행하는 경우, 어드레스구간에서, 플라즈마 디스플레이 패널을 소정 개수로 분할하여 어드레스 방전을 수행하는 단계를 포함하는 것을 특징으로 한다. 이로써, 본 발명에 따르면, 리셋구간에서 메인 리셋이 수행되는지 또는 보조 리셋이 수행되는지에 따라 패널 분할 여부를 결정하여 어드레스 방전에 필요한 충분한 양의 전하를 확보할 수 있다.The present invention provides a plasma display that divides a panel to perform an address discharge when a main reset is performed in a reset period, and divides the panel to perform an address discharge when an auxiliary reset is performed to secure a sufficient amount of electric charges during an address period. It relates to a panel driving method. A method for this is to determine whether to perform a main reset or an auxiliary reset in the reset section, when performing a main reset in the reset section, sequentially applying scan pulses to the scan electrode lines in the address section, Applying an address data voltage to the electrode lines; and performing an auxiliary reset in the reset section, dividing the plasma display panel into a predetermined number to perform address discharge in the address section. Accordingly, according to the present invention, it is possible to determine whether the panel is divided according to whether the main reset or the auxiliary reset is performed in the reset section, thereby securing a sufficient amount of charge necessary for the address discharge.

Description

플라즈마 디스플레이 패널구동방법{Driving method of plasma display panel}Driving method of plasma display panel

도 1은 플라즈마 디스플레이 패널의 전극 배치를 간략히 보여주는 평면도이다.1 is a plan view briefly showing an electrode arrangement of a plasma display panel.

도 2는 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리(Address-Display Separation) 구동 방법을 나타내는 타이밍도이다.2 is a timing diagram illustrating a conventional address-display separation driving method for Y electrode lines of a plasma display panel.

도 3은 플라즈마 디스플레이 패널의 구동 신호의 일예를 설명하기 위한 타이밍도이다.3 is a timing diagram for explaining an example of a drive signal of a plasma display panel.

도 4는 3개의 부분으로 분할된 패널을 나타내는 도면이다.4 is a diagram illustrating a panel divided into three parts.

도 5는 종래의 플라즈마 디스플레이 패널의 구동신호를 설명하기 위한 타이밍도이다.5 is a timing diagram for describing a driving signal of a conventional plasma display panel.

도 6은 통상적인 플라즈마 디스플레이 패널의 구조를 나타내는 도면이다.6 is a view showing the structure of a conventional plasma display panel.

도 7은 본 발명에 따른 플라즈마 디스플레이 패널의 구동 장치를 나타내는 도면이다.7 is a view showing a driving device of a plasma display panel according to the present invention.

도 8은 2개의 부분으로 분할된 패널을 나타내는 도면이다.8 is a diagram illustrating a panel divided into two parts.

도 9는 본 발명의 일 실시예에 따른 플라즈마 디스플레이 패널의 구동신호를 설명하기 위한 타이밍도이다.9 is a timing diagram illustrating a driving signal of a plasma display panel according to an exemplary embodiment of the present invention.

도 10은 본 발명의 다른 일 실시예에 따른 플라즈마 디스플레이 패널의 구동신호를 설명하기 위한 타이밍도이다.10 is a timing diagram illustrating a driving signal of a plasma display panel according to another exemplary embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

A1, A4, ..., Am-2 : 적색발광용 어드레스 전극라인,A 1 , A 4 , ..., A m-2 : address electrode line for red light emission,

A2, A5, ..., Am-1 : 녹색발광용 어드레스 전극라인,A 2 , A 5 , ..., A m-1 : green light - emitting address electrode line,

A3, A6, ..., Am : 청색발광용 어드레스 전극라인,A 3 , A 6 , ..., A m : address electrode line for blue light emission,

112R : 적색발광 형광체, 112G : 녹색발광 형광체,112R: red light emitting phosphor, 112G: green light emitting phosphor,

112B : 청색발광 형광체,112B: blue light emitting phosphor,

PR : 리셋구간, PA : 어드레스구간,PR: reset section, PA: address section,

PS : 유지방전구간, VSC-H : 제1 전압,PS: sustain discharge section, V SC-H : 1st voltage,

VSC-H1 : 제2 전압, VSC-L1 : 제3 전압.V SC-H1 : second voltage, V SC-L1 : third voltage.

본 발명은 플라즈마 디스플레이 패널(PDP)과 같이 컬러 형광체가 도포된 표시셀을 형성하는 전극구조에 방전용 펄스를 인가함으로써 화면을 표시하는 플라즈마 디스플레이 패널구동방법에 관한 것으로서, 더욱 상세하게는 리셋구간에서 메인 리셋이 수행되는 경우 패널을 분할하여 어드레스 방전을 수행하지 않고 보조 리셋이 수행되는 경우 패널을 분할하여 어드레스 방전을 수행하여 어드레스구간동안 충분한 양의 전하를 확보하도록 하는 플라즈마 디스플레이 패널구동방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a plasma display panel driving method for displaying a screen by applying a discharge pulse to an electrode structure forming a display cell coated with color phosphors such as a plasma display panel (PDP), and more particularly, in a reset section. The present invention relates to a plasma display panel driving method for dividing a panel to perform an address discharge when a main reset is performed, and to secure a sufficient amount of charge during an address period by dividing the panel to perform an address discharge when an auxiliary reset is performed. .

도 1은 플라즈마 디스플레이 패널의 전극 배치를 간략히 보여주는 평면도이다. 도 1을 참조하면, 주사전극 라인들(Y1, Y2, ..., Yn)과 공통전극 라인들(X 1, X2, ..., Xn)이 플라즈마 디스플레이 패널의 수평방향에 평행하게 배치되어 있으며(이들을 유지전극 라인들이라고 통칭한다), 상기 주사전극 라인들(Y1, Y2, ..., Y n) 및 공통전극 라인들(X1, X2, ..., Xn)에 교차하여 배치되는 어드레스 전극 라인들(A1, A2, ..., Am)이 있다. 주사전극 라인들, 공통전극 라인들 및 어드레스 전극 라인들(A1, A2, ..., Am)이 교차하는 부분에서, 격벽에 의해 방전셀(Ce)이 구획되며, 상기 방전셀(Ce)은 플라즈마 디스플레이 패널의 한 화소로서의 역할을 한다. 방전셀(Ce)의 공간내에는 R, G, B 형광체와 플라즈마 형성용 가스가 있으며, 상기 주사전극, 공통전극 및 어드레스 전극 각각에 인가되는 전압에 의해, 방전셀(Ce) 내부에 벽전하가 생성된다. 상기 벽전하에 의해 플라즈마 형성용 가스로부터 플라즈마가 형성되고, 이 플라즈마로부터의 자외선 방사에 의하여 상기 방전셀(Ce)들의 형광체가 여기되어 빛이 발생하게 된다.1 is a plan view briefly showing an electrode arrangement of a plasma display panel. Referring to FIG. 1, scan electrode lines Y 1 , Y 2 , ..., Y n and common electrode lines X 1 , X 2 , ..., X n are in a horizontal direction of the plasma display panel. Disposed parallel to the electrodes (collectively referred to as sustain electrode lines), the scan electrode lines (Y 1 , Y 2 ,..., Y n ) and common electrode lines (X 1 , X 2 ,... ., the address electrode lines are arranged to intersect in X n) (a 1, a 2, ..., a has m). At a portion where the scan electrode lines, the common electrode lines, and the address electrode lines A 1 , A 2 , ..., A m cross each other, a discharge cell Ce is partitioned by a partition wall, and the discharge cell ( Ce) serves as one pixel of the plasma display panel. In the space of the discharge cell Ce, there are R, G and B phosphors and a plasma forming gas, and wall charges are discharged inside the discharge cell Ce by the voltage applied to each of the scan electrode, the common electrode and the address electrode. Is generated. Plasma is formed from the plasma forming gas by the wall charge, and phosphors of the discharge cells Ce are excited by ultraviolet radiation from the plasma to generate light.

이하에서는, 주사전극 라인들(Y1, Y2, ..., Yn)을 Y 전극 라인들이라고 호칭 하고, 공통전극 라인들(X1, X2, ..., Xn)을 X 전극 라인들이라고 호칭한다. Hereinafter, the scan electrode lines Y 1 , Y 2 , ..., Y n are referred to as Y electrode lines, and the common electrode lines X 1 , X 2 , ..., X n are X. It is called electrode lines.

한편, 미국특허 제5,541,618호에는, 플라즈마 디스플레이 패널의 구동방법으로서, 주로 사용되는 어드레스-디스플레이 분리 구동방법이 개시되어 있다. 도 2는 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리(Address-Display Separation) 구동 방법을 보여준다. On the other hand, US Patent No. 5,541, 618 discloses an address-display separation driving method which is mainly used as a driving method of a plasma display panel. 2 shows a conventional address-display separation driving method for Y electrode lines of a plasma display panel.

도면을 참조하면, 단위 프레임은 시분할 계조 표시를 실현하기 위하여 소정개수 예를 들어 8 개의 서브필드들(SF1, ..., SF8)로 분할될 수 있다. 또한, 각 서브필드(SF1, ..., SF8)는 리셋 구간(미도시)과, 어드레스구간(A1, ..., A8) 및 유지방전 구간(S1, ..., S8)으로 분할된다.Referring to the drawing, a unit frame may be divided into a predetermined number, for example, eight subfields SF1, ..., SF8 in order to realize time division gray scale display. Each subfield SF1, ..., SF8 is divided into a reset section (not shown), an address section A1, ..., A8 and a sustain discharge section S1, ..., S8. .

각 어드레스구간(A1, ..., A8)에서는, 어드레스 전극 라인들에 표시 데이터 신호가 인가됨과 동시에 각 Y 전극 라인(Y1, Y2, ..., Yn)에 상응하는 주사 펄스가 순차적으로 인가된다. In each address section A1, ..., A8, a display data signal is applied to the address electrode lines and a scan pulse corresponding to each of the Y electrode lines Y 1 , Y 2 , ..., Y n is applied. It is applied sequentially.

각 유지방전 구간(S1, ..., S8)에서는, Y 전극 라인들(Y1, Y2, ..., Yn )과 X 전극 라인들(X1, X2, ..., Xn)에 디스플레이 방전용 펄스가 교호하게 인가되어, 어드레스구간(A1, ..., A8)에서 벽전하들이 형성된 방전셀들에서 표시 방전을 일으킨다.In each sustain discharge period S1, ..., S8, the Y electrode lines Y 1 , Y 2 , ..., Y n and the X electrode lines X 1 , X 2 , ..., X n ) pulses for display discharge are alternately applied to cause display discharge in discharge cells in which wall charges are formed in the address sections A1, ..., A8.

플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 유지방전 구간(S1, ..., S8)내의 유지방전 펄스 개수에 비례한다. 1 화상을 형성하는 하나의 프레임이, 8개의 서브필드와 256 계조로 표현되는 경우에, 각 서브필드에는 차례대 로 1, 2, 4, 8, 16, 32, 64, 128의 비율로 서로 다른 유지펄스의 수가 할당될 수 있다. 만일 133 계조의 휘도를 얻기 위해서는, 서브필드1 기간, 서브필드3 기간 및 서브필드8 기간 동안 셀들을 어드레싱하여 유지방전하면 된다.The luminance of the plasma display panel is proportional to the number of sustain discharge pulses in the sustain discharge sections S1, ..., S8 occupied in the unit frame. In the case where one frame forming one image is represented by eight subfields and 256 gray levels, each subfield in turn is different at a ratio of 1, 2, 4, 8, 16, 32, 64, and 128. The number of sustain pulses can be assigned. In order to obtain luminance of 133 gray levels, cells may be addressed and sustained and discharged during the subfield 1 period, the subfield 3 period, and the subfield 8 period.

각 서브필드에 할당되는 유지방전 수는, APC(Automatic power control) 단계에 따른 서브필드들의 가중치에 따라 가변적으로 결정될 수 있다. 또한 각 서브필드에 할당되는 유지방전 수는 감마특성이나 패널특성을 고려하여 다양하게 변형하는 것이 가능하다. 예를 들어 서브필드4에 할당된 계조도를 8에서 6으로 낮추고, 서브필드6에 할당된 계조도를 32에서 34로 높일 수 있다. 또한, 한 프레임을 형성하는 서브필드의 수도 설계사양에 따라 다양하게 변형하는 것이 가능하다.The number of sustain discharges allocated to each subfield may be variably determined according to the weights of the subfields according to the APC (Automatic Power Control) step. The number of sustain discharges allocated to each subfield can be variously modified in consideration of gamma characteristics and panel characteristics. For example, the gray level assigned to subfield 4 may be lowered from 8 to 6, and the gray level assigned to subfield 6 may be increased from 32 to 34. In addition, the number of subfields forming one frame can be variously modified according to design specifications.

도 3은 플라즈마 디스플레이 패널의 구동 신호의 일예를 설명하기 위한 타이밍도로서, AC PDP의 ADS 구동방식에서 한 서브필드(SF)내에 어드레스 전극 라인들(A1, A2, ..., Am), 공통전극 라인들(X1, X2, ..., Xn) 및 주사전극 라인들(Y1, Y2, ..., Yn)에 인가되는 구동신호를 나타낸다. 도 3을 참조하면, 하나의 서브필드(SF)는 리셋구간(PR), 어드레스구간(PA) 및 유지방전구간(PS)를 구비한다.FIG. 3 is a timing diagram illustrating an example of a driving signal of a plasma display panel, and includes address electrode lines A 1 , A 2 ,..., A m in one subfield SF in an ADS driving method of an AC PDP. ), the common electrode lines (X 1, X 2, ... , X n) , and the scan electrode lines (Y 1, Y 2, ... , Y n) denotes a driving signal applied to. Referring to FIG. 3, one subfield SF includes a reset section PR, an address section PA, and a sustain discharge section PS.

리셋구간(PR)은 모든 그룹의 주사라인에 대해 리셋펄스를 인가하여, 강제로 기입방전을 수행함으로써, 전체 셀의 벽전하 상태를 초기화한다. 어드레스구간(PA)에 들어가기 전에 리셋구간(PR)이 수행되며, 이는 전 화면에 걸쳐 수행하므로, 상당히 고르면서도 원하는 분포의 벽전하 배치를 만들 수 있다. 리셋구간(PR)에 의해 초기화된 셀들은, 셀 내부의 벽전하 조건이 모두 비슷하게 형성된다. The reset section PR applies a reset pulse to all of the scan lines of all groups to force write discharge, thereby initializing the wall charge states of all cells. The reset section PR is performed before entering the address section PA, which is carried out over the entire screen, thus creating a fairly even, wall-distribution arrangement of the desired distribution. The cells initialized by the reset section PR have similar wall charge conditions in the cells.

리셋구간(PR)이 수행된 후에 어드레스구간(PA)이 수행된다. 이 때 어드레스구간(PA)에는, 공통전극(X)에 바이어스 전압(Ve)이 인가되고, 표시되어야 할 셀 위치에서 주사전극(Y1, Y2, ..., Yn)과 어드레스 전극(A1, A 2, ..., Am)을 동시에 턴온시킴으로써, 표시 셀을 선택한다. 상기 어드레스구간(PA)에서는, 주사전극(Y1, Y2, ..., Yn)에 음극성 주사펄스가 인가되고 어드레스 전극(A1, A2, ..., A m)에는 어드레스 데이터 전압(VA)이 인가됨으로써 어드레스 방전이 발생한다.After the reset section PR is performed, the address section PA is performed. At this time, the address period (PA), the common electrode (X) to a bias voltage (Ve) is applied to the scanning electrode in a cell position to be displayed, and (Y 1, Y 2, ... , Y n) and the address electrode ( The display cells are selected by turning on A 1 , A 2 , ..., A m ) simultaneously. In the address section PA, a negative scanning pulse is applied to the scan electrodes Y 1 , Y 2 , ..., Y n , and an address is applied to the address electrodes A 1 , A 2 , ..., A m . The address discharge is generated by applying the data voltage V A.

어드레스구간(PA)이 수행된 후에, 공통전극(X1, X2, ..., Xn)과 주사전극(Y 1, Y2, ..., Yn)에 유지펄스(Vs)를 교대로 인가하여, 유지방전구간(PS)이 수행된다. 어드레스 방전에 의해 형성된 벽전하 분포(주사전극 근처에 다량의 음전하 축적되는 것)에 의하여 표시셀이 선택되어 유지방전이 발생된다. 유지방전시에 주사전극과 공통전극 사이의 방전에 의하여 형성된 자외선 방사로 어드레스 전극 상에 도포된 형광체가 여기되어 빛이 방출된다. 유지방전구간(PS) 중에 어드레스 전극(A1, A2, ..., Am)에는 로우레벨의 전압(VG)이 인가된다. PDP에서 휘도는 유지방전 펄스수에 의하여 조정된다. 하나의 서브필드 또는 하나의 TV 필드에서의 유지방전 펄스수가 많으면 휘도가 증가한다.After the address section PA is performed, the sustain pulse Vs is applied to the common electrodes X 1 , X 2 ,..., X n and the scan electrodes Y 1 , Y 2 , ..., Y n . By applying alternately, the sustain discharge section PS is performed. The display cells are selected by the wall charge distribution formed by the address discharge (which accumulates a large amount of negative charge near the scanning electrode), thereby generating sustain discharge. In the sustain discharge, the phosphor applied on the address electrode is excited by ultraviolet radiation formed by the discharge between the scan electrode and the common electrode to emit light. A low level voltage VG is applied to the address electrodes A 1 , A 2 ,..., A m during the sustain discharge period PS. In PDP, the brightness is adjusted by the number of sustain discharge pulses. If the number of sustain discharge pulses in one subfield or one TV field is large, the luminance increases.

도 4는 3개의 부분으로 분할된 패널을 나타내는 도면이다. 도 5는 종래의 플라즈마 디스플레이 패널의 구동신호를 설명하기 위한 타이밍도이다. 도 4를 참조하 면, 패널이 3개의 부분으로 분할되어 상부에는 제1 주사전극 라인들(Y1, Y2, ..., Yn/3)이 배치되고 중부에는 제2 주사전극 라인들(Yn/3+1, Yn/3+2, ..., Y2n/3)이 배치되며 하부에는 제3 주사전극 라인들(Y2n/3+1, Y2n/3+2, ..., Yn)이 배치된다. 4 is a diagram illustrating a panel divided into three parts. 5 is a timing diagram for describing a driving signal of a conventional plasma display panel. Are also plane and 4, the panel is divided into three parts of the first scan electrode line in the upper part (Y 1, Y 2, ... , Y n / 3) is disposed and has a second scan electrode line central (Y n / 3 + 1 , Y n / 3 + 2 ,..., Y 2n / 3 ) are disposed and the third scan electrode lines Y 2n / 3 + 1 , Y 2n / 3 + 2 , ..., Y n ) are arranged.

도 5를 참조하면, 리셋구간(PR)에서 메인 리셋이 수행된다. 메인 리셋은 도 5에 도시된 바와 같이, 주사전극 라인들(Y1, Y2, ..., Yn)에 로우레벨의 전압(VSC-L)에서 중간레벨의 전압(VS)이 인가되고, 중간레벨의 전압(VS)에서 하이레벨의 전압(VSET + VS)으로의 상승 램프 신호가 인가된 후, 중간레벨의 전압(VS)이 인가되고, 그 다음 로우레벨의 전압(VSC-L)으로의 하강 램프 신호가 인가됨으로써 수행될 수 있다.Referring to FIG. 5, a main reset is performed in the reset section PR. As shown in FIG. 5, the scan electrode lines Y 1 , Y 2 ,..., And Y n have a medium level voltage V S at a low level voltage V SC -L . After the rising ramp signal is applied from the middle level voltage V S to the high level voltage V SET + V S , the middle level voltage V S is applied, and then the low level voltage V S is applied. This may be performed by applying a falling ramp signal to the voltage V SC-L .

어드레스구간(PA)에서, 어드레스 전극 라인들에 어드레스 데이터 전압이 인가되고, 제1 주사전극 라인들(Y1, Y2, ..., Yn/3)에 순차적으로 주사펄스가 인가된 후, 제2 주사전극 라인들(Yn/3+1, Yn/3+2, ..., Y2n/3)에 순차적으로 주사펄스가 인가되며, 그 다음 제3 주사전극 라인들(Y2n/3+1, Y2n/3+2, ..., Yn)에 순차적으로 주사펄스가 인가된다. 제2 주사전극 라인들(Yn/3+1, Yn/3+2, ..., Y2n/3)에 순차적인 주사펄스가 인가되기 전에 폴링 리셋이 수행된다. 또한, 제3 주사전극 라인들(Y2n/3+1, Y2n/3+2, ..., Yn)에 순차적인 주사펄스가 인가되기 전에 폴링 리셋이 수행된다. 상기 폴링 리셋은 제2 주사전극 라인들(Yn/3+1, Yn/3+2, ..., Y2n/3) 또는 제3 주사전극 라인들(Y 2n/3+1, Y2n/3+2, ..., Yn)에 제1 전압(VSC-H)에서 제2 전압(VSC-H1 )으로 하강하는 신호가 인가된 후 곧바로 제2 전압(VSC-H1)에서 제3 전압(VSC-L1)으로 하강 램프 신호를 인가함으로써 수행될 수 있다. 폴링 리셋을 수행함으로써 중부 패널 및 하부 패널에서 어드레스 방전이 더 잘 이루어질 수 있다.In the address section PA, after the address data voltage is applied to the address electrode lines and the scan pulse is sequentially applied to the first scan electrode lines Y 1 , Y 2 ,..., Y n / 3 . Scan pulses are sequentially applied to the second scan electrode lines (Y n / 3 + 1 , Y n / 3 + 2 ,..., Y 2n / 3 ), and then the third scan electrode lines (Y). 2n / 3 + 1 , Y 2n / 3 + 2 , ..., Y n ) are sequentially applied with a scanning pulse. The polling reset is performed before the sequential scan pulses are applied to the second scan electrode lines Y n / 3 + 1 , Y n / 3 + 2 ,..., Y 2n / 3 . In addition, polling reset is performed before sequential scan pulses are applied to the third scan electrode lines Y 2n / 3 + 1 , Y 2n / 3 + 2 ,..., And Y n . The polling reset may include second scan electrode lines Y n / 3 + 1 , Y n / 3 + 2 ,..., Y 2n / 3 or third scan electrode lines Y 2n / 3 + 1 , Y. 2n / 3 + 2, ..., Y n) a first voltage (V SC-H) a second voltage (V SC-H1) signal is applied to the second voltage (V SC-H1 immediately after that falls in the ) May be performed by applying the falling ramp signal to the third voltage V SC-L1 . By performing a polling reset, address discharge can be made better in the middle panel and the lower panel.

상술한 바와 같이, 리셋구간(PR)에서 메인 리셋을 수행하는 경우 모든 그룹의 주사라인에 대해 리셋펄스를 인가하여, 강제로 기입방전을 수행함으로써, 전체 셀에서 충분한 양의 벽전하를 확보할 수 있도록 초기화된다. 이때, 도 5에 도시된 바와 같이 패널을 블록별로 분할하여 어드레스 방전을 수행하는 경우 어드레스구간(PA)에서 과방전이 발생하여 벽전하가 감소되는 문제점이 일어날 수 있다. 즉, 메인 리셋을 수행하여 충분한 양의 벽전하를 쌓은 후에 지워지게 되는 문제점이 있다. 이러한 문제점에 대해, 과방전이 발생되지 않도록 하여 어드레스 방전에 필요한 충분한 양의 전하를 확보할 필요가 있다.As described above, when the main reset is performed in the reset section PR, a reset pulse is applied to the scan lines of all groups to force write discharge, thereby ensuring a sufficient amount of wall charge in the entire cell. To be initialized. In this case, as shown in FIG. 5, when the panel is divided into blocks to perform address discharge, overdischarge may occur in the address section PA, thereby reducing wall charge. That is, there is a problem in that after the main reset is performed to erase a sufficient amount of wall charges. For this problem, it is necessary to ensure a sufficient amount of charge necessary for the address discharge so that no over discharge occurs.

본 발명이 이루고자 하는 기술적 과제는, 상기와 같은 단점들을 해결하기 위하여, 리셋구간에서 메인 리셋이 수행되는 경우 패널을 분할하여 어드레스 방전을 수행하지 않고 보조 리셋이 수행되는 경우 패널을 분할하여 어드레스 방전을 수행하여 어드레스구간동안 충분한 양의 전하를 확보하도록 하는 플라즈마 디스플레이 패널구동방법을 제공하는 데 있다.The technical problem to be solved by the present invention is to solve the above-mentioned disadvantages, to divide the panel when the main reset is performed in the reset period, and to perform the address discharge without performing the address discharge by dividing the panel. The present invention provides a plasma display panel driving method for performing a sufficient amount of charge during an address period.

본 발명은 상기한 기술적 과제를 달성하기 위하여, 어드레스 전극 라인들과, 상기 어드레스 전극 라인들에 교차하는 주사전극 라인들 및 공통전극 라인들을 구비하는 플라즈마 디스플레이 패널에 대하여, 단위 프레임이 시분할 계조 디스플레이를 위한 복수의 서브필드들로 구분되고, 서브필드들 각각은 리셋구간, 어드레스구간, 및 유지방전구간으로 이루어진 플라즈마 디스플레이 패널구동방법에 있어서,The present invention provides a plasma display panel including address electrode lines, scan electrode lines crossing the address electrode lines, and common electrode lines. In the plasma display panel driving method comprising a plurality of subfields, each of the subfields comprises a reset section, an address section, and a sustain discharge section,

상기 리셋구간에서 메인 리셋을 수행하는지 또는 보조 리셋을 수행하는지를 판단하는 단계;Determining whether to perform a main reset or an auxiliary reset in the reset section;

상기 리셋구간에서 메인 리셋을 수행하는 경우, 상기 어드레스구간에서, 상기 주사전극 라인들에 순차적으로 주사펄스를 인가하고, 상기 어드레스 전극 라인들에 어드레스 데이터 전압을 인가하는 단계; 및When performing a main reset in the reset section, sequentially applying scan pulses to the scan electrode lines and applying address data voltages to the address electrode lines in the address section; And

상기 리셋구간에서 보조 리셋을 수행하는 경우, 상기 어드레스구간에서, 상기 플라즈마 디스플레이 패널을 소정 개수로 분할하여 어드레스 방전을 수행하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널구동방법을 제공한다.When performing the auxiliary reset in the reset section, the plasma display panel driving method comprising the step of performing an address discharge by dividing the plasma display panel by a predetermined number in the address section.

바람직하기로는, 상기 리셋구간에서 보조 리셋을 수행하는 경우, 상기 어드레스구간에서, 상기 플라즈마 디스플레이 패널을 2개의 부분으로 분할하여 어드레스 방전을 수행하는 단계에 있어서, 상기 주사 전극 라인들을 제1 주사전극 라인들 및 제2 주사전극 라인들로 분할하고, 상기 어드레스구간에서, 상기 어드레스 전극 라인들에 어드레스 데이터 전압이 인가되고, 상기 제1 주사전극 라인들에 순차적으 로 주사펄스가 인가된 후, 상기 제2 주사전극 라인들에 순차적으로 주사펄스가 인가되며, 상기 제2 주사전극 라인들에 순차적인 주사펄스가 인가되기 전에 폴링 리셋을 수행한다.Preferably, when performing an auxiliary reset in the reset section, in the address section, in the step of performing an address discharge by dividing the plasma display panel into two parts, the scan electrode lines are arranged in the first scan electrode line. And second scan electrode lines, and in the address section, an address data voltage is applied to the address electrode lines, and a scan pulse is sequentially applied to the first scan electrode lines. The scan pulses are sequentially applied to the two scan electrode lines, and the polling reset is performed before the sequential scan pulses are applied to the second scan electrode lines.

상기 폴링 리셋은 상기 제2 주사전극 라인들에 제1 전압에서 제2 전압으로 하강하는 신호를 인가하고, 상기 제2 전압에서 제3 전압으로 하강 램프 신호를 인가함으로써 수행될 수 있다.The polling reset may be performed by applying a signal falling from a first voltage to a second voltage to the second scan electrode lines and applying a falling ramp signal from the second voltage to a third voltage.

또한 바람직하기로는, 상기 리셋구간에서 보조 리셋을 수행하는 경우, 상기 어드레스구간에서, 상기 플라즈마 디스플레이 패널을 3개의 부분으로 분할하여 어드레스 방전을 수행하는 단계에 있어서, 상기 주사 전극 라인들을 제1 주사전극 라인들, 제2 주사전극 라인들 및 제3 주사전극 라인들로 분할하고, 상기 어드레스구간에서, 상기 어드레스 전극 라인들에 어드레스 데이터 전압이 인가되고, 상기 제1 주사전극 라인들에 순차적으로 주사펄스가 인가된 후, 상기 제2 주사전극 라인들에 순차적으로 주사펄스가 인가되며, 그 다음 상기 제3 주사전극 라인들에 순차적으로 주사펄스가 인가되고, 상기 제2 주사전극 라인들에 순차적인 주사펄스가 인가되기 전에 폴링 리셋을 수행하며, 상기 제3 주사전극 라인들에 순차적인 주사펄스가 인가되기 전에 폴링 리셋을 수행한다.Also preferably, when performing an auxiliary reset in the reset section, in the address section, in the step of dividing the plasma display panel into three parts to perform an address discharge, the scan electrode lines are arranged in the first scan electrode. Lines, second scan electrode lines, and third scan electrode lines, and in the address section, an address data voltage is applied to the address electrode lines, and a scan pulse is sequentially applied to the first scan electrode lines. After is applied, scan pulses are sequentially applied to the second scan electrode lines, then scan pulses are sequentially applied to the third scan electrode lines, and scan is sequentially applied to the second scan electrode lines. Polling reset is performed before a pulse is applied, and polling is performed before a sequential scan pulse is applied to the third scan electrode lines. Perform a reset.

상기 폴링 리셋은 상기 제2 또는 제3 주사전극 라인들에 제1 전압에서 제2 전압으로 하강하는 신호를 인가하고, 상기 제2 전압에서 제3 전압으로 하강 램프 신호를 인가함으로써 수행될 수 있다.The polling reset may be performed by applying a signal falling from a first voltage to a second voltage to the second or third scan electrode lines and applying a falling ramp signal from the second voltage to a third voltage.

한편, 상기 방법들은 컴퓨터에서 실행시키기 위한 프로그램을 기록한 기록매 체에 의하여, 컴퓨터를 통해 실현될 수 있다.On the other hand, the methods can be realized through a computer by means of a recording medium that records a program for execution on the computer.

이하, 본 발명의 바람직한 실시예에 의한 플라즈마 디스플레이 패널구동방법의 구성 및 동작을 첨부한 도면들을 참조하여 상세히 설명한다.Hereinafter, the configuration and operation of a plasma display panel driving method according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 6은 통상적인 플라즈마 디스플레이 패널의 구조를 나타내는 도면이다. 일본공개공보 1999-120924호에는 통상적인 플라즈마 디스플레이 패널의 구조가 개시되어 있다. 도 6을 참조하면, 통상적인 면방전 플라즈마 디스플레이 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(100, 106) 사이에는, 어드레스 전극 라인들(A1, A2, ..., Am), 유전층(102, 110), Y 전극 라인들(Y1, Y2, ..., Yn), X 전극 라인들(X1, X2, ..., Xn), 형광층(112), 격벽(114) 및 보호층으로서 예를 들어 일산화마그네슘 (MgO)층(104)이 마련되어 있다. Y 전극 라인들(Y1, Y2, ..., Yn)과 X 전극 라인들(X1, X2, ..., Xn)은 '유지전극 라인들'이라고 통칭되며, Y 전극 라인들(Y 1, Y2, ..., Yn)은 주사전극 라인들이라고도 호칭되고, X 전극 라인들(X1, X2, ..., Xn)은 공통전극 라인들이라고도 호칭된다.6 is a view showing the structure of a conventional plasma display panel. Japanese Laid-Open Patent Publication No. 1999-120924 discloses a structure of a conventional plasma display panel. Referring to FIG. 6, between the front and rear glass substrates 100 and 106 of the conventional surface discharge plasma display panel 1, the address electrode lines A 1 , A 2 ,..., A m , Dielectric layers 102 and 110, Y electrode lines Y 1 , Y 2 , ..., Y n , X electrode lines X 1 , X 2 , ..., X n , fluorescent layer 112 As a partition wall 114 and a protective layer, the magnesium monoxide (MgO) layer 104 is provided, for example. The Y electrode lines (Y 1 , Y 2 , ..., Y n ) and the X electrode lines (X 1 , X 2 , ..., X n ) are collectively referred to as 'hold electrode lines', and the Y electrode The lines Y 1 , Y 2 , ..., Y n are also referred to as scan electrode lines, and the X electrode lines X 1 , X 2 , ..., X n are also referred to as common electrode lines. do.

어드레스 전극 라인들(A1, A2, ..., Am)은 뒤쪽 글라스 기판(106)의 앞쪽에 일정한 패턴으로 형성된다. 아래쪽 유전층(110)은 어드레스 전극 라인들(A1, A2, ..., Am)의 앞쪽에 도포된다. 아래쪽 유전층(110)의 앞쪽에는 격벽(114)들이 어드레스 전극 라인들(A1, A2, ..., Am)과 평행한 방향으로 형성된다. 이 격벽(114)들은 각 디스플레이 셀의 방전 영역을 구획하고, 각 디스플레이 셀 사이의 광학적 간섭을 방지하는 기능을 한다. 형광층(112R,112G,112B)은, 격벽(114)들 사이에서 어드레스 전극 라인들(A1, A2, ..., Am) 상의 유전층(110)의 앞에 도포되며, 순차적으로 적색 형광층(112R), 녹색 형광층(112G), 청색 형광층(112B)이 배치된다.The address electrode lines A 1 , A 2 ,..., A m are formed in a predetermined pattern on the front side of the rear glass substrate 106. The lower dielectric layer 110 is applied in front of the address electrode lines A 1 , A 2 ,..., A m . In front of the lower dielectric layer 110, barrier ribs 114 are formed in a direction parallel to the address electrode lines A 1 , A 2 ,..., A m . The partition walls 114 function to partition the discharge area of each display cell and to prevent optical interference between the display cells. The fluorescent layers 112R, 112G and 112B are applied in front of the dielectric layer 110 on the address electrode lines A 1 , A 2 ,..., A m between the partition walls 114, and sequentially red fluorescent light. The layer 112R, the green fluorescent layer 112G, and the blue fluorescent layer 112B are disposed.

어드레스 전극 라인들(A1, A2, ..., Am) 상의 형광층(112)을 이루는 형광체 중에서 통상적으로 채용되는 적색 형광체(112R; 예를 들어, (Y,Gd)BO3:Eu)는 양 전하를 띠는 양극(陽極)성을 가지고 청색 형광체(112G; 예를 들어, BaMgAl10O17:Eu)는 약한 양전하 특성을 가지는 반면, 녹색 형광체(112B; 예를 들어, Zn2SiO4:Mn)는 음 전하를 띠는 음극(陰極)성을 가진다. Among the phosphors constituting the phosphor layer 112 on the address electrode lines A 1 , A 2 , ..., A m , a red phosphor 112R typically employed; for example, (Y, Gd) BO 3 : Eu ) Has a positively charged anode and the blue phosphor 112G (eg, BaMgAl 10 O 17 : Eu) has weak positive charge characteristics, while the green phosphor 112B (eg, Zn 2 SiO 4 : Mn) has a negative charge with a negative charge.

X 전극 라인들(X1, X2, ..., Xn)과 Y 전극 라인들(Y1, Y 2, ..., Yn)은 어드레스 전극 라인들(A1, A2, ..., Am)과 직교되도록 앞쪽 글라스 기판(100)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 디스플레이 셀을 설정한다. 각 X 전극 라인(X1, X2, ..., Xn)과 각 Y 전극 라인(Y1, Y 2, ..., Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인(Xna, Yna)과 전도도를 높이기 위한 금속 전극 라인(Xnb, Ynb)이 결합되어 형성될 수 있다. 앞쪽 유전층(102)은 X 전극 라인들(X1, X2, ..., Xn)과 Y 전극 라인들(Y1, Y 2, ..., Yn)의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 보호층(104) 예 를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전층(102)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(108)에는 플라즈마 형성용 가스가 밀봉된다.The X electrode lines X 1 , X 2 ,..., X n and the Y electrode lines Y 1 , Y 2 ,..., Y n are address electrode lines A 1 , A 2 ,. . ,, A m ) is formed in a predetermined pattern on the back of the front glass substrate 100 to be orthogonal. Each intersection sets a corresponding display cell. Each X electrode line (X 1 , X 2 , ..., X n ) and each Y electrode line (Y 1 , Y 2 , ..., Y n ) are made of a transparent conductive material such as indium tin oxide (ITO). The transparent electrode lines X na and Y na may be formed by combining the metal electrode lines X nb and Y nb to increase conductivity. The front dielectric layer 102 has a front surface behind the X electrode lines X 1 , X 2 , ..., X n and the Y electrode lines Y 1 , Y 2 , ..., Y n . It is applied and formed. A protective layer 104 for protecting the panel 1 from a strong electric field, for example, a magnesium monoxide (MgO) layer, is formed by applying the entire surface to the back of the front dielectric layer 102. The plasma forming gas is sealed in the discharge space 108.

플라즈마 디스플레이 패널에 일반적으로 적용되는 구동 방식은, 리셋, 어드레스 및 디스플레이 유지 단계가 단위 서브-필드에서 순차적으로 수행되게 하는 방식이다. 리셋 단계에서는 구동될 디스플레이 셀들의 전하 상태가 균일하게 된다. 어드레스 단계에서는, 선택될 디스플레이 셀들의 전하 상태와 선택되지 않을 디스플레이 셀들의 전하 상태가 설정된다. 디스플레이 유지 단계에서는, 선택될 디스플레이 셀들에서 디스플레이 방전이 수행된다. 이때, 디스플레이 방전을 수행하는 디스플레이 셀들의 플라즈마 형성용 가스로부터 플라즈마가 형성되고, 이 플라즈마로부터의 자외선 방사에 의하여 상기 디스플레이 셀들의 형광층이 여기되어 빛이 발생된다.A driving scheme generally applied to the plasma display panel is a scheme in which reset, address and display holding steps are sequentially performed in the unit sub-field. In the reset step, the charge states of the display cells to be driven are made uniform. In the address step, the charge state of display cells to be selected and the charge state of display cells not to be selected are set. In the display holding step, display discharge is performed in the display cells to be selected. At this time, a plasma is formed from the plasma forming gas of the display cells which perform the display discharge, and the fluorescent layers of the display cells are excited by ultraviolet radiation from the plasma to generate light.

본 발명에 따른 플라즈마 디스플레이 패널구동방법은, 상기 구조의 플라즈마 디스플레이 패널에 한정되는 것이 아니며, 리셋구간을 가지는 모든 구동 파형에 의해 구동되는 플라즈마 디스플레이 패널에 적용될 수 있음에 유의해야 한다.It should be noted that the plasma display panel driving method according to the present invention is not limited to the plasma display panel having the above structure, and can be applied to the plasma display panel driven by all driving waveforms having a reset period.

도 7은 플라즈마 디스플레이 패널의 일반적인 구동 장치를 나타내는 블록도이다.7 is a block diagram illustrating a general driving device of the plasma display panel.

도면을 참조하면, 플라즈마 디스플레이 패널의 통상적인 구동 장치는 영상 처리부(200), 논리제어부(202), 어드레스 구동부(206), X 구동부(208) 및 Y 구동부(204)를 포함한다. 영상 처리부(200)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 논리제어부(202)는 영상 처리부(200)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, SX)을 발생시킨다. 어드레스 구동부(206)는, 논리제어부(202)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(SA)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시 데이터 신호를 어드레스 전극 라인들에 인가한다. X 구동부(208)는 논리제어부(202)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호(SX)를 처리하여 X 전극 라인들에 인가한다. Y 구동부(204)는 논리제어부(202)로부터의 구동 제어 신호들(SA, SY, SX)중에서 Y 구동 제어 신호(S Y)를 처리하여 Y 전극 라인들에 인가한다.Referring to the drawings, a typical driving apparatus of the plasma display panel includes an image processor 200, a logic controller 202, an address driver 206, an X driver 208, and a Y driver 204. The image processing unit 200 converts an external analog image signal into a digital signal, and internal image signals, for example, 8-bit red (R), green (G) and blue (B) image data, clock signals, vertical and horizontal, respectively. Generate synchronization signals. The logic controller 202 generates driving control signals S A , S Y , and S X according to an internal image signal from the image processor 200. The address driver 206 processes the address signal S A among the drive control signals S A , S Y , and S X from the logic controller 202 to generate a display data signal, and generates the display data signal. Is applied to the address electrode lines. The X driver 208 processes the X driving control signal S X among the driving control signals S A , S Y , and S X from the logic controller 202 and applies the X driving control signal S X to the X electrode lines. The Y driver 204 processes the Y driving control signal S Y among the driving control signals S A , S Y , and S X from the logic controller 202, and applies the Y driving control signal S Y to the Y electrode lines.

본 발명에 있어서, 리셋구간(PR)에서 메인 리셋을 수행하는지 또는 보조 리셋을 수행하는지를 판단한다. In the present invention, it is determined whether to perform a main reset or an auxiliary reset in the reset section PR.

도 3을 참조하면 리셋구간(PR)에서 메인 리셋을 수행된다. 메인 리셋은 도 3에 도시된 바와 같이, 주사전극 라인들(Y1, Y2, ..., Yn)에 로우레벨의 전압(VSC-L)에서 중간레벨의 전압(VS)이 인가되고, 중간레벨의 전압(VS)에서 하이레벨의 전압(V SET + VS)으로의 상승 램프 신호가 인가된 후, 중간레벨의 전압(VS)이 인가되고, 그 다음 로우레벨의 전압(VSC-L)으로의 하강 램프 신호가 인가됨으로써 수행될 수 있다.Referring to FIG. 3, a main reset is performed in the reset section PR. As shown in FIG. 3, the scan electrode lines Y 1 , Y 2 ,..., And Y n have a medium level voltage V S at a low level voltage V SC -L . After the rising ramp signal is applied from the middle level voltage V S to the high level voltage V SET + V S , the middle level voltage V S is applied, and then the low level voltage V S is applied. This may be performed by applying a falling ramp signal to the voltage V SC-L .

리셋구간(PR)에서 메인 리셋을 하는 경우, 도 3에 도시된 바와 같은 구동신 호가 리셋구간(PR), 어드레스구간(PA), 및 유지방전구간(PS)에 인가될 수 있다. 즉, 리셋구간(PR)에서 메인 리셋이 수행되는 경우, 전체 셀에서 충분한 양의 벽전하를 확보할 수 있으므로, 어드레스구간(PA)에서 패널을 블록별로 분할하여 어드레스를 수행하지 않는다. 따라서, 메인 리셋을 수행한 후, 어드레스구간(PA)에서 패널을 블록별로 분할하여 어드레스 방전을 수행하는 경우 발생할 수 있는 과방전을 방지할 수 있다.When the main reset is performed in the reset section PR, a driving signal as shown in FIG. 3 may be applied to the reset section PR, the address section PA, and the sustain discharge section PS. That is, when the main reset is performed in the reset section PR, since a sufficient amount of wall charges can be secured in all cells, the panel is not divided by blocks in the address section PA to perform an address. Therefore, after performing the main reset, overdischarge that may occur when the address discharge is performed by dividing the panel by blocks in the address section PA can be prevented.

한편, 리셋구간(PR)에서 보조 리셋을 수행하는 경우, 어드레스구간(PA)에서, 플라즈마 디스플레이 패널을 소정 개수로 분할하여 어드레스 방전을 수행할 수 있다. 이하, 도 8 및 도 9를 참조하여 2개의 부분으로 분할된 패널에서의 어드레스구간(PA)에서의 구동신호를 설명한다.Meanwhile, when the auxiliary reset is performed in the reset period PR, the address discharge may be performed by dividing the plasma display panel by a predetermined number in the address period PA. Hereinafter, the driving signal in the address section PA in the panel divided into two parts will be described with reference to FIGS. 8 and 9.

도 8은 2개의 부분으로 분할된 패널을 나타내는 도면이고, 도 9는 본 발명의 일 실시예에 따른 플라즈마 디스플레이 패널의 구동신호를 설명하기 위한 타이밍도이다. 도 8을 참조하면, 패널이 2개의 부분으로 분할되어 상부에는 제1 주사전극 라인들(Y1, Y2, ..., Yn/2)이 배치되고 하부에는 제2 주사전극 라인들(Y n/2+1, Yn/2+2, ..., Yn)이 배치된다.8 is a diagram illustrating a panel divided into two parts, and FIG. 9 is a timing diagram for describing a driving signal of a plasma display panel according to an exemplary embodiment of the present invention. 8, the panel 2 is divided into the upper part of a first scan electrode lines (Y 1, Y 2, ..., Y n / 2) the second scan electrode line is positioned and the lower part ( Y n / 2 + 1 , Y n / 2 + 2 , ..., Y n ) are disposed.

도 9를 참조하면, 리셋구간(PR)에서 보조 리셋이 수행된다. 보조 리셋은 도 9에 도시된 바와 같이, 주사전극 라인들(Y1, Y2, ..., Yn)에 로우레벨의 전압(VSC-L)에서 하이레벨의 전압(VSET + VS)이 인가된 후, 소정 시간 지속 후 중간레벨의 전압 (VS)이 인가되고, 그 다음 로우레벨의 전압(VSC-L)으로의 하강 램프 신호가 인가됨으로써 수행될 수 있다. 이와 같이, 리셋구간(PR)에 보조 리셋만 있는 경우에는 블록별로 어드레스 방전을 수행하여 충분한 벽전하를 획득하도록 폴링 리셋을 수행한다.Referring to FIG. 9, an auxiliary reset is performed in the reset section PR. It is the sub-reset, the scan electrode lines (Y 1, Y 2, ..., Y n) V voltage of a high level (at a voltage (V SC-L) of Low level to the SET + V as shown in FIG. 9 After S ) is applied, the voltage V S of the intermediate level is applied after the predetermined time duration, and then a falling ramp signal to the voltage V SC-L of the low level is applied. As such, when there is only an auxiliary reset in the reset section PR, the polling reset is performed to obtain sufficient wall charge by performing address discharge for each block.

상세하게는, 어드레스구간(PA)에서, 어드레스 전극 라인들에 어드레스 데이터 전압이 인가되고, 제1 주사전극 라인들(Y1, Y2, ..., Yn/2)에 순차적으로 주사펄스가 인가된 후, 제2 주사전극 라인들(Yn/2+1, Yn/2+2, ..., Yn)에 순차적으로 주사펄스가 인가된다. 제2 주사전극 라인들(Yn/2+1, Yn/2+2, ..., Yn)에 순차적인 주사펄스가 인가되기 전에 폴링 리셋이 수행된다. 상기 폴링 리셋은 제2 주사전극 라인들(Yn/2+1, Yn/2+2, ..., Yn)에 제1 전압(VSC-H)에서 제2 전압(V SC-H1)으로 하강하는 신호가 인가된 후 곧바로 제2 전압(VSC-H1)에서 제3 전압(VSC-L1)으로 하강 램프 신호를 인가함으로써 수행될 수 있다. In detail, in the address period PA, an address data voltage is applied to the address electrode lines, and the scan pulse is sequentially applied to the first scan electrode lines Y 1 , Y 2 ,..., Y n / 2 . After is applied, scan pulses are sequentially applied to the second scan electrode lines Y n / 2 + 1 , Y n / 2 + 2 ,..., Y n . The polling reset is performed before the sequential scan pulses are applied to the second scan electrode lines Y n / 2 + 1 , Y n / 2 + 2 ,..., Y n . The poll reset the second scan electrode lines (Y n / 2 + 1, Y n / 2 + 2, ..., Y n) a second voltage in the first voltage (V SC-H) (V SC- in It may be performed by applying the falling ramp signal from the second voltage V SC-H1 to the third voltage V SC-L1 immediately after the signal falling to H1 is applied.

이하, 도 4 및 도 10을 참조하여 3개의 부분으로 분할된 패널에서의 어드레스구간(PA)에서의 구동신호를 설명한다. 도 10은 본 발명의 다른 일 실시예에 따른 플라즈마 디스플레이 패널의 구동신호를 설명하기 위한 타이밍도이다.Hereinafter, the driving signal in the address section PA in the panel divided into three parts will be described with reference to FIGS. 4 and 10. 10 is a timing diagram illustrating a driving signal of a plasma display panel according to another exemplary embodiment of the present invention.

도 10에 도시된 구동신호는 도 4에 도시된 바와 같이 패널을 3개의 부분으로 분할하여 어드레스 구동을 수행하는데 이용된다. 도 4를 참조하면, 패널이 3개의 부분으로 분할되어 상부에는 제1 주사전극 라인들(Y1, Y2, ..., Yn/3)이 배치되고 중 부에는 제2 주사전극 라인들(Yn/3+1, Yn/3+2, ..., Y2n/3)이 배치되며 하부에는 제3 주사전극 라인들(Y2n/3+1, Y2n/3+2, ..., Yn)이 배치된다.The driving signal shown in FIG. 10 is used to perform address driving by dividing the panel into three parts as shown in FIG. 4, the panel is divided into the three parts, the first upper scan electrode lines (Y 1, Y 2, ... , Y n / 3) , the second portion of the scan electrode line is arranged (Y n / 3 + 1 , Y n / 3 + 2 ,..., Y 2n / 3 ) are disposed and the third scan electrode lines Y 2n / 3 + 1 , Y 2n / 3 + 2 , ..., Y n ) are arranged.

도 10을 참조하면, 리셋구간(PR)에서 보조 리셋이 수행된다. 그 다음, 어드레스구간(PA)에서, 어드레스 전극 라인들에 어드레스 데이터 전압이 인가되고, 제1 주사전극 라인들(Y1, Y2, ..., Yn/3)에 순차적으로 주사펄스가 인가된 후, 제2 주사전극 라인들(Yn/3+1, Yn/3+2, ..., Y2n/3)에 순차적으로 주사펄스가 인가되며, 그 다음 제3 주사전극 라인들(Y2n/3+1, Y2n/3+2, ..., Yn)에 순차적으로 주사펄스가 인가된다. 제2 주사전극 라인들(Yn/3+1, Yn/3+2, ..., Y2n/3)에 순차적인 주사펄스가 인가되기 전에 폴링 리셋이 수행된다. 또한, 제3 주사전극 라인들(Y2n/3+1, Y2n/3+2, ..., Y n)에 순차적인 주사펄스가 인가되기 전에 폴링 리셋이 수행된다. 상기 폴링 리셋은 제2 주사전극 라인들(Yn/3+1, Yn/3+2, ..., Y2n/3) 또는 제3 주사전극 라인들(Y 2n/3+1, Y2n/3+2, ..., Yn)에 제1 전압(VSC-H)에서 제2 전압(VSC-H1)으로 하강하는 신호가 인가된 후 곧바로 제2 전압(VSC-H1)에서 제3 전압(VSC-L1)으로 하강 램프 신호를 인가함으로써 수행될 수 있다.Referring to FIG. 10, an auxiliary reset is performed in the reset section PR. Next, in the address period PA, address data voltages are applied to the address electrode lines, and scanning pulses are sequentially applied to the first scan electrode lines Y 1 , Y 2 ,..., Y n / 3 . After being applied, scan pulses are sequentially applied to the second scan electrode lines Y n / 3 + 1 , Y n / 3 + 2 ,..., Y 2n / 3 , and then the third scan electrode line The scanning pulses are sequentially applied to the fields Y 2n / 3 + 1 , Y 2n / 3 + 2 , ..., Y n . The polling reset is performed before the sequential scan pulses are applied to the second scan electrode lines Y n / 3 + 1 , Y n / 3 + 2 ,..., Y 2n / 3 . In addition, polling reset is performed before sequential scan pulses are applied to the third scan electrode lines Y 2n / 3 + 1 , Y 2n / 3 + 2 ,..., And Y n . The polling reset may include second scan electrode lines Y n / 3 + 1 , Y n / 3 + 2 ,..., Y 2n / 3 or third scan electrode lines Y 2n / 3 + 1 , Y. 2n / 3 + 2, ..., Y n) a first voltage (V SC-H) a second voltage (V SC-H1) signal is applied to the second voltage (V SC-H1 immediately after that falls in the ) May be performed by applying the falling ramp signal to the third voltage V SC-L1 .

상술된 바와 같이, 리셋구간(PR)에서 보조 리셋이 수행되는 경우, 어드레스구간(PA)에서 폴링 리셋을 수행하여 어드레스 방전에 필요한 벽전하를 확보할 수 있다.As described above, when the auxiliary reset is performed in the reset section PR, the polling reset may be performed in the address section PA to secure wall charges necessary for the address discharge.

본 발명은 2개 또는 3개로 분할된 패널의 구동방법을 설명하였으나 이에 한정되는 것이 아니며, 4개 이상으로 분할된 패널의 구동방법에 적용될 수 있음에 유의해야 한다. 또한, 본 발명은 2개 또는 3개로 균등하게 분할된 패널의 구동방법을 설명하였으나, 상이하게 분할된 패널의 구동방법에도 적용될 수 있음에 유의해야 한다.Although the present invention has described a method for driving a panel divided into two or three, it should be noted that the present invention is not limited thereto and may be applied to a method for driving a panel divided into four or more. In addition, although the present invention has described a method for driving a panel divided into two or three evenly, it should be noted that the present invention can be applied to a method for driving a panel divided differently.

한편, 전술한 본 발명에 의한 디스플레이 패널구동방법은 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 프로그램이나 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 하드디스크, 플로피디스크, 플래쉬 메모리, 광데이터 저장장치 등이 있다. 여기서, 기록매체에 저장되는 프로그램이라 함은 특정한 결과를 얻기 위하여 컴퓨터 등의 정보처리능력을 갖는 장치 내에서 직접 또는 간접적으로 사용되는 일련의 지시 명령으로 표현된 것을 말한다. 따라서, 컴퓨터라는 용어도 실제 사용되는 명칭의 여하에 불구하고 메모리, 입출력장치, 연산장치를 구비하여 프로그램에 의하여 특정의 기능을 수행하기 위한 정보처리능력을 가진 모든 장치를 총괄하는 의미로 사용된다. 패널을 구동하는 장치의 경우에도 그 용도가 패널구동이라는 특정된 분야에 한정된 것일 뿐 그 실체에 있어서는 일종의 컴퓨터라고 할 수 있는 것이다.Meanwhile, the display panel driving method according to the present invention described above may be embodied as computer readable codes on a computer readable recording medium. Computer-readable recording media include any type of recording device that stores programs or data that can be read by a computer system. Examples of computer-readable recording media include ROM, RAM, CD-ROM, magnetic tape, hard disk, floppy disk, flash memory, optical data storage, and the like. Here, the program stored in the recording medium refers to a series of instruction instructions used directly or indirectly in an apparatus having an information processing capability such as a computer to obtain a specific result. Thus, the term computer is used to mean all devices having an information processing capability for performing a specific function by a program, including a memory, an input / output device, and an arithmetic device, regardless of the name actually used. Even in the case of a device for driving a panel, its use is limited to a specific field of panel driving, and in reality, it is a kind of computer.

특히, 본 발명에 의한 디스플레이 패널구동방법은, 컴퓨터상에서 스키매틱(schematic) 또는 초고속 집적회로 하드웨어 기술언어(VHDL) 등에 의해 작성되고, 컴퓨터에 연결되어 프로그램 가능한 집적회로 예컨대 FPGA(Field Programmable Gate Array)에 의해 구현될 수 있다. 상기 기록매체는, 이러한 프로그램 가능한 집적회로를 포함한다.In particular, the display panel driving method according to the present invention is an integrated circuit, for example, a field programmable gate array (FPGA), which is prepared by a schematic or ultra high-speed integrated circuit hardware description language (VHDL) on a computer, and connected to a computer. It can be implemented by. The recording medium includes such a programmable integrated circuit.

이상 본 발명의 바람직한 실시예에 대해 상세히 기술하였지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형 또는 변경하여 실시할 수 있음을 알 수 있을 것이다. 따라서, 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.Although the preferred embodiments of the present invention have been described in detail above, those of ordinary skill in the art to which the present invention pertains may make various changes without departing from the spirit and scope of the present invention as defined in the appended claims. It will be appreciated that modifications or variations may be made. Accordingly, modifications to future embodiments of the present invention will not depart from the technology of the present invention.

상술한 바와 같이, 본 발명을 이용하면 리셋구간에서 메인 리셋이 수행되는지 또는 보조 리셋이 수행되는지에 따라 패널 분할 여부를 결정하여 어드레스 방전에 필요한 충분한 양의 전하를 확보할 수 있다.As described above, according to the present invention, it is possible to determine whether the panel is divided according to whether the main reset or the auxiliary reset is performed in the reset section, thereby securing a sufficient amount of electric charge necessary for the address discharge.

리셋구간에서 메인 리셋이 수행되는 경우 패널을 분할하여 어드레스 방전을 수행하지 않으므로 어드레스구간에서 과방전을 방지할 수 있다. 따라서, 어드레스 방전에 필요한 충분한 양의 전하를 확보할 수 있다.When the main reset is performed in the reset section, since the panel is not divided and the address discharge is performed, overdischarge can be prevented in the address section. Therefore, a sufficient amount of charge necessary for address discharge can be ensured.

또한, 리셋구간에서 보조 리셋이 수행되는 경우 패널을 분할하여 어드레스 방전을 수행하여 어드레스구간동안 충분한 양의 전하를 확보할 수 있다.In addition, when the auxiliary reset is performed in the reset section, the panel may be divided to perform address discharge to secure a sufficient amount of charge during the address section.

Claims (6)

어드레스 전극 라인들과, 상기 어드레스 전극 라인들에 교차하는 주사전극 라인들 및 공통전극 라인들을 구비하는 플라즈마 디스플레이 패널에 대하여, 단위 프레임이 시분할 계조 디스플레이를 위한 복수의 서브필드들로 구분되고, 서브필드들 각각은 리셋구간, 어드레스구간, 및 유지방전구간으로 이루어진 플라즈마 디스플레이 패널구동방법에 있어서,For a plasma display panel including address electrode lines, scan electrode lines intersecting the address electrode lines, and common electrode lines, a unit frame is divided into a plurality of subfields for time division gray scale display, and a subfield In each of the plasma display panel driving method comprising a reset section, an address section, and a sustain discharge section, 상기 리셋구간에서 메인 리셋을 수행하는지 또는 보조 리셋을 수행하는지를 판단하는 단계;Determining whether to perform a main reset or an auxiliary reset in the reset section; 상기 리셋구간에서 메인 리셋을 수행하는 경우, 상기 어드레스구간에서, 상기 주사전극 라인들에 순차적으로 주사펄스를 인가하고, 상기 어드레스 전극 라인들에 어드레스 데이터 전압을 인가하는 단계; 및When performing a main reset in the reset section, sequentially applying scan pulses to the scan electrode lines and applying address data voltages to the address electrode lines in the address section; And 상기 리셋구간에서 보조 리셋을 수행하는 경우, 상기 어드레스구간에서, 상기 플라즈마 디스플레이 패널을 소정 개수로 분할하여 어드레스 방전을 수행하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널구동방법.And performing an address discharge by dividing the plasma display panel by a predetermined number in the address section when performing an auxiliary reset in the reset section. 제1항에 있어서,The method of claim 1, 상기 리셋구간에서 보조 리셋을 수행하는 경우, 상기 어드레스구간에서, 상기 플라즈마 디스플레이 패널을 2개의 부분으로 분할하여 어드레스 방전을 수행하는 단계에 있어서,In the case of performing an auxiliary reset in the reset section, in the address section, the plasma display panel is divided into two parts to perform an address discharge. 상기 주사 전극 라인들을 제1 주사전극 라인들 및 제2 주사전극 라인들로 분할하고,Dividing the scan electrode lines into first scan electrode lines and second scan electrode lines, 상기 어드레스구간에서, 상기 어드레스 전극 라인들에 어드레스 데이터 전압 이 인가되고, 상기 제1 주사전극 라인들에 순차적으로 주사펄스가 인가된 후, 상기 제2 주사전극 라인들에 순차적으로 주사펄스가 인가되며,In the address section, an address data voltage is applied to the address electrode lines, a scan pulse is sequentially applied to the first scan electrode lines, and a scan pulse is sequentially applied to the second scan electrode lines. , 상기 제2 주사전극 라인들에 순차적인 주사펄스가 인가되기 전에 폴링 리셋을 수행하는 것을 특징으로 하는 플라즈마 디스플레이 패널구동방법.And performing a polling reset before the sequential scan pulses are applied to the second scan electrode lines. 제2항에 있어서,The method of claim 2, 상기 폴링 리셋은 상기 제2 주사전극 라인들에 제1 전압에서 제2 전압으로 하강하는 신호를 인가하고, 상기 제2 전압에서 제3 전압으로 하강 램프 신호를 인가함으로써 수행되는 것을 특징으로 하는 플라즈마 디스플레이 패널구동방법.The polling reset is performed by applying a signal falling from a first voltage to a second voltage to the second scan electrode lines, and applying a falling ramp signal from the second voltage to a third voltage. Panel driving method. 제1항에 있어서,The method of claim 1, 상기 리셋구간에서 보조 리셋을 수행하는 경우, 상기 어드레스구간에서, 상기 플라즈마 디스플레이 패널을 3개의 부분으로 분할하여 어드레스 방전을 수행하는 단계에 있어서,In the case of performing an auxiliary reset in the reset section, in the address section, the plasma display panel is divided into three parts to perform address discharge. 상기 주사 전극 라인들을 제1 주사전극 라인들, 제2 주사전극 라인들 및 제3 주사전극 라인들로 분할하고,Dividing the scan electrode lines into first scan electrode lines, second scan electrode lines, and third scan electrode lines; 상기 어드레스구간에서, 상기 어드레스 전극 라인들에 어드레스 데이터 전압이 인가되고, 상기 제1 주사전극 라인들에 순차적으로 주사펄스가 인가된 후, 상기 제2 주사전극 라인들에 순차적으로 주사펄스가 인가되며, 그 다음 상기 제3 주사전극 라인들에 순차적으로 주사펄스가 인가되고,In the address section, an address data voltage is applied to the address electrode lines, a scan pulse is sequentially applied to the first scan electrode lines, and a scan pulse is sequentially applied to the second scan electrode lines. Next, scan pulses are sequentially applied to the third scan electrode lines. 상기 제2 주사전극 라인들에 순차적인 주사펄스가 인가되기 전에 폴링 리셋을 수행하며,Performing a polling reset before the sequential scan pulses are applied to the second scan electrode lines, 상기 제3 주사전극 라인들에 순차적인 주사펄스가 인가되기 전에 폴링 리셋을 수행하는 것을 특징으로 하는 플라즈마 디스플레이 패널구동방법.And performing a polling reset before the sequential scan pulses are applied to the third scan electrode lines. 제4항에 있어서,The method of claim 4, wherein 상기 폴링 리셋은 상기 제2 또는 제3 주사전극 라인들에 제1 전압에서 제2 전압으로 하강하는 신호를 인가하고, 상기 제2 전압에서 제3 전압으로 하강 램프 신호를 인가함으로써 수행되는 것을 특징으로 하는 플라즈마 디스플레이 패널구동방법.The polling reset may be performed by applying a signal falling from a first voltage to a second voltage to the second or third scan electrode lines and applying a falling ramp signal from the second voltage to a third voltage. Plasma display panel driving method. 제1항 내지 제5항 중의 어느 한 항의 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 기록매체.A recording medium having recorded thereon a program for executing the method of any one of claims 1 to 5 on a computer.
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