KR20050115404A - Method of manufacturing an isolation in semiconductor device - Google Patents
Method of manufacturing an isolation in semiconductor device Download PDFInfo
- Publication number
- KR20050115404A KR20050115404A KR1020040040310A KR20040040310A KR20050115404A KR 20050115404 A KR20050115404 A KR 20050115404A KR 1020040040310 A KR1020040040310 A KR 1020040040310A KR 20040040310 A KR20040040310 A KR 20040040310A KR 20050115404 A KR20050115404 A KR 20050115404A
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- substrate
- sidewalls
- amorphous
- oxide film
- Prior art date
Links
- 238000002955 isolation Methods 0.000 title abstract description 13
- 239000004065 semiconductor Substances 0.000 title abstract description 7
- 238000004519 manufacturing process Methods 0.000 title description 4
- 238000000034 method Methods 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 150000004767 nitrides Chemical class 0.000 claims abstract description 11
- 238000005468 ion implantation Methods 0.000 claims description 5
- 230000001678 irradiating effect Effects 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 238000005530 etching Methods 0.000 description 5
- 230000006378 damage Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000004886 process control Methods 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000003685 thermal hair damage Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Electromagnetism (AREA)
- Optics & Photonics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Element Separation (AREA)
Abstract
반도체 장치의 소자 분리막 형성 방법이 개시된다. 먼저, 기판 상에 패드 산화막과 패드 질화막을 순차적으로 형성하고, 상기 패드 질화막과 패드 산화막에 의해 정의되는 영역의 기판에 트렌치를 형성하고, 상기 트렌치의 측벽과 저면에 노출된 기판을 비정질화시킨 후, 상기 비정질화된 트렌치의 측벽과 저면에 레이저를 조사하여 상기 트렌치의 측벽과 저면을 큐어링시킴과 동시에 상기 트렌치의 입구 부위의 코너와 저면 부위의 코너를 라운딩시킨다.A device isolation film formation method of a semiconductor device is disclosed. First, a pad oxide film and a pad nitride film are sequentially formed on a substrate, trenches are formed in a substrate in a region defined by the pad nitride film and the pad oxide film, and an amorphous substrate is exposed on sidewalls and bottom surfaces of the trench. The laser is irradiated to the sidewalls and the bottom of the amorphous trench to cure the sidewalls and the bottom of the trench, and the corners of the inlet and the bottom of the trench are rounded.
Description
본 발명은 반도체 장치의 소자 분리막 형성 방법에 관한 것으로서, 보다 상세하게는 STI(shallow trench isolation) 소자 분리막의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to a method of forming a shallow trench isolation (STI) device isolation film.
최근의 반도체 장치의 제조에서는 소자 분리막으로서 STI 소자 분리 구조가 각광을 받고 있다. 상기 STI 소자 분리막에 대한 예는 미합중국 특허 6,140,208호(issued to Agahi, et al.)에 개시되어 있다.In the manufacture of semiconductor devices in recent years, STI device isolation structures have been in the spotlight as device isolation films. Examples of such STI device separators are disclosed in US Pat. No. 6,140,208 issued to Agahi, et al.
상기 소자 분리를 위한 STI 형성을 위하여 먼저, 도 1에서와 같이 기판(10) 상에 패드 산화막(12)과 패드 질화막(14)을 형성한다. 그리고, 도 2에서와 같이, 사진 식각 공정을 실시하여 STI 부위를 정의한 후, 식각을 통하여 STI(15)를 형성한다. 이때, 상기 STI(15)의 입구 부위의 코너와 보텀 부위의 코너는 모서리가 각이 지는 상태이며, 상기 STI(15) 측면 부위는 식각의 실시로 인하여 그 표면이 매우 거칠고, 데미지를 입는다. 따라서, 도 3에서와 같이 약 950 내지 1,100℃의 온도 분위기에서 산화 공정을 실시하여 상기 STI(15) 측면 부위 및 보텀 부위에 산화막(16)을 형성한다. 이에 따라, 상기 산화막(16)의 형성에 의해 데미지 부분이 다소 완화되고, 상기 STI(15)의 입구 부위의 코너와 보텀 부위의 코너는 라운딩이 이루어진다. 이때, 온도가 높을수록 라운딩이 더욱 잘 이루어진다. 그러나, 상기 산화 공정은 주로 퍼니스에서 장시간에 걸쳐 실시됨으로서 상기 퍼니스 내에서 기판(10)을 지지하는 보트와 기판 사이의 열팽창 계수의 차이로 인하여 상기 기판(10)이 스트레스를 받아 휘어지거나 슬립 등의 불량이 발생한다. 따라서, 최근에는 이를 해결하기 위하여 H2 진공 어닐을 실시하여 상기 코너 부위들의 라운딩을 형성하고 있으나, 온도와 압력에 따른 변화와 패턴의 조밀도에 따른 변화가 너무 커서 공정 조절 능력이 떨어지는 문제가 발생한다.In order to form the STI for device isolation, first, as shown in FIG. 1, a pad oxide film 12 and a pad nitride film 14 are formed on the substrate 10. As shown in FIG. 2, after the photolithography process is performed to define the STI region, the STI 15 is formed through etching. At this time, the corner of the inlet portion and the bottom portion of the STI (15) is in the corner is a corner state, the surface portion of the STI (15) side surface is very rough due to the etching, and the damage. Therefore, as shown in FIG. 3, an oxidation process is performed in a temperature atmosphere of about 950 to 1,100 ° C. to form an oxide film 16 on the side portion and the bottom portion of the STI 15. Accordingly, the damage portion is somewhat alleviated by the formation of the oxide film 16, and the corner of the inlet portion and the bottom portion of the STI 15 are rounded. At this time, the higher the temperature, the better the rounding. However, the oxidation process is mainly carried out for a long time in the furnace, and due to the difference in the coefficient of thermal expansion between the boat and the substrate supporting the substrate 10 in the furnace, the substrate 10 is stressed, such as bending or slipping Defect occurs. Therefore, recently, in order to solve this problem, H 2 vacuum annealing is performed to form the rounding of the corner portions, but the change due to the change in temperature and pressure and the density of the pattern is too large, resulting in a problem of poor process control ability. do.
본 발명의 목적은 열적 스트레스를 충분하게 줄인 상태에서 트렌치의 입구 부위와 저면 부위를 라운딩시키기 위한 소자 분리막의 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method of fabricating an isolation layer for rounding an inlet and a bottom of a trench in a state in which thermal stress is sufficiently reduced.
상기 목적을 달성하기 위한 본 발명의 소자 분리막 제조 방법은,Device separator manufacturing method of the present invention for achieving the above object,
기판 상에 패드 산화막과 패드 질화막을 순차적으로 형성하는 단계;Sequentially forming a pad oxide film and a pad nitride film on the substrate;
상기 패드 질화막과 패드 산화막에 의해 정의되는 영역의 기판에 트렌치를 형성하는 단계;Forming a trench in a substrate in a region defined by the pad nitride film and the pad oxide film;
상기 트렌치의 측벽과 저면에 노출된 기판을 비정질화시키는 단계;Amorphizing the substrate exposed on the sidewalls and bottom of the trench;
상기 비정질화된 트렌치의 측벽과 저면에 레이저를 조사하여 상기 트렌치의 측벽과 저면을 큐어링시킴과 동시에 상기 트렌치의 입구 부위의 코너와 저면 부위의 코너를 라운딩시키는 단계를 포함한다.Irradiating a laser to the sidewalls and the bottom of the amorphous trench to cure the sidewalls and the bottom of the trench and to round the corners of the inlet and the bottom of the trench.
상기 비정질화는 적절한 틸트와 트위스트 각도를 유지한 상태에서 4회 로테이션 방법으로 진행되는 이온 주입에 의해 달성되는 것이 바람직하다. 그리고, 상기 라운딩은 엑시머 레이저를 사용하여 수십 나노 초 동안 실시하는 것이 바람직하다.The amorphous is preferably achieved by ion implantation proceeding in a four-rotation method with proper tilt and twist angles maintained. The rounding is preferably performed for several tens of nanoseconds using an excimer laser.
(실시예)(Example)
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the accompanying drawings.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 소자 분리막을 형성하는 방법을 나타내는 단면도들이다. 4 to 7 are cross-sectional views illustrating a method of forming an isolation layer in a semiconductor device according to an embodiment of the present invention.
먼저, 도 4에서와 같이 기판(40) 상에 패드 산화막(42)과 패드 질화막(44)을 순차적으로 형성한다. 그리고, 사진 식각 공정을 실시하여 패드 질화막(44) 상에 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 사용한 식각을 실시하여 STI 즉, 트렌치(45)를 형성하기 위한 부위를 정의한다. 그리고, 도 5에서와 같이 식각을 실시하여 상기 정의된 부위의 기판(40)을 식각함으로서 상기 기판(40)에 트렌치(45)를 형성한다. 이때, 상기 트렌치(45)가 형성된 입구 부위의 코너와 보텀 부위 즉, 저면 부위의 코너의 모서리는 각이 지어 있는 상태로 형성된다. 아울러, 상기 트렌치(45)의 측벽 부위는 상기 트렌치(45)의 형성을 위한 식각에 의해 데미지를 입은 상태에 있다.First, as shown in FIG. 4, the pad oxide film 42 and the pad nitride film 44 are sequentially formed on the substrate 40. Then, after performing a photolithography process to form a photoresist pattern on the pad nitride layer 44, etching is performed using the photoresist pattern to define a region for forming the STI, that is, the trench 45. 5, the trench 45 is formed in the substrate 40 by etching the substrate 40 in the defined region. At this time, the corner of the inlet portion and the bottom portion, that is, the corner of the bottom portion, in which the trench 45 is formed, is formed in an angled state. In addition, the sidewall portion of the trench 45 is in a damaged state by etching for forming the trench 45.
따라서, 상기 각이 지어 있는 상태의 입구 부위의 코너와 저면 부위의 코너의 모서리를 라운딩지도록 형성하고, 상기 데미지를 큐어링하는 공정을 실시한다. 먼저, 도 6에서와 같이 상기 트렌치(45)의 측벽과 저면 부위를 비정질화된 부위(46)로 형성한다. 이때, 상기 비정질화된 부위(46)의 형성은 적절한 틸트와 트위스트 각도를 유지한 상태에서 4회 정도 로테이션 방법으로 진행되는 이온 주입에 의해 이루어진다. 또한, 상기 이온 주입에서는 도즈량과 이온 주입 에너지를 데미지를 입은 부위의 깊이 정도를 타겟으로 실시한다. 이와 같이, 상기 트렌치(45)에 비정질화된 부위(46)를 형성하는 것은 라운딩의 형성을 위한 공정에서 온도를 충분하게 낮추기 위함이고, 선택적인 공정 진행을 실시하기 위함이다. 이어서, 상기 비정질화된 부위(46)의 측벽과 저면에 레이저를 조사한다. 이때, 상기 라운딩의 형성을 위한 레이저의 조사는 엑시머 레이저를 사용하여 수십 나노 초 동안 실시한다. 아울러, 상기 레이저의 조사는 펄스 형태로 이루어지기 때문에 기판(40)의 상태에 따라 수회의 펄스를 선택적으로 사용할 수 있어 공정 조절 측면에서 유리하다.Therefore, the process of forming the corner of the inlet part and the corner of the bottom part of the said angled state so that it may round, and the said damage is cured is performed. First, as shown in FIG. 6, sidewalls and bottom portions of the trench 45 are formed as amorphous portions 46. At this time, the amorphous portion 46 is formed by ion implantation that is performed by a rotation method about four times while maintaining an appropriate tilt and twist angle. In addition, in the ion implantation, the dose amount and the ion implantation energy are applied to the depth of the damaged portion. As such, the formation of the amorphous portion 46 in the trench 45 is to sufficiently lower the temperature in the process for forming the rounding, and to perform the selective process. Subsequently, a laser is irradiated to the sidewalls and the bottom surface of the amorphous portion 46. At this time, the irradiation of the laser for forming the rounding is performed for several tens of nanoseconds using an excimer laser. In addition, since the laser irradiation is made in the form of a pulse, several pulses can be selectively used according to the state of the substrate 40, which is advantageous in terms of process control.
이에 따라, 도 7에서와 같이 상기 트렌치(45)의 측벽과 저면이 큐어링됨과 동시에 상기 트렌치(45)의 입구 부위의 코너와 저면 부위의 코너가 라운딩이 이루어진다.Accordingly, as shown in FIG. 7, the sidewalls and the bottom of the trench 45 are cured and the corners of the inlet and the bottom of the trench 45 are rounded.
그리고, 후속 공정을 통하여 상기 트렌치(45)에 절연 물질을 매립시킨 후, 상기 패드 질화막(44)과 패드 산화막(42)을 제거함으로서 STI 소자 분리막을 얻는다.Subsequently, an insulating material is embedded in the trench 45 through a subsequent process, and then the pad nitride film 44 and the pad oxide film 42 are removed to obtain an STI device isolation film.
이와 같이, 본 발명에 의하면 트렌치의 형성에 레이저를 사용한다. 따라서, 열적 스트레스가 충분하게 줄어들기 때문에 열적 손상과 누설 전류 등을 충분하게 줄일 수 있는 효과가 있다.As described above, according to the present invention, a laser is used to form the trench. Therefore, since the thermal stress is sufficiently reduced, there is an effect capable of sufficiently reducing thermal damage and leakage current.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.
도 1 내지 도 3은 종래의 반도체 장치의 소자 분리막을 형성하는 방법을 나타내는 단면도들이다.1 to 3 are cross-sectional views illustrating a method of forming an isolation layer of a conventional semiconductor device.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 소자 분리막을 형성하는 방법을 나타내는 단면도들이다.4 to 7 are cross-sectional views illustrating a method of forming an isolation layer in a semiconductor device according to an embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
40 : 기판 42 : 패드 산화막40: substrate 42: pad oxide film
44 : 패드 질화막 45 : 트렌치44: pad nitride film 45: trench
46 : 비정질화된 부위46: amorphous region
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040040310A KR20050115404A (en) | 2004-06-03 | 2004-06-03 | Method of manufacturing an isolation in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040040310A KR20050115404A (en) | 2004-06-03 | 2004-06-03 | Method of manufacturing an isolation in semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050115404A true KR20050115404A (en) | 2005-12-07 |
Family
ID=37289331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040040310A KR20050115404A (en) | 2004-06-03 | 2004-06-03 | Method of manufacturing an isolation in semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050115404A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100663000B1 (en) * | 2005-06-08 | 2006-12-28 | 동부일렉트로닉스 주식회사 | Method for Forming Trench Isolation Layer of Semiconductor Device |
| CN108022831A (en) * | 2016-11-03 | 2018-05-11 | 无锡华润上华科技有限公司 | Groove preparation method and semiconductor device preparation method |
-
2004
- 2004-06-03 KR KR1020040040310A patent/KR20050115404A/en not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100663000B1 (en) * | 2005-06-08 | 2006-12-28 | 동부일렉트로닉스 주식회사 | Method for Forming Trench Isolation Layer of Semiconductor Device |
| CN108022831A (en) * | 2016-11-03 | 2018-05-11 | 无锡华润上华科技有限公司 | Groove preparation method and semiconductor device preparation method |
| CN108022831B (en) * | 2016-11-03 | 2021-06-04 | 无锡华润上华科技有限公司 | Groove preparation method and semiconductor device preparation method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100784581B1 (en) | Method for reducing surface rugosity | |
| US8211779B2 (en) | Method for forming isolation layer in semiconductor device | |
| JP2008124461A (en) | Manufacturing method of semiconductor element having recess gate | |
| US7781302B2 (en) | Methods of fabricating semiconductor devices having isolation regions formed from annealed oxygen ion implanted regions | |
| JP2682529B2 (en) | Method for forming element isolation insulating film of semiconductor element | |
| KR20160132017A (en) | Process for producing bonded soi wafer | |
| CN103972293B (en) | Sidewall structure, the preparation method of sidewall structure, cmos device | |
| KR100718265B1 (en) | Method for manufacturing a semiconductor device | |
| KR20050115404A (en) | Method of manufacturing an isolation in semiconductor device | |
| JP2007027681A (en) | Method for manufacturing semiconductor device | |
| WO2013100955A1 (en) | Annealing a sacrificial layer | |
| CN113838857A (en) | Three-dimensional memory and method for preparing three-dimensional memory | |
| KR100672138B1 (en) | Method of manufacturing a flash memory device | |
| US7632735B2 (en) | Process for manufacturing silicon-on-insulator substrate | |
| US20080102617A1 (en) | Method of Fabricating Flash Memory Device | |
| US7897447B2 (en) | Use of in-situ HCL etch to eliminate by oxidation recrystallization border defects generated during solid phase epitaxy (SPE) in the fabrication of nano-scale CMOS transistors using direct silicon bond substrate (DSB) and hybrid orientation technology (HOT) | |
| KR100404224B1 (en) | Method for improving non-uniformity of material removal for performing chemical mechanical polishing | |
| KR100695422B1 (en) | Method for manufacturing semiconductor device using recess gate etch process | |
| CN105448704B (en) | Lithographic method | |
| KR20020010971A (en) | Method for forming isolation in semiconductor | |
| KR100702131B1 (en) | Method for manufacturing semiconductor device | |
| KR100277872B1 (en) | Gate oxide film formation method of a semiconductor device | |
| KR101170561B1 (en) | Method of forming a floating gate in semiconductor device | |
| KR100600055B1 (en) | Method for isolation to prevent lifting | |
| KR20010108828A (en) | Method for forming isolation layer in semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |