KR20050110271A - 플래쉬 메모리 소자 - Google Patents

Abstract

본 발명은 플래쉬 메모리 소자에 관한 것으로, 셀 지역 및 주변회로 지역의 게이트들을 보호 및 절연하는 층간 절연막으로 보론 포스포러스 실리케이트 글래스를 사용하므로, 밀집지역의 게이트 사이에 보이드 발생을 방지할 수 있고, 화학적 기계적 연마 공정을 생략할 수 있고, 콘택 저항을 균일하게 할 수 있어, 낸드 플래쉬 메모리 소자의 수율 및 신뢰성을 향상시킬 수 있으며, 고집적화를 실현할 수 있다.

Description

플래쉬 메모리 소자{Flash memory device}

본 발명은 플래쉬 메모리 소자에 관한 것으로, 특히 소자의 수율 및 신뢰성을 향상시킬 수 있으며, 고집적화를 실현할 수 있는 플래쉬 메모리 소자에 관한 것이다.

일반적으로, 나노급 플래쉬 메모리 소자, 디램(DRAM) 소자 및 기타 반도체 소자의 제조 공정에서, 층간 절연막은 소자와 소자 또는 도전층과 도전층과의 전기적인 절연 및 평탄화를 목적으로 사용되며, 또한 외부의 환경으로부터 소자를 보호하기 위한 보호막으로도 사용된다. 그런데, 반도체 소자의 고집적화에 따른 소자의 크기 감소로 인하여 배선간의 간격이 미세해지고 골이 깊어지고 있어 층간 절연막(inter layer dielectric; ILD) 형성 공정이 소자의 전기적 특성을 결정짓는 중요한 공정중의 하나가 되고있다.

반도체 소자가 점점 고집적화 되고 미세 패턴화되면서, 낸드 플래쉬 메모리 소자에서는 게이트와 게이트 사이의 절연막 매립이 점점 문제가 되고 있다. 기존 낸드 플래쉬 메모리 소자에서는 고밀도 플라즈마 화학기상증착(HDPCVD)법으로 층간 절연막을 형성하고 있는데, 점점 매립하여야 하는 곳의 공간이 좁아짐에 따라 특히 셀 지역의 게이트와 게이트 사이에서 매립이 어려워 보이드가 발생되는 등 문제가 있다. 또한, 층간 절연막을 형성한 후에 콘택을 형성하는데, 콘택이 웨이퍼 내에 정확한 크기로 균일하게 형성되기 위해서는 콘택이 형성되는 곳의 탑 프로파일(top profile)이 평활해야 한다. 그런데, 일반적인 고밀도 플라즈마 화학기상증착법을 사용하였을 때는 콘택이 형성되는 곳의 탑 프로파일에 경사가 발생하게 되고, 후속에 원하는 크기의 콘택을 정확하고 균일하게 형성하기 힘들다. 이에 현재는 고밀도 플라즈마 화학기상증착법으로 층간 절연막을 형성한 후에 화학적 기계적 연마(CMP) 공정을 추가하므로서 표면을 평활하게 만들고, 이후 콘택을 형성하고 있다.

상기한 바와 같이, 고밀도 플라즈마 절연물질을 사용하여 층간 절연막을 형성할 경우 플래쉬 메모리 소자의 고집적화를 실현하기 어려울 뿐만 아니라 소자의 수율 및 신뢰성에도 문제가 발생된다.

따라서, 본 발명은 소자의 수율 및 신뢰성을 향상시킬 수 있으며, 고집적화를 실현할 수 있는 플래쉬 메모리 소자를 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 측면에 따른 플래쉬 메모리 소자는 셀 지역 및 주변회로 지역의 게이트들을 보호 및 절연하는 층간 절연막으로 보론 포스포러스 실리케이트 글래스 절연물질을 사용한다.

상기 층간 절연막은 상기 보론 포스포러스 실리케이트 글래스 절연물질을 2,000 내지 20,000Å의 두께로 증착하여 형성한다.

상기 보론 포스포러스 실리케이트 글래스 절연물질은 보론 농도를 1 내지 10mol%로 하고, 포스포러스 농도를 1 내지 10mol%로 한다.

상기 층간 절연막은 상기 보론 포스포러스 실리케이트 글래스 절연물질을 증착한 후, 표면 평탄화를 위해 700 내지 1,000℃의 온도 범위에서 10 내지 60분간 열처리 공정을 실시하여 형성한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.

한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면상에서 동일 부호는 동일 요소를 지칭한다.

도 1은 본 발명의 실시예에 따른 낸드 플래쉬 메모리 소자의 단면도이다.

도 1을 참조하면, 반도체 기판(11)의 소정영역에 서로 평행한 복수개의 소자 분리막들(도시 안됨)을 형성하여 활성영역을 한정(define)한다. 소자 분리막들은 로코스(LOCOS; local oxidation of silicon) 공정 또는 트렌치 소자 분리 공정으로 형성하며, 소자의 고집적화를 위해 트렌치 소자 분리 공정으로 형성하는 것이 바람직하다. 낸드 플래쉬 메모리 소자는 셀 지역과 주변회로 지역으로 크게 구분 지을 수 있는데, 셀 지역은 복수개의 스트링(string)으로 구성되며, 각 스트링에는 소오스 선택 트랜지스터(SST), 복수개의 메모리 셀들(MC1, · · · , MCn) 및 드레인 선택 트랜지스터(DST)가 직렬로 연결되어 형성된다. 주변회로 지역은 PMOS 트랜지스터와 NMOS 트랜지스터 등의 주변 트랜지스터(Peri-Transistor; PT)가 형성된다. 소오스 선택 트랜지스터(SST)는 셀 소오스 영역(13S)을 가지며, 복수개의 메모리 셀들(MC1, · · · , MCn)은 셀 불순물 영역(13C)을 가지며, 드레인 선택 트랜지스터(DST)는 셀 드레인 영역(13D)을 가지며, 주변 트랜지스터(PT)는 소오스/드레인 접합부(13P)를 가진다. 트랜지스터들(SST, DST, PT) 및 메모리 셀들(MC1, · · · , MCn) 각각의 게이트 측벽에는 누설 특성을 확보하기 위하여 사이드 월 스페이서(side wall spacer; 14)를 형성한다. 이러한 결과물의 전체 구조상에 식각 정지막(etch stop film; 15)을 형성한 후, 식각 정지막(15)이 형성된 결과물 전체 구조상에 제 1 층간 절연막(16)을 형성한다.

이후, 셀 소오스 폴리 플러그(cell source poly plug) 공정을 통해 셀 소오스 영역들(13S) 및 소자 분리막들이 노출된 공통 소오스 라인 콘택홀을 형성하고, 공통 소오스 라인 콘택홀을 도프트 폴리실리콘으로 채워 공통 소오스 라인(CSL)을 형성한다. 공통 소오스 라인(CSL)을 포함한 제 1 층간 절연막(16) 상에 제 2 층간 절연막(17)을 형성하고, 셀 드레인 폴리 플러그(cell drain poly plug) 공정을 통해 셀 드레인 영역(13D) 각각이 노출된 셀 드레인 콘택홀들을 형성하고, 셀 드레인 콘택홀들을 도프트 폴리실리콘으로 채워 셀 드레인 콘택 플러그들(DCP)을 형성한다. 셀 드레인 콘택 플러그들(DCP)을 포함한 제 2 층간 절연막(17) 상에 트렌치 식각 정지막(18) 및 트렌치 절연막(19)을 순차적으로 형성한 후, 금속 콘택 공정을 통해 공통 소오스 라인(CSL)에 연결되는 금속배선(20S), 드레인 콘택 플러그(DCP)에 연결되는 금속배선(20D), 주변 트랜지스터(PT)의 게이트에 연결되는 금속배선(20G) 및 주변 트랜지스터(PT)의 소오스/드레인 접합부(13P)에 연결되는 금속배선(20P)을 형성하여 낸드 플래쉬 메모리 소자를 제조한다.

상기에서, 제 1 층간 절연막(16)은 보론 포스포러스 실리케이트 글래스(Boron Phosphorous Silicate Glass; BPSG) 절연물질을 2,000 내지 20,000Å의 두께로 증착하여 형성하며, 이때 보론 농도를 1 내지 10mol%로 하고 포스포러스 농도를 1 내지 10mol%로 하며, 표면 평탄화를 위해 증착후 700 내지 1,000℃의 온도 범위에서 10 내지 60분간 열처리 공정을 실시한다.

제 1 층간 절연막(16)은 하부 구조인 게이트와 게이트 사이를 양호하게 매립해야 하고, 후속 공정을 용이하게 하기 위하여 표면 평탄화가 양호해야 하기 때문에 중요한 구성 요소이다. 제 1 층간 절연막(16)은 형성 재료로 기존에는 고밀도 플라즈마 화학기상증착법에 의한 HDPCVD 절연물질을 사용하는 반면, 본 발명에서는 BPSG 절연물질을 사용하여 형성하는데, 이하에서 그 이유를 설명하기로 한다.

첫째, 도 1에 도시된 바와 같이, 게이트 패턴들을 형성한 뒤, 소오스 콘택과 드레인 콘택이 형성되는 곳을 절연막으로 완전히 매립시켜야 한다. 만약에 매립 불량이 발생할 때는, 콘택 내부에 전도물질을 증착할 때 콘택과 콘택 사이의 매립 불량지역으로 전도물질이 증착되어, 콘택이 서로 연결되게 되어 소자 고장(device fail)을 유발하게 된다. 따라서 층간 절연막의 형성 물질은 콘택이 형성되는 지역에 대하여 완전히 매립을 할 수 있어야 하는데, 현재 미세패턴화 되면서 매립이 점점 어려워지고 있는 실정이다. BPSG 절연물질은 HDPCVD 절연물질보다 매립 특성이 우수하다.

둘째, 미세패턴화가 진행됨에 따라 PMOS 트랜지스터의 누설(Leakage) 특성 측면에서 불리하게 된다. 따라서 어느 정도 원하는 누설 특성을 확보하기 위해서는 게이트 측벽에 사이드 월 스페이서의 두께를 증가시켜야 한다. 그 예를 하기 [표1]에 나타내었다.

Spacer Dep.Thickness	Side WallSpacer	PMOS Vt(Simulation)	PMOS Leakage(Simulation)	CSL Rs(Estimation)
840Å	600Å	-0.45	-2.67nA	21.3[ohm/cell]
1200Å	840Å	-0.80	-3.28pA	22.5[ohm/cell]

상기 [표1]은 낸드 플래쉬 메모리 소자에서 스페이서 두께에 따른 누설 특성을 나타낸 것으로, 스페이서 두께가 840Å일 때에 비하여 1200Å일 때는, 누설이 1000배 줄어든다. 점점 소자의 미세패턴화가 진행됨에 따라 PMOS 지역의 누설 특성이 나빠지게 된다. 따라서, 이를 보상하기 위하여는 스페이서의 두께를 증가시켜야 한다. 그런데, 스페이서의 두께를 증가시킬수록 콘택 형성지역의 공간(space)이 좁아지기 때문에, 층간 절연막의 매립은 더욱 힘들어지게 된다. 따라서 기존의 HDPCVD 절연물질로 매립하는데 한계가 있다.

셋째, 도 2a 및 도 2b는 낸드 플래쉬 메모리 소자에서 층간 절연막으로 HDPCVD 절연물질을 사용할 때와 BPSG 절연물질을 사용할 때의 매립 특성을 비교한 SEM 사진으로, HDPCVD 절연물질을 사용하였을 때는 게이트 사이의 공간(space)이 보다 넓음에도 불구하고 보이드(void)와 같은 매립 불량이 발생하였으나, BPSG 절연물질은 게이트 사이의 공간이 더 좁음에도 불구하고, 보이드 없이 매립이 잘 이뤄지고 있음을 알 수 있다.

넷째, 도 3a 및 도 3b는 낸드 플래쉬 메모리 소자에서 층간 절연막으로 HDPCVD 절연물질을 사용할 때와 BPSG 절연물질을 사용할 때의 표면 프로파일 특성을 비교한 SEM 사진으로, HDPCVD 절연물질의 경우에는 하부 구조인 게이트의 형상에 따라서 표면이 평활하지 못하여 후속에 원하는 리소그라피(lithograph) 작업을 하기 힘들기 때문에 반드시 CMP 공정을 사용하여야 하지만, BPSG 절연물질을 적용한 경우에는 표면이 평활하게 형성됨을 확인할 수 있어 CMP 공정을 사용할 필요가 없다.

다섯째, BPSG 절연물질은 막내부에 보론(B)과 포스포러스(P) 성분을 함유하고 있다. 이로 인하여 습식 화학제(Wet Chemical)에 의한 손실 속도가 HDPCVD 절연물질에 비하여 상대적으로 빠르다. 따라서, 플래쉬 메모리 소자에 적용하기 위하여는, BPSG 절연물질을 증착한 뒤 가장 공간이 좁은 콘택을 형성한 뒤, 습식 화학제(Wet chemical)에서 공간이 유지되는지 아니면 연결이 되는지 여부를 확인하여야 한다. 도 4a 및 도 4b는 낸드 플래쉬 메모리 소자에서 층간 절연막으로 HDPCVD 절연물질을 사용할 때와 BPSG 절연물질을 사용할 때의 콘택 프로파일 특성을 비교한 SEM 사진으로, 90nm Tech. 플래쉬 메모리 소자에서 가장 공간이 좁게 형성되는 드레인 콘택 지역의 관찰한 결과이다. HDPCVD 절연물질에 비하여 BPSG 절연물질을 적용하였을 때, 상대적으로 공간이 좁음을 알 수 있다. 하지만, BPSG 절연물질을 적용하였을 때도, 콘택과 콘택 사이의 공간은 충분히 확보됨을 알 수 있다. 이러한 결과를 바탕으로 70nm 이하의 미세 소자에서도 BPSG 절연물질을 충분히 적용할 수 있음을 확인할 수 있었다.

여섯째, 도 5a 내지 도 5c는 낸드 플래쉬 메모리 소자에서 층간 절연막으로 HDPCVD 절연물질을 사용할 때와 BPSG 절연물질을 사용할 때의 콘택 저항 특성을 비교한 SEM 사진으로, 층간 절연막의 형성 물질로 HDPCVD와 BPSG를 적용하였을 때, 최종적으로 나타나는 콘택 저항 특성을 나타낸 것이다. 도 5a는 저전압 NMOS 트랜지스터에서의 콘택 저항 특성을 나타낸 것이고, 도 5b는 셀과 소오스 사이의 콘택 저항 특성을 나타낸 것이고, 도 5c는 게이트에서의 콘택 저항 특성을 나타낸 것이다. BPSG 절연물질을 적용하였을 때와 HDPCVD 절연물질을 적용하였을 때 저항 측면에서는 큰 차이가 없고, 균일성(uniformity) 측면에서는 BPSG 절연물질을 사용하였을 때가 더 유리함을 알 수 있다. 이는 BPSG 절연물질을 증착하였을 때가 HDPCVD 절연물질에 비하여 두께 측면에서 보다 더 균일하게 증착되고, 이로 인하여 후속 콘택 식각(contact etch) 형성 공정에서 반도체 기판의 손실이 균일하게 이뤄지기 때문이다.

상기한 바와 같이, 본 발명은 플래쉬 메모리 소자에서 층간 절연막의 형성 물질로 BPSG 절연물질을 사용함으로써 HDPCVD 절연물질에 비하여 훨씬 좁은 지역까지 매립할 수 있게 되어서, 이후 소자의 미세패턴화가 진행되어도 충분히 매립시킬 수 있는 장점이 있다. 그리고 BPSG 절연물질을 증착하였을 때는 표면 평탄화가 가능하기 때문에, 후속 CMP 공정을 사용하지 않아도 되는 장점이 있다. 또한, 실제로 플래쉬 메모리 소자에 BPSG 절연물질을 적용하여 테스트한 결과, HDPCVD 절연물질을 적용하였을 때와 많은 부분에서 비슷한 특성을 보였으며, 콘택 저항 균일성(uniformity)이 조금 향상되는 등 일부 측면에서는 더 개선되는 결과를 나타냄을 확인할 수 있었고, 특별히 문제가 되는 부분은 전혀 존재하지 않음을 확인할 수 있었다.

본 발명은 적합한 실시예를 참조하여 설명된 본원의 특정 분야에 대해 제한되지 않으며, 오히려 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.

상술한 바와 같이, 본 발명은 플래쉬 메모리 소자에서 게이트를 형성한 뒤 증착하는 층간 절연막의 형성 물질을 기존의 HDPCVD 절연물질에서 BPSG 절연물질로 사용하므로서, 기존 HDPCVD 절연물질을 증착할 때보다 매립 특성이 우수하여 소자가 점점 더 미세패턴으로 형성되더라도 쉽게 매립시킬 수 있고, HDPCVD 절연물질은 증착 후에 표면 평탄화를 위하여 CMP 공정이 필수적이지만, BPSG 절연물질은 충분히 표면이 평활하기 때문에 CMP 공정을 사용하지 않아도 되며, HDPCVD 절연물질에 비하여 BPSG는 두께 측면에서 보다 균일하게 증착할 수 있기 때문에, 최종 콘택 저항 측면에서 균일성이 향상된다. 따라서 본 발명은 소자의 수율 및 신뢰성을 향상시킬 수 있으며, 소자의 고집적화를 실현할 수 있다.

도 1은 본 발명의 실시예에 따른 낸드 플래쉬 메모리 소자의 단면도;

도 2a 및 도 2b는 낸드 플래쉬 메모리 소자에서 층간 절연막으로 HDPCVD 절연물질을 사용할 때와 BPSG 절연물질을 사용할 때의 매립 특성을 비교한 SEM 사진;

도 3a 및 도 3b는 낸드 플래쉬 메모리 소자에서 층간 절연막으로 HDPCVD 절연물질을 사용할 때와 BPSG 절연물질을 사용할 때의 표면 프로파일 특성을 비교한 SEM 사진;

도 4a 및 도 4b는 낸드 플래쉬 메모리 소자에서 층간 절연막으로 HDPCVD 절연물질을 사용할 때와 BPSG 절연물질을 사용할 때의 콘택 프로파일 특성을 비교한 SEM 사진; 및

도 5a 내지 도 5c는 낸드 플래쉬 메모리 소자에서 층간 절연막으로 HDPCVD 절연물질을 사용할 때와 BPSG 절연물질을 사용할 때의 콘택 저항 특성을 비교한 SEM 사진이다.

<도면의 주요 부분에 대한 부호의 설명>

11: 반도체 기판 13S: 셀 소오스 영역

13C: 셀 불순물 영역 13D: 셀 드레인 영역

13P: 소오스/드레인 접합부 14: 사이드 월 스페이서

15: 식각 정지막 16: 제 1 층간 절연막

17: 제 2 층간 절연막 18: 트렌치 식각 정지막

19: 트렌치 절연막 20S: 셀 소오스용 금속배선

20D: 셀 드레인용 금속배선

20P; 주변 트랜지스터의 게이트용 금속배선

20G: 주변 트랜지스터의 소오스/드레인 접합부용 금속배선

SST: 소오스 선택 트랜지스터 MC1, · · · , MCn: 메모리 셀

DST: 드레인 선택 트랜지스터 PT: 주변 트랜지스터

CSL: 공통 소오스 라인 DCP: 드레인 콘택 플러그

Claims (4)

1. 셀 지역 및 주변회로 지역의 게이트들을 보호 및 절연하는 층간 절연막으로 보론 포스포러스 실리케이트 글래스 절연물질을 사용하는 플래쉬 메모리 소자.
2. 제 1 항에 있어서,

   상기 층간 절연막은 상기 보론 포스포러스 실리케이트 글래스 절연물질을 2,000 내지 20,000Å의 두께로 증착하여 형성하는 플래쉬 메모리 소자.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 보론 포스포러스 실리케이트 글래스 절연물질은 보론 농도를 1 내지 10mol%로 하고, 포스포러스 농도를 1 내지 10mol%로 하는 플래쉬 메모리 소자.
4. 제 1 항에 있어서,

   상기 층간 절연막은 상기 보론 포스포러스 실리케이트 글래스 절연물질을 증착한 후, 표면 평탄화를 위해 700 내지 1,000℃의 온도 범위에서 10 내지 60분간 열처리 공정을 실시하여 형성하는 플래쉬 메모리 소자.