KR20050099308A - Internal voltage down converter and semiconductor using it - Google Patents
Internal voltage down converter and semiconductor using it Download PDFInfo
- Publication number
- KR20050099308A KR20050099308A KR1020040024571A KR20040024571A KR20050099308A KR 20050099308 A KR20050099308 A KR 20050099308A KR 1020040024571 A KR1020040024571 A KR 1020040024571A KR 20040024571 A KR20040024571 A KR 20040024571A KR 20050099308 A KR20050099308 A KR 20050099308A
- Authority
- KR
- South Korea
- Prior art keywords
- internal voltage
- voltage
- comparator
- level
- internal
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2227—Standby or low power modes
Abstract
본 발명은 내부 전압 발생회로 및 이를 이용하는 반도체 메모리 장치를 공개한다. 이 내부 전압 발생회로는 기준 전압과 피드백되는 내부 전압을 비교하여 타겟 레벨 신호를 발생하는 비교하는 비교기와, 상기 비교기의 타겟 레벨 신호에 응답하여 외부 전압으로부터 내부 전압을 발생하는 드라이버와, 동작 모드에 따라 상기 기준 전압 또는 상기 드라이버의 내부 전압의 레벨을 조정하여 상기 비교기로 인가하는 전압 레벨 제어부를 구비하는 것을 특징으로 한다. 따라서 항상 안정화된 내부 전압을 발생할 수 있도록 하여 신뢰성을 증대하여 준다. The present invention discloses an internal voltage generator circuit and a semiconductor memory device using the same. The internal voltage generation circuit includes a comparator for comparing a reference voltage and an internal voltage fed back to generate a target level signal, a driver for generating an internal voltage from an external voltage in response to the target level signal of the comparator, and an operation mode. The voltage level controller may be configured to adjust the level of the reference voltage or the internal voltage of the driver and apply the voltage to the comparator. Therefore, it is possible to generate a stabilized internal voltage at all times, thereby increasing the reliability.
Description
본 발명은 내부 전압 발생회로에 관한 것으로, 특히 동작 모드에 상관없이 항상 안정한 내부 전압을 제공하도록 하는 내부 전압 발생회로 및 이를 이용하는 반도체 메모리 장치에 관한 것이다.The present invention relates to an internal voltage generator circuit, and more particularly, to an internal voltage generator circuit and a semiconductor memory device using the same to provide a stable internal voltage regardless of an operation mode.
반도체 메모리 장치에 외부에서 인가되는 전압과 무관하게 내부 전압을 두어, 외부 전압(Vext) 변화에 둔감하게 하며 소모전류를 줄이고자 하는 노력은 오래 전부터 있어 왔다. 이를 위하여 반도체 메모리 장치에 부가되는 회로가 내부 전압 발생회로(Internal Voltage down Converter; IVC)이다. Efforts have been made for a long time to place internal voltages in the semiconductor memory device irrespective of externally applied voltages, thereby making them insensitive to changes in external voltage Vext and reducing current consumption. For this purpose, a circuit added to the semiconductor memory device is an internal voltage down converter (IVC).
도 1은 종래의 내부 전압 발생회로를 도시한 도면이다. 1 is a diagram illustrating a conventional internal voltage generation circuit.
계속해서 도면을 참조하면, 내부 전압 발생회로는 외부에서 인가되는 전압, 즉 외부 전압(Vext)으로부터 내부 전압(Vint)을 발생하여 내부 회로(미도시)에 공급하는 드라이버(2)와, 내부 전압(Vint)을 피드백받아 기준 전압(Vref)과 비교하여 드라이버(2)를 제어하는 비교부(1)로 구성된다. Subsequently, referring to the drawing, the internal voltage generation circuit includes a driver 2 which generates an internal voltage Vint from an external voltage, that is, an external voltage Vext, and supplies the internal voltage Vint to an internal circuit (not shown), and the internal voltage. The comparator 1 receives feedback of Vint and compares the reference voltage Vref to control the driver 2.
이에 내부 전압 발생회로는 외부 전압(Vext)을 인가받아 항상 안정한 타겟 레벨을 가지는 내부 전압(Vint)을 발생하여 내부회로에 제공하여 준다. Accordingly, the internal voltage generating circuit generates an internal voltage Vint having a stable target level at all times by applying an external voltage Vext and provides the internal voltage to the internal circuit.
그러나 반도체 메모리 장치의 내부 회로가 고집적화 되고 소모 전류가 증가되면서, 내부 전압(Vint)을 발생하는 내부 전압 발생회로의 용량이 증가되게 되었다. 또한 항상 안정한 전압 레벨을 가지는 내부 전압(Vint)을 발생하기 위해서는 비교부(1)가 피드백되는 내부 전압(Vint)에 대해서 더욱 빠르게 반응하는 것이 요구되었다. 이에 내부 전압 발생회로의 크기는 증가하면서 그 소모 전류 또한 증가하게 되었다. However, as the internal circuit of the semiconductor memory device is highly integrated and the current consumption is increased, the capacity of the internal voltage generator that generates the internal voltage Vint is increased. In addition, in order to generate an internal voltage Vint having a stable voltage level at all times, it is required that the comparator 1 react faster to the internal voltage Vint fed back. As the size of the internal voltage generator increases, the current consumption also increases.
한편, 일반적인 반도체 메모리 장치는 여러 가지 동작 모드를 가지게 되는 데 예를 들면, 데이터를 리드(read) 하기 위한 동작 모드와 데이터를 라이트(write)하기 위한 동작 모드와 데이터의 리드 또는 라이트 동작이 완료되어 다시 리드 또는 라이트를 수행할 준비를 하는 동작 모드등을 가진다.Meanwhile, a general semiconductor memory device has various operation modes. For example, an operation mode for reading data, an operation mode for writing data, and a read or write operation of data are completed. It has an operation mode that prepares to perform a read or write again.
이러한 각각의 동작 모드에서 구동되는 내부 회로의 소자 개수는 달리되고, 이에 따라 소모되는 내부회로의 전류도 달리되게 된다. The number of elements of the internal circuit driven in each of these operating modes is different, and accordingly the current of the internal circuit consumed is also different.
즉, 데이터를 리드하기 위한 동작 모드와 데이터를 라이트하기 위한 동작 모드에서는 상대적으로 큰 전류가 소모되고, 데이터의 리드 또는 라이트 동작이 완료되어 다시 리드 또는 라이트를 수행할 준비를 하는 동작 모드에서는 상대적으로 작은 전류가 소모된다. That is, a relatively large current is consumed in an operation mode for reading data and an operation mode for writing data, and relatively in an operation mode in which a read or write operation of data is completed and ready to perform read or write again. Small current is consumed.
이하에서는 상대적으로 큰 전류가 소모되는 동작 모드들과 상대적으로 적은 전류가 소모되는 동작 모드들을 각각 액티브 모드와 스탠바이 모드로 분류하기로 한다. Hereinafter, operation modes in which a relatively large current is consumed and operation modes in which a relatively small current are consumed will be classified into an active mode and a standby mode, respectively.
이에 종래의 기술에서는 각 동작 모드에 따라 소모 전류량이 달리되는 점을 착안하여 각 동작 모드를 대표하는 신호를 이용하여 내부 전압 발생회로의 비교부(1)를 더 민감하게 하여 내부 전압 레벨을 안정하게 유지하도록 하는 제어 방법을 사용하였다. Therefore, in the related art, it is noted that the amount of current consumption varies depending on each operation mode, thereby making the comparison unit 1 of the internal voltage generation circuit more sensitive by using a signal representative of each operation mode to stabilize the internal voltage level. A control method was used to maintain.
즉, 액티브 모드에서는 내부 전압 발생회로는 비교부(1)의 인가되는 전류량을 증가시켜 외부 전압(Vext)의 변화에 민감하도록 하고, 스탠바이 모드에서는 내부 전압 발생회로의 비교부(1)에 인가되는 전류량을 감소시켜 외부 전압(Vext)의 변화에 둔감하도록 하여 내부 전압(Vint)이 항상 안정한 타겟 레벨을 가질 수 있도록 하였다.That is, in the active mode, the internal voltage generator circuit increases the amount of current applied by the comparator 1 to be sensitive to the change in the external voltage Vext. In the standby mode, the internal voltage generator circuit is applied to the comparator 1 of the internal voltage generator circuit. By reducing the amount of current so as to be insensitive to changes in the external voltage Vext, the internal voltage Vint can always have a stable target level.
그러나 액티브 모드와 같이 전류 소모가 매우 큰 조건이 되면, 증가된 비교부(1)의 전류량에 의해 내부 전압 발생회로의 외부 전압 인가선과 내부 전압 인가선과 드라이버(2)에서 전압 강하가 발생하게 된다. However, when the current consumption is very large, such as the active mode, the voltage drop occurs in the external voltage applying line, the internal voltage applying line, and the driver 2 of the internal voltage generating circuit by the increased amount of current in the comparator 1.
이에 내부 전압 레벨은 타겟 레벨에서 소정의 레벨만큼 전압 강하되고, 전압 강하된 내부 전압(Vint)을 입력받은 내부 회로는 오동작되게 된다. As a result, the internal voltage level drops by a predetermined level from the target level, and the internal circuit that receives the voltage-dropped internal voltage Vint malfunctions.
이러한 현상은 반도체 메모리 장치 전반에서 발생하기 보다는 도 2에 도시된 바와 같이 액티브 모드가 되면 동작되는 소자수가 상대적으로 많이 모여 있는 디코더 영역에서 빈번하게 발생되어진다. This phenomenon occurs more frequently in the decoder region in which the number of devices operated when the active mode is shown in FIG.
도 2를 계속하여 참조하면, 반도체 메모리 장치는 크게 뱅크영역(뱅 0 ~ 뱅크 3), 디코더 영역(3), 및 페리(peri) 영역(4)을 구비하게 되는데 디코더 영역(3)에는 상대적으로 많은 개수의 소자가 위치되며, 페리 영역(4)에는 상대적으로 작은 개수의 소자가 위치된다.With continued reference to FIG. 2, the semiconductor memory device has a bank area (Bank 0 to Bank 3), a decoder area 3, and a peri area 4, which are relatively large in the decoder area 3. A large number of elements are located, and a relatively small number of elements are located in the ferry region 4.
스탠바이 모드의 경우, 디코더 영역(3) 및 페리 영역(4)은 모두 구동되는 소자 수가 작으므로 전류 소모가 거의 없어, 디코더 영역(3) 및 페리 영역(4)의 내부 전압 발생회로는 모두 정상적인 내부 전압(Vint)을 발생하여 준다. In the standby mode, since the decoder region 3 and the ferry region 4 both have a small number of devices driven, there is almost no current consumption, and the internal voltage generator circuits of the decoder region 3 and the ferry region 4 are both normally internal. Generate voltage Vint.
그리고 액티브 모드의 경우, 구동되는 소자수가 상대적으로 적은 페리 영역(4)의 내부 전압 발생회로는 도 3a에 도시된 바와 같이 타겟 레벨을 대응되는 정상적인 내부 전압(Vint)을 발생한다. In the active mode, the internal voltage generation circuit of the ferry region 4 having a relatively small number of devices generates a normal internal voltage Vint corresponding to a target level as shown in FIG. 3A.
그러나 구동되는 소자수가 상대적으로 많은 디코더 영역(3)에서는 전류의 소모가 증가되고, 이에 디코더 영역(3)의 내부 전압 발생회로는 증가된 전류 소모량에 따라 도 3b에 도시된 바와 같이 타겟 레벨에서 소정의 레벨(△V)만큼 강하된 내부 전압(Vint)을 발생하게 된다. However, the current consumption increases in the decoder region 3 in which the number of elements driven is relatively high, so that the internal voltage generation circuit of the decoder region 3 is predetermined at the target level according to the increased current consumption. The internal voltage Vint dropped by the level DELTA V is generated.
본 발명의 목적은 내부 전압 발생회로의 내부 전압의 타겟 레벨을 반도체 회로의 동작 모드에 따라 변경하여 출력되는 내부 전압의 레벨을 항상 일정하도록 하는 내부 전압 발생회로 및 이를 이용하는 반도체 메모리 장치를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide an internal voltage generator circuit and a semiconductor memory device using the same to change the target level of the internal voltage of the internal voltage generator circuit according to the operation mode of the semiconductor circuit so that the level of the internal voltage output is always constant. .
상기의 목적을 달성하기 위한 본 발명의 내부 전압 발생회로는 기준 전압과 피드백되는 내부 전압을 비교하여 타겟 레벨 신호를 발생하는 비교하는 비교기와, 상기 비교기의 타겟 레벨 신호에 응답하여 외부 전압으로부터 내부 전압을 발생하는 드라이버와, 동작 모드에 따라 상기 기준 전압 또는 상기 드라이버의 내부 전압의 레벨을 조정하여 상기 비교기로 인가하는 전압 레벨 제어부를 구비하는 것을 특징으로 한다. An internal voltage generation circuit of the present invention for achieving the above object is a comparator for generating a target level signal by comparing a reference voltage and an internal voltage fed back, and from the external voltage in response to the target level signal of the comparator And a voltage level controller for adjusting the level of the reference voltage or the internal voltage of the driver according to an operation mode and applying the same to the comparator.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 동작 모드에 따라 소모 전류의 차이가 큰 제 1 영역과, 동작 모드에 따라 소모 전류의 차이가 적은 제 2 영역 각각이 내부 전압 발생 회로를 구비하고, 상기 제 1 영역의 내부 전압 발생 회로는 기준 전압과 피드백되는 내부 전압을 비교하여 타겟 레벨 신호를 발생하는 비교하는 비교기와, 상기 비교기의 타겟 레벨 신호에 응답하여 타겟 레벨이 변화되는 내부 전압을 발생하는 드라이버와, 동작 모드에 따라 상기 드라이버의 내부 전압의 레벨을 조정하여 상기 비교기로 피드백하는 전압 레벨 제어부를 구비하는 것을 특징으로 한다. In the semiconductor memory device of the present invention for achieving the above object, each of the first region having a large difference in current consumption according to the operation mode and the second region having a small difference in current consumption according to the operation mode are provided with an internal voltage generation circuit. The internal voltage generation circuit of the first region may include a comparator for comparing a reference voltage and an internal voltage fed back to generate a target level signal, and an internal voltage at which the target level changes in response to the target level signal of the comparator. And a voltage level controller which adjusts the level of the internal voltage of the driver and feeds it back to the comparator according to the generated driver.
이하, 첨부한 도면을 참고로 하면 본 발명의 내부 전압 발생회로 및 이를 이용하는 반도체 메모리 장치를 설명하면 다음과 같다.Hereinafter, an internal voltage generator circuit and a semiconductor memory device using the same will be described with reference to the accompanying drawings.
도 4는 본 발명의 일실시예에 따른 내부 전압 발생회로를 나타낸 도면이다. 4 is a diagram illustrating an internal voltage generation circuit according to an embodiment of the present invention.
도시된 바와 같이, 내부 전압 발생회로는 기준 전압(Vref)과 피드백되는 내부 전압(Vint)을 비교하여 타겟 레벨 신호를 발생하여 드라이버(20)에 제공하는 비교부(10)와, 비교부(10)의 타겟 레벨 신호에 응답하여 외부 전압(Vext)을 내부 전압(Vint)으로 공급하고, 이때의 내부 전압(Vint)을 전압 레벨 제어부(30)로 인가하는 드라이버(20)와, 드라이버(20)로부터 출력되는 내부 전압을 동작 모드에 따라 레벨 조정한 후 비교부(10)에 피드백시키는 전압 레벨 제어부(30)로 구성된다. As shown in the drawing, the internal voltage generation circuit compares the reference voltage Vref with the feedback internal voltage Vint to generate a target level signal to provide the driver 20 to the driver 20, and the comparison unit 10. The driver 20 and the driver 20 for supplying the external voltage Vext to the internal voltage Vint and applying the internal voltage Vint to the voltage level control unit 30 in response to the target level signal of. And a voltage level controller 30 which adjusts the internal voltage output from the controller according to the operation mode and feeds back the comparator 10.
더욱 구체적으로 비교부(10)는 차동 증폭기가 적용되고, 드라이버(20)는 소스에 외부 전압(Vext)이 연결되고 게이트에 타겟 레벨 신호가 인가되고 드레인에 내부 전압(Vint)을 출력하는 노드A 즉, 최종 출력단이 연결되는 제 1 PMOS(P1)로 구성된다. More specifically, the comparator 10 has a differential amplifier applied thereto, and the driver 20 has an external voltage Vext connected to a source, a target level signal applied to a gate, and an internal voltage Vint outputted to a drain. That is, it is composed of a first PMOS (P1) to which the final output terminal is connected.
전압 레벨 제어부(30)는 소스에 노드A가 연결되고 드레인에 노드B가 연결되고 게이트에 모드제어신호(mode_ctrl)가 인가되는 제 2 PMOS(P2)와, 노드A와 노드B사이에 위치하며 제 2 PMOS(P2)와 병렬 구조를 가지는 제 1 저항(R1)과, 노드B에 연결되는 제 2 저항(R2)과, 드레인에 제 2 저항이 연결되며, 소스에는 접지 전압이 연결되며, 게이트에는 모드제어신호(mode_ctrl)가 인가되는 제 1 NMOS(N1)로 구성된다. The voltage level controller 30 is positioned between the node A and the node B, the second PMOS P2 having the node A connected to the source, the node B connected to the drain, and the mode control signal mode_ctrl applied to the gate. A first resistor R1 having a parallel structure with 2 PMOS P2, a second resistor R2 connected to the node B, a second resistor connected to the drain, a ground voltage connected to the source, and a gate The first NMOS N1 is supplied with a mode control signal mode_ctrl.
여기서, 모드제어신호(mode_ctrl)는 스탠바이 모드와 액티브 모드를 선택하기 위한 신호로, 스탠바이 모드를 선택하기 위한 모드제어신호(mode_ctrl)는 하이레벨을 가지고 액티브 모드를 선택하기 위한 모드제어신호(mode_ctrl)는 로우레벨을 가진다. Here, the mode control signal mode_ctrl is a signal for selecting a standby mode and an active mode, and the mode control signal mode_ctrl for selecting a standby mode has a high level and a mode control signal (mode_ctrl) for selecting an active mode. Has a low level.
상기에서는 설명되지 않았으나, 본 발명의 내부 전압 발생회로는 모드 선택부를 더 구비하고, 각 동작 모드를 대표하는 신호를 이용하여 모드제어신호(mode_ctrl)를 생성하여 줄 수 있다. Although not described above, the internal voltage generation circuit of the present invention may further include a mode selector and generate a mode control signal (mode_ctrl) using a signal representative of each operation mode.
또한 모드제어신호(mode_ctrl)로 비교부(10)의 전류량을 제어하기 위한 바이어스 전압(Vbias)을 적용하여 줄 수 있다. In addition, the bias voltage Vbias for controlling the amount of current of the comparator 10 may be applied to the mode control signal mode_ctrl.
이하에서는 도 4의 내부 전압 발생회로의 동작을 설명한다.Hereinafter, the operation of the internal voltage generation circuit of FIG. 4 will be described.
먼저 스탠바이 모드시의 내부 전압 발생회로의 동작을 살펴보도록 한다. First, the operation of the internal voltage generator circuit in the standby mode will be described.
전압 레벨 제어부(30)는 로우 레벨의 모드제어신호(mode_ctrl)를 입력받고, 전압 레벨 제어부(30)의 제 2 PMOS(P2)는 턴 온되고 제 1 NMOS(N1)가 턴 오프된다.The voltage level controller 30 receives a low level mode control signal mode_ctrl, and the second PMOS P2 of the voltage level controller 30 is turned on and the first NMOS N1 is turned off.
이때 드라이버(20)의 제 1 PMOS(P1)은 비교부(10)의 타겟 레벨 신호에 따라 외부 전압(Vext)을 내부 전압(Vint)으로 발생하여 노드A로 출력한다. At this time, the first PMOS P1 of the driver 20 generates an external voltage Vext as the internal voltage Vint according to the target level signal of the comparator 10, and outputs it to the node A.
노드A에 인가된 내부 전압(Vint)은 내부 회로로 제공됨과 동시에 전압 레벨 제어부(30)의 턴온된 제 1 PMOS(P1)을 거쳐 노드B로 인가되고, 비교부(10)는 노드B에 인가된 내부 전압(Vint)을 입력받는다. The internal voltage Vint applied to the node A is supplied to the internal circuit and applied to the node B via the turned-on first PMOS P1 of the voltage level controller 30 and the comparator 10 is applied to the node B. Received internal voltage (Vint).
이에 비교부(10)는 피드백된 내부 전압(Vint)과 기준 전압(Vref)에 따라 정상적인 타겟 레벨을 발생하는 타겟 레벨 신호를 발생하고, 드라이버(20)는 타겟 레벨 신호에 응답하여 정상적인 타겟 레벨에 대응되는 내부 전압(Vint)을 발생하여 노드A로 출력한다. Accordingly, the comparator 10 generates a target level signal that generates a normal target level according to the fed back internal voltage Vint and the reference voltage Vref, and the driver 20 generates a target level signal in response to the target level signal. A corresponding internal voltage Vint is generated and output to node A.
스탠바이 모드시의 내부 회로의 소모 전류는 거의 발생하지 않게 되고, 이에 따라 내부 전압 발생회로의 외부 전압 인가선과 내부 전압 인가선과 드라이버(20)에서는 전압 강하가 발생하지 않는다. Since the current consumption of the internal circuit in the standby mode is hardly generated, the voltage drop does not occur in the external voltage applying line, the internal voltage applying line, and the driver 20 of the internal voltage generating circuit.
따라서 스탠바이 모드시 드라이버(20)는 정상적인 타겟 레벨에 대응되는 전압 레벨을 가지는 내부 전압(Vint)을 발생하여 노드A로 출력한다. Accordingly, in the standby mode, the driver 20 generates an internal voltage Vint having a voltage level corresponding to the normal target level and outputs the internal voltage Vint to the node A.
다음 액티브 모드시 내부 전압 발생회로의 동작을 살펴보도록 한다.Next, the operation of the internal voltage generator circuit in the active mode will be described.
액티브 모드시에는 전압 레벨 제어부(30)에 하이 레벨을 가지는 모드제어신호(mode_ctrl)가 인가된다. In the active mode, the mode control signal mode_ctrl having a high level is applied to the voltage level controller 30.
전압 레벨 제어부(30)의 제 1 PMOS(P1)는 턴 오프되고, 제 1 NMOS(N1)는 턴 온된다. 이에 노드B에는 "내부 전압(Vint) × R2/(R1 + R2)"이 인가되게 된다. The first PMOS P1 of the voltage level controller 30 is turned off and the first NMOS N1 is turned on. Accordingly, "internal voltage Vint x R2 / (R1 + R2)" is applied to NodeB.
비교부(10)는 "내부 전압(Vint) × R2/(R1 + R2)"의 전압 레벨을 가지며 피드백된 내부 전압(Vint)과 기준 전압(Vref)을 인가받아 소정의 레벨(△V) 만큼 상승된 타겟 레벨을 발생하는 타겟 레벨 신호를 발생하고, 드라이버(20)는 타겟 레벨 신호에 응답하여 내부 전압(Vint)을 발생한다. The comparator 10 has a voltage level of "internal voltage Vint × R2 / (R1 + R2)" and is supplied with the feedback internal voltage Vint and the reference voltage Vref by a predetermined level ΔV. A target level signal is generated that generates an elevated target level, and the driver 20 generates an internal voltage Vint in response to the target level signal.
액티브 모드의 경우, 내부 회로의 소모 전류는 증가하게 되고, 이에 따라 내부 전압 발생회로의 외부 전압 인가선과 내부 전압 인가선과 드라이버(20)에서는 소정의 레벨(△V) 만큼 전압 강하가 발생하게 된다. In the active mode, the current consumption of the internal circuit increases, so that a voltage drop occurs by a predetermined level DELTA V in the external voltage applying line, the internal voltage applying line and the driver 20 of the internal voltage generating circuit.
이에 드라이버(20)는 상승된 타겟 레벨(△V)과 전압 강하된 레벨(△V)이 상쇄되어 정상적인 타겟 레벨에 대응되는 전압 레벨을 가지는 내부 전압(Vint)을 발생하여 노드A로 출력하여 준다.Accordingly, the driver 20 generates an internal voltage Vint having a voltage level corresponding to a normal target level by canceling the raised target level ΔV and the voltage dropped level ΔV, and outputs the internal voltage Vint to node A. .
이상에서와 살펴본 바와 같이 도 4의 내부 전압 발생회로는 동작 모드에 따라 피드백되는 내부 전압(Vint)의 전압 레벨을 조정하여 항상 정상적인 내부 전압(Vint)을 발생하여 내부회로에 제공하여 줄 수 있도록 한다. As described above, the internal voltage generation circuit of FIG. 4 adjusts the voltage level of the internal voltage Vint fed back according to the operation mode so that a normal internal voltage Vint is always generated and provided to the internal circuit. .
또한 본 발명에서 설명한 방법이외에도 동작 모드에 따라 기준 전압(Vref)의 전압 레벨을 조정하여 항상 정상적인 내부 전압(Vint)을 발생하여 내부회로에 제공하여 줄 수 있도록 한다. In addition to the method described in the present invention, by adjusting the voltage level of the reference voltage (Vref) according to the operation mode to always generate a normal internal voltage (Vint) to provide to the internal circuit.
도 5는 본 발명의 반도체 메모리 장치의 디코더 영역에 적용된 내부 전압 발생회로의 액티브 모드시 내부 전압 특성도를 도시한 도면이다. 5 is a diagram illustrating an internal voltage characteristic diagram in an active mode of an internal voltage generation circuit applied to a decoder region of a semiconductor memory device of the present invention.
소모 전류의 증대로 인해 발생하는 전압 강하 현상은 반도체 메모리 장치 전반에 걸쳐 발생하기 보다는 도 2, 도 3a 및 도 3b에서 설명한 바와 같이 액티브 모드가 되면 동작되는 소자수가 상대적으로 많이 모여 있는 디코더 영역(3)에서 빈번하게 발생되어진다. 이에 본 발명의 반도체 메모리 장치는 설계의 효율성을 위해 디코더 영역(3)에 대응되는 내부 전압 발생 회로에만 도 4의 내부 전압 발생 회로를 선택적으로 적용하여 준다. The voltage drop phenomenon caused by the increase of the consumption current is not generated throughout the semiconductor memory device, but as described with reference to FIGS. 2, 3A, and 3B, the decoder region 3 having a relatively large number of devices operated in the active mode is collected. Occurs frequently). Accordingly, the semiconductor memory device of the present invention selectively applies the internal voltage generation circuit of FIG. 4 only to the internal voltage generation circuit corresponding to the decoder region 3 for design efficiency.
계속하여 도면을 참조하면, 본 발명의 반도체 메모리 장치가 액티브 모드로 동작되어 디코더 영역(3)의 소모 전류가 증대하여, 내부 전압 발생 회로의 내부 전압이 소정의 레벨(△V) 만큼 전압 강하되어도 인위적으로 상승된 타겟 레벨(△V)에 따라 충분히 보상되어진다. With reference to the drawings, even if the semiconductor memory device of the present invention is operated in an active mode, the current consumption of the decoder region 3 increases, and the voltage of the internal voltage of the internal voltage generating circuit drops by a predetermined level (ΔV). It is sufficiently compensated according to the artificially raised target level (ΔV).
즉, 디코더 영역(3)에 적용된 내부 전압 발생회로는 동작 모드에 따라 타겟 레벨을 인위적으로 변경하여 항상 안정적인 내부 전압을 출력할 수 있도록 한다. That is, the internal voltage generator circuit applied to the decoder region 3 artificially changes the target level according to the operation mode so as to always output a stable internal voltage.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 해당 업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and modified within the scope of the invention without departing from the spirit and scope of the invention described in the claims below. It will be appreciated that it can be changed.
이상, 설명한 바와 같이 본 발명의 내부 전압 발생회로는 내부 전압의 타겟 레벨을 반도체 회로의 동작 모드에 따라 인위적으로 변경하여 줄 수 있도록 하여 항상 안정화된 레벨을 가지는 내부 전압을 발생하여 준다. 따라서 내부 전압 발생회로 및 이를 이용하는 반도체 메모리 장치의 신뢰성을 증대하는 효과를 제공한다. As described above, the internal voltage generation circuit of the present invention can artificially change the target level of the internal voltage according to the operation mode of the semiconductor circuit, thereby generating an internal voltage having a stabilized level at all times. Therefore, the present invention provides an effect of increasing the reliability of the internal voltage generation circuit and the semiconductor memory device using the same.
도 1은 종래의 내부 전압 발생회로를 도시한 도면.1 is a view showing a conventional internal voltage generation circuit.
도 2는 일반적인 반도체 메모리 장치의 블록도를 도시한 도면.2 is a block diagram of a general semiconductor memory device.
도 3a는 종래의 반도체 메모리 장치의 페리 영역에 적용된 내부 전압 발생회로의 액티브 모드시 내부 전압 특성도를 도시한 도면. 3A is a diagram illustrating an internal voltage characteristic diagram in an active mode of an internal voltage generation circuit applied to a ferry region of a conventional semiconductor memory device.
도 3b는 종래의 반도체 메모리 장치의 디코더 영역에 적용된 내부 전압 발생회로의 액티브 모드시 내부 전압 특성도를 도시한 도면. 3B illustrates an internal voltage characteristic diagram in an active mode of an internal voltage generation circuit applied to a decoder region of a conventional semiconductor memory device.
도 4는 본 발명의 일실시예에 따른 내부 전압 발생회로를 도시한 도면.4 is a diagram illustrating an internal voltage generation circuit according to an embodiment of the present invention.
도 5는 본 발명의 반도체 메모리 장치의 디코더 영역에 적용된 내부 전압 발생회로의 액티브 모드시 내부 전압 특성도를 도시한 도면. FIG. 5 is a diagram illustrating an internal voltage characteristic diagram in an active mode of an internal voltage generation circuit applied to a decoder region of a semiconductor memory device of the present invention. FIG.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
10 : 비교부 20 : 드라이버10: comparison unit 20: driver
30, 40 : 전압 레벨 제어부30, 40: voltage level control unit
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040024571A KR20050099308A (en) | 2004-04-09 | 2004-04-09 | Internal voltage down converter and semiconductor using it |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040024571A KR20050099308A (en) | 2004-04-09 | 2004-04-09 | Internal voltage down converter and semiconductor using it |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050099308A true KR20050099308A (en) | 2005-10-13 |
Family
ID=37278479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040024571A KR20050099308A (en) | 2004-04-09 | 2004-04-09 | Internal voltage down converter and semiconductor using it |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050099308A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100670700B1 (en) * | 2004-10-30 | 2007-01-17 | 주식회사 하이닉스반도체 | Power supply circuit of delay lock loop |
| KR100721204B1 (en) * | 2006-04-12 | 2007-05-23 | 주식회사 하이닉스반도체 | Internal voltage driver circuit |
| KR100792363B1 (en) * | 2005-06-30 | 2008-01-09 | 주식회사 하이닉스반도체 | Internal voltage generator of semiconductor device |
| KR100855584B1 (en) * | 2006-12-26 | 2008-09-01 | 삼성전자주식회사 | Voltage regulator for use in non-volatile semiconductor memory |
| KR100907454B1 (en) * | 2006-12-13 | 2009-07-13 | 삼성전자주식회사 | Internal volatge coltroller capable of making stable internal power and smart card having thereof |
| US7973526B2 (en) | 2007-02-27 | 2011-07-05 | Samsung Electronics Co., Ltd. | Reference voltage generator having improved setup voltage characteristics and method of controlling the same |
-
2004
- 2004-04-09 KR KR1020040024571A patent/KR20050099308A/en not_active Application Discontinuation
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100670700B1 (en) * | 2004-10-30 | 2007-01-17 | 주식회사 하이닉스반도체 | Power supply circuit of delay lock loop |
| KR100792363B1 (en) * | 2005-06-30 | 2008-01-09 | 주식회사 하이닉스반도체 | Internal voltage generator of semiconductor device |
| KR100721204B1 (en) * | 2006-04-12 | 2007-05-23 | 주식회사 하이닉스반도체 | Internal voltage driver circuit |
| KR100907454B1 (en) * | 2006-12-13 | 2009-07-13 | 삼성전자주식회사 | Internal volatge coltroller capable of making stable internal power and smart card having thereof |
| US7750611B2 (en) | 2006-12-13 | 2010-07-06 | Samsung Electronics Co., Ltd. | Internal voltage controllers including multiple comparators and related smart cards and methods |
| KR100855584B1 (en) * | 2006-12-26 | 2008-09-01 | 삼성전자주식회사 | Voltage regulator for use in non-volatile semiconductor memory |
| US7973526B2 (en) | 2007-02-27 | 2011-07-05 | Samsung Electronics Co., Ltd. | Reference voltage generator having improved setup voltage characteristics and method of controlling the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100362700B1 (en) | Voltage regulator circuit built in a semiconductor memory device | |
| KR100210556B1 (en) | Voltage circuit for preventing voltage fluctuation | |
| US6922098B2 (en) | Internal voltage generating circuit | |
| KR100471185B1 (en) | Internal voltage converter scheme for controlling the power-up slope of internal supply voltage | |
| US7701184B2 (en) | Voltage protection circuit for thin oxide transistors, and memory device and processor-based system using same | |
| US7432758B2 (en) | Voltage regulator for semiconductor memory | |
| US20080238530A1 (en) | Semiconductor Device Generating Voltage for Temperature Compensation | |
| US20060103453A1 (en) | Voltage down converter | |
| US7646652B2 (en) | Internal voltage generator for use in semiconductor memory device | |
| KR20100085427A (en) | Internal voltage generator of semiconductor memory device | |
| US20070247931A1 (en) | Internal voltage generator for a semiconductor memory apparatus | |
| KR100557539B1 (en) | Reset signal generating circuit | |
| US20120218019A1 (en) | Internal voltage generating circuit and testing method of integrated circuit using the same | |
| JP2003329735A (en) | Control circuit for internal voltage | |
| KR20050099308A (en) | Internal voltage down converter and semiconductor using it | |
| KR20070079111A (en) | Circuit for generating reference voltage in semiconductor memory apparatus | |
| US6788037B2 (en) | Voltage converter system and method having a stable output voltage | |
| US6060944A (en) | N-channel voltage regulator | |
| KR20080098572A (en) | Internal source voltage generator of semiconductor memory device | |
| KR20060031027A (en) | Core voltage generator | |
| KR20100129991A (en) | Vbb level sensor apparatus of semiconductor memory apparatus | |
| KR101143396B1 (en) | Internal Voltage Generator of Semiconductor Memory Device | |
| US7012840B2 (en) | Semiconductor memory device having voltage driving circuit | |
| KR100554840B1 (en) | Circuit for generating a power up signal | |
| KR102457201B1 (en) | Semiconductor memory device having power management unit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |