KR100721204B1 - Internal voltage driver circuit - Google Patents

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Abstract

본 발명은 반도체 소자의 내부전압을 발생하는 내부전압 드라이버회로에 있어서, 기준전압을 입력받아 상기 기준전압의 전압레벨을 상승시켜 승압 기준전압을 출력하는 제 1 승압부와; 피드백 전압을 입력받아 상기 피드백 전압의 전압레벨을 상승시켜 승압 피드백전압을 출력하는 제 2승압부와; 제 1 바이어스 전압에 의해 인에이블되어 상기 승압 기준전압과 승압 피드백 전압을 입력받고, 상기 승압 기준전압과 상기 승압 피드백 전압을 비교 증폭하여 그 결과를 출력하는 비교부와; 상기 비교부의 출력신호에 응답하여 상기 내부전압을 생성하여 반도체 소자로 공급하고, 상기 내부전압을 분압하여 상기 피드백전압으로 제공하는 전압 드라이버부를 포함하여 구성되는 내부전압 드라이버회로에 관한 것이다.The present invention provides an internal voltage driver circuit for generating an internal voltage of a semiconductor device, comprising: a first booster configured to receive a reference voltage and increase a voltage level of the reference voltage to output a boosted reference voltage; A second booster configured to receive a feedback voltage and increase a voltage level of the feedback voltage to output a boosted feedback voltage; A comparator configured to be enabled by a first bias voltage to receive the boosted reference voltage and the boosted feedback voltage, to compare and amplify the boosted reference voltage and the boosted feedback voltage to output a result; The internal voltage driver circuit includes a voltage driver configured to generate the internal voltage and supply the internal voltage to the semiconductor device in response to an output signal of the comparator, and divide the internal voltage to provide the feedback voltage.

내부전압 드라이버회로 Internal voltage driver circuit

Description

내부전압 드라이버회로{Internal Voltage Driver Circuit}Internal Voltage Driver Circuit

도 1은 종래의 내부전압 드라이버회로의 회로도이다.1 is a circuit diagram of a conventional internal voltage driver circuit.

도 2는 종래의 내부전압 드라이버회로의 상세회로도이다.2 is a detailed circuit diagram of a conventional internal voltage driver circuit.

도 3은 종래의 내부전압 드라이버회로의 동작 파형도이다.3 is an operation waveform diagram of a conventional internal voltage driver circuit.

도 4는 본 발명에 의한 일 실시예에 따른 내부전압 드라이버회로의 회로도이다.4 is a circuit diagram of an internal voltage driver circuit according to an embodiment of the present invention.

도 5는 본 실시예의 내부전압 드라이버회로의 동작 파형도이다.Fig. 5 is an operational waveform diagram of the internal voltage driver circuit of this embodiment.

본 발명은 반도체 소자의 내부전압 드라이버회로에 관한 것으로서, 보다 구체적으로는 소스 팔로워를 이용한 내부 전압 드라이버회로에 관한 것이다.The present invention relates to an internal voltage driver circuit of a semiconductor device, and more particularly to an internal voltage driver circuit using a source follower.

DRAM과 같은 반도체 메모리소자는 전력소모를 줄이기 위하여 전원전압을 낮추고 그리고 전원전압의 변동, 공정변화 및 온도변화 등과 같은 여러 조건의 변화 에 상관없이 안정적인 전원전압을 공급하기 위하여 전압변환회로를 사용한다. 전압변환회로는 반도체 소자에 공급될 전원을 드라이브하기 위한 드라이버회로를 구비한다.Semiconductor memory devices such as DRAMs use a voltage conversion circuit to reduce power consumption and to supply a stable power supply voltage regardless of various conditions such as power supply voltage fluctuations, process changes, and temperature changes. The voltage conversion circuit includes a driver circuit for driving a power source to be supplied to the semiconductor element.

도 1은 종래의 내부전압 드라이버회로의 회로도를 도시한 것이다. 도 1에 도시된 바와 같이, 종래의 내부전압 드라이버회로는 차동증폭기를 이용한 2-스테이지 네가티브 피드백 드라이버(2-stage negative feedback driver)로서, 비교부(10)와, 전압 드라이버부(20)를 구비한다. 상기 비교부(10)는 반전단자(-)로 기준전압(Vref)이 공급되며 비반전 단자(+)로 상기 전압 드라이버부(20)로부터 피드백 전압(FB)이 공급되는 차동증폭기로 구성된다. 상기 전압 드라이버부(20)는 상기 비교부(10)의 출력신호(out)에 의해 내부전압(Vint)을 드라이브하는 PMOS 트랜지스터(M6)와 상기 PMOS 트랜지스터(M6)에 직렬연결된 저항(R1, R2)을 구비한다.1 is a circuit diagram of a conventional internal voltage driver circuit. As shown in FIG. 1, a conventional internal voltage driver circuit is a two-stage negative feedback driver using a differential amplifier, and includes a comparator 10 and a voltage driver 20. do. The comparison unit 10 includes a differential amplifier in which a reference voltage Vref is supplied to an inverting terminal (−) and a feedback voltage FB is supplied from the voltage driver unit 20 to a non-inverting terminal (+). The voltage driver 20 has a resistor R1 and R2 connected in series to the PMOS transistor M6 and the PMOS transistor M6 that drive the internal voltage Vint by the output signal out of the comparator 10. ).

상기 내부전압 드라이버회로는 비교부(10)의 차동 증폭기를 통해 기준전압(Vref)과 피드백 전압(FB)을 비교증폭하여 그 출력신호(out)를 생성하고, 상기 출력신호(out)에 의해 상기 전압 드라이버부(20)의 PMOS 트랜지스터(M6)를 구동한다. 따라서, 상기 PMOS 트랜지스터(M6)는 상기 비교부(10)의 출력신호(out)에 응답하여 동작함으로써 내부전압(Vint)을 반도체 소자의 각 부하(100)에 공급하게 된다. The internal voltage driver circuit compares and amplifies the reference voltage Vref and the feedback voltage FB through a differential amplifier of the comparator 10 to generate an output signal out thereof, and generates the output signal out by the output signal out. The PMOS transistor M6 of the voltage driver 20 is driven. Accordingly, the PMOS transistor M6 operates in response to the output signal out of the comparator 10 to supply the internal voltage Vint to each load 100 of the semiconductor device.

내부전압(Vint)이 저항(R1, R2)에 의해 분압되어 피드백 전압(FB)이 생성되고, 이 피드백 전압(FB)은 상기 비교부(10)의 차동증폭기의 비반전단자(+)로 공급된다. 상기 차동증폭기는 상기 기준전압(Vref)과 피드백된 피드백전압(FB)의 전압 차를 다시 검출하여 PMOS 트랜지스터(M6)를 구동시켜 줌으로써 최종적으로는 내부전압(Vint)이 Vref×{(R1+R2)/R2}의 값을 유지하도록 한다. 따라서, 내부전압(Vint)이 반도체 소자의 내부 부하(100)로 제공되어 순간적으로 레벨이 변동되더라도, 피드백 루프에 의해 일정한 레벨의 내부전압(Vint)이 안정적으로 공급되게 된다.The internal voltage Vint is divided by the resistors R1 and R2 to generate a feedback voltage FB, and the feedback voltage FB is supplied to the non-inverting terminal (+) of the differential amplifier of the comparator 10. do. The differential amplifier detects the voltage difference between the reference voltage Vref and the feedback feedback voltage FB again to drive the PMOS transistor M6. Finally, the internal voltage Vint is Vref × {(R1 + R2). / R2}. Therefore, even if the internal voltage Vint is provided to the internal load 100 of the semiconductor device and the level is changed instantaneously, the internal voltage Vint of a constant level is stably supplied by the feedback loop.

도 2는 종래의 내부전압 드라이버회로의 상세 회도로를 도시한 것이다. 도 2를 참조하면, 종래의 내부전압 드라이버회로는 비교부(10), 전압 드라이버부(20)를 구비한다. 상기 비교부(10)는 전류미러용 PMOS 트랜지스터(M3, M4)와, 게이트에 각각 제공되는 기준전압(Vref)과 피드백 전압(FB)의 전압차를 검출하여 출력신호(out)를 발생하는 NMOS 트랜지스터(M1, M2)와, 바이어스전압(Vbias)을 게이트로 인가받아 상기 NMOS 트랜지스터(M1, M2)를 인에이블시켜 주는 NMOS 트랜지스터(M5)를 구비한다. 2 is a detailed circuit diagram of a conventional internal voltage driver circuit. Referring to FIG. 2, the conventional internal voltage driver circuit includes a comparator 10 and a voltage driver 20. The comparison unit 10 detects the voltage difference between the current mirror PMOS transistors M3 and M4 and the reference voltage Vref and the feedback voltage FB provided to the gate to generate an output signal out. Transistors M1 and M2 and an NMOS transistor M5 that are supplied with a bias voltage Vbias as a gate to enable the NMOS transistors M1 and M2 are provided.

상기 전압 드라이버부(20)는 게이트에 인가되는 상기 비교부(10)의 출력신호(out)에 의해 구동되는 PMOS 트랜지스터(M6)와, 상기 PMOS 트랜지스터(M6)와 접지단(VSS) 사이에 직렬연결된 저항(R1, R2)을 구비한다.The voltage driver 20 is connected in series between a PMOS transistor M6 driven by an output signal out of the comparator 10 applied to a gate, and between the PMOS transistor M6 and a ground terminal VSS. It has connected resistors R1 and R2.

상기한 바와 같은 구성을 갖는 종래의 내부전압 드라이버회로의 동작을 설명하면 다음과 같다. The operation of the conventional internal voltage driver circuit having the configuration as described above is as follows.

먼저, 비교부(10)의 전류미러용 PMOS 트랜지스터(M3, M4)의 크기가 동일하고, 차동증폭용 NMOS 트랜지스터(M1, M2)의 크기가 동일하며, 저항(R1, R2)의 크기가 동일하다고 가정한다. 상기 비교부(10)의 NMOS 트랜지스터(M5)가 포화영역에서 동작할 수 있도록 하는 바이어스전압(Vbias)이 상기 NMOS 트랜지스터(M5)의 게이트에 제공되면, 상기 NMOS 트랜지스터(M5)는 턴온되어 상기 NMOS 트랜지스터(M1, M2)를 인에이블시켜 준다.First, the sizes of the current mirror PMOS transistors M3 and M4 of the comparator 10 are the same, the sizes of the differential amplification NMOS transistors M1 and M2 are the same, and the sizes of the resistors R1 and R2 are the same. Assume that When a bias voltage Vbias is provided to the gate of the NMOS transistor M5 to allow the NMOS transistor M5 of the comparator 10 to operate in a saturation region, the NMOS transistor M5 is turned on and the NMOS transistor M5 is turned on. The transistors M1 and M2 are enabled.

이에 따라, 게이트로 기준전압(Vref)을 인가받는 NMOS 트랜지스터(M1)가 턴온되어 노드(n1)를 통해 발생되는 비교부(10)의 출력신호(out)의 전압레벨은 낮아지게 된다. 상기 비교부(10)의 출력신호(out)는 상기 전압 드라이버부(20)의 PMOS 트랜지스터(M6)의 게이트로 제공된다. 상기 PMOS 트랜지스터(M6)는 로우레벨의 출력신호(out)에 응답하여 턴온되어 노드(n2)를 통해 내부전압(Vint)을 발생하여 도 1의 내부부하(100)로 제공하게 된다.Accordingly, the voltage level of the output signal out of the comparator 10 generated through the node n1 is reduced by turning on the NMOS transistor M1 receiving the reference voltage Vref through the gate. The output signal out of the comparator 10 is provided to the gate of the PMOS transistor M6 of the voltage driver 20. The PMOS transistor M6 is turned on in response to the low level output signal out to generate an internal voltage Vint through the node n2 to provide the internal load 100 to the internal load 100 of FIG. 1.

한편, 상기 PMOS 트랜지스터(M6)를 통해 드라이브된 내부전압(Vint)은 상기 저항(R1, R2)에 의해 분압되고, 분압된 전압이 노드(n3)를 통해 피드백 전압(FB)으로서 상기 비교부(10)의 NMOS 트랜지스터(M2)의 게이트로 피드백된다. 이 때, 상기 가정한 바와 같이 저항(R1, R2)의 저항값이 동일할 경우 피드백전압(FB)은 Vint/2 가 된다. Meanwhile, the internal voltage Vint driven through the PMOS transistor M6 is divided by the resistors R1 and R2, and the divided voltage is supplied as the feedback voltage FB through the node n3 as the comparison unit ( It is fed back to the gate of the NMOS transistor M2 of 10). At this time, if the resistance values of the resistors R1 and R2 are the same as described above, the feedback voltage FB becomes Vint / 2.

이와 같은 기준전압(Vref)과 피드백 전압(FB)을 비교부(10)가 비교 증폭하여 출력신호(out)를 출력한다. 여기서, 만약 기준전압(Vref)이 피드백 전압(FB)보다 더 높아지면 로우레벨의 출력신호(out)가 출력되어 PMOS 트랜지스터(M6)가 동작하므로 내부전압(Vint)은 증가한다. 반면, 만약 기준전압(Vref)이 피드백 전압(FB)보다 더 낮아지면 하이레벨의 출력신호(out)가 출력되어 PMOS 트랜지스터(M6)가 동작을 멈추므로 내부전압(Vint)은 하강한다. 이와 같이, 종래 내부전압 드라이버회로 는 비교부(10)의 비교 증폭동작, 내부전압(Vint) 발생 및 피드백전압(FB)의 피드백동작을 반복함으로써, 내부전압(Vint)의 전압레벨이 2*Vref로 일정하게 유지되도록 한다.The comparison unit 10 comparatively amplifies the reference voltage Vref and the feedback voltage FB and outputs an output signal out. Here, if the reference voltage Vref is higher than the feedback voltage FB, the low-level output signal out is output and the PMOS transistor M6 operates to increase the internal voltage Vint. On the other hand, if the reference voltage Vref is lower than the feedback voltage FB, the high-level output signal out is output and the PMOS transistor M6 stops operating, so the internal voltage Vint drops. As described above, the conventional internal voltage driver circuit repeats the comparison amplification operation, the generation of the internal voltage Vint, and the feedback operation of the feedback voltage FB of the comparator 10 so that the voltage level of the internal voltage Vint is 2 * Vref. To remain constant.

이와 같이, 종래의 내부전압 드라이버회로는 반도체 소자의 동작시 필요한 전력을 소모하거나 또는 노이즈 등에 의해 내부전압(Vint)이 스윙되더라도 상기 피드백 루프에 의해 내부전압(Vint)을 일정한 레벨로 유지시켜 주게 된다. As described above, the conventional internal voltage driver circuit maintains the internal voltage Vint at a constant level by the feedback loop even when the internal voltage Vint is swung due to noise or noise required when the semiconductor device operates. .

그런데, 여기서 비교부(10)에서는 차동증폭기가 고이득(high gain)을 가지고 동작하기 위한 입력 커먼모드 레인지(input common mode range)가 존재한다. 즉, 차동증폭기를 구성하는 트랜지스터(M1 - M5)는 포화영역에서 동작할 때 가장 안정적이고 높은 이득을 가지고 동작하는데, 이 조건을 만족시키는 입력범위를 입력 커먼모드 레인지라 한다. 종래의 내부전압 드라이버회로에서 상기 소자들이 포화영역에서 동작하도록 하기 위한 기준전압(Vref)의 최소값(INmin)은 식(1)로 표현된다.However, in the comparing unit 10, there is an input common mode range for operating the differential amplifier with high gain. In other words, the transistors M1-M5 constituting the differential amplifier operate with the most stable and high gain when operating in the saturation region, and the input range satisfying this condition is called the input common mode range. In the conventional internal voltage driver circuit, the minimum value INmin of the reference voltage Vref for operating the devices in the saturation region is represented by Equation (1).

INmin = Vsat5+Vsat1+Vth1 ..... (1)INmin = Vsat5 + Vsat1 + Vth1 ..... (1)

여기서, Vsat5는 상기 NMOS 트랜지스터(M5)의 드레인-소오스간의 포화전압이고, Vsat1은 상기 NMOS 트랜지스터(M1)의 드레인-소오스간의 포화전압이며, Vth1은 상기 NMOS 트랜지스터(M1)의 문턱전압을 각각 나타낸다.Here, Vsat5 is the saturation voltage between the drain and the source of the NMOS transistor M5, Vsat1 is the saturation voltage between the drain and the source of the NMOS transistor M1, and Vth1 represents the threshold voltage of the NMOS transistor M1, respectively. .

따라서, 상기 NMOS 트랜지스터(M1)의 게이트에 제공되는 기준전압(Vref)의 전압레벨은 상기 입력범위의 최소값(INmin)보다 큰 값을 가져야 한다. 또한, 상기 입력 전원전압(VDD)의 변동폭을 고려한다면, 상기 NMOS 트랜지스터(M1)의 게이트에 인가되는 기준전압(Vref)은 상기 입력범위의 최소값보다 큰 전압레벨을 가져야 한 다.Therefore, the voltage level of the reference voltage Vref provided to the gate of the NMOS transistor M1 should have a value greater than the minimum value INmin of the input range. In addition, when considering the fluctuation range of the input power supply voltage VDD, the reference voltage Vref applied to the gate of the NMOS transistor M1 should have a voltage level greater than the minimum value of the input range.

그런데, 종래 상기 기준전압(Vref)은 외부전원전압의 변동, 공정변화 및 온도변화 등의 요인에 의해 영향을 받아 그 전압레벨에 변동이 발생하는 경우가 많았으며, 이에 따라 기준전압(Vref)은 상기 입력범위의 최소값(INmin)보다 작은 값을 갖게 되는 경우가 발생하였다. 그리고, 이는 내부전압(Vint)의 변화에 따른 피드백동작이 원활히 수행되지 못하게 하는 요인이 되어, 종래의 내부전압 드라이버회로는 원하는 전압레벨의 내부전압을 드라이브할 수 없게 되는 문제점이 있었다.However, in the related art, the reference voltage Vref is often influenced by factors such as fluctuations in external power supply voltage, process change, and temperature change, and thus, a change occurs in the voltage level. Accordingly, the reference voltage Vref is In some cases, a value smaller than the minimum value INmin of the input range has occurred. This is a factor that prevents the feedback operation according to the change of the internal voltage Vint from being performed smoothly, and there is a problem that the conventional internal voltage driver circuit cannot drive an internal voltage of a desired voltage level.

도 3은 종래의 내부전압 드라이버회로의 동작파형도를 도시한 것으로서, 기준전압의 전압레벨에 따른 내부전압의 파형도를 도시한 것이다. 도 3을 참조하면, 기준전압(Vref)의 전압레벨이 1V 이상인 경우에는 상기 기준전압(Vref)의 전압레벨이 상기 입력범위의 최소값보다 크므로, 상기 설명한 바와 같이 정상적인 피드백 동작에 의해 안정적인 내부전압(Vint)이 생성된다. 그러나, 기준전압(Vref)이 1V 이하인 경우에는 기준전압(Vref)이 상기 입력범위의 최소값보다 낮아짐으로 말미암아 정상적인 피드백 동작이 수행되지 못하여 내부전압(Vint)이 2*Vref로 정상적으로 생성되지 않아 안정적인 내부전압(Vint)을 드라이브할 수 없는 문제점이 있었다.FIG. 3 shows an operation waveform diagram of a conventional internal voltage driver circuit, and shows a waveform diagram of an internal voltage according to a voltage level of a reference voltage. Referring to FIG. 3, when the voltage level of the reference voltage Vref is 1 V or more, the voltage level of the reference voltage Vref is greater than the minimum value of the input range. As described above, the internal voltage is stable by the normal feedback operation. (Vint) is generated. However, when the reference voltage (Vref) is less than 1V, the normal voltage feedback is not performed because the reference voltage (Vref) is lower than the minimum value of the input range, so that the internal voltage (Vint) is not generated normally as 2 * Vref, stable internal There was a problem that the voltage Vint cannot be driven.

따라서, 본 발명이 이루고자 하는 기술적 과제는 입력 전원전압의 낮은 전압레벨에서도 적정 레벨의 내부전압을 안정적으로 발생할 수 있는 내부전압 드라이버 회로를 제공하는 데 있다.Accordingly, an aspect of the present invention is to provide an internal voltage driver circuit capable of stably generating an appropriate internal voltage even at a low voltage level of an input power supply voltage.

상기 기술적 과제를 달성하기 위하여, 본 발명은 반도체 소자의 내부전압을 발생하는 내부전압 드라이버회로에 있어서, 기준전압을 입력받아 상기 기준전압의 전압레벨을 상승시켜 승압 기준전압을 출력하는 제 1 승압부와; 피드백 전압을 입력받아 상기 피드백 전압의 전압레벨을 상승시켜 승압 피드백전압을 출력하는 제 2승압부와; 제 1 바이어스 전압에 의해 인에이블되어 상기 승압 기준전압과 승압 피드백 전압을 입력받고, 상기 승압 기준전압과 상기 승압 피드백 전압을 비교 증폭하여 그 결과를 출력하는 비교부와; 상기 비교부의 출력신호에 응답하여 상기 내부전압을 생성하여 반도체 소자로 공급하고, 상기 내부전압을 분압하여 상기 피드백전압으로 제공하는 전압 드라이버부를 포함하여 구성되는 내부전압 드라이버회로를 제공한다.In order to achieve the above technical problem, the present invention provides an internal voltage driver circuit for generating an internal voltage of a semiconductor device, the first boosting unit receiving a reference voltage to increase a voltage level of the reference voltage to output a boosted reference voltage; Wow; A second booster configured to receive a feedback voltage and increase a voltage level of the feedback voltage to output a boosted feedback voltage; A comparator configured to be enabled by a first bias voltage to receive the boosted reference voltage and the boosted feedback voltage, to compare and amplify the boosted reference voltage and the boosted feedback voltage to output a result; The internal voltage driver circuit may include a voltage driver configured to generate the internal voltage and supply the internal voltage to the semiconductor device in response to an output signal of the comparator, and divide the internal voltage to provide the feedback voltage.

본 발명에서, 상기 제 1 승압부와 상기 제 2 승압부는 소스 팔로워(source follower)로 구성되는 것을 특징으로 한다.In the present invention, the first boosting unit and the second boosting unit is characterized by consisting of a source follower (source follower).

본 발명에서, 상기 제 1 승압부는 제 1 부하소자와; 상기 제 1 부하소자와 접지단 사이에 설치되고 상기 기준전압을 게이트로 인가받아 동작하는 제 1 트랜지스터를 포함하여 구성되는 것이 바람직하다.In the present invention, the first boosting unit and the first load element; It is preferably configured to include a first transistor provided between the first load element and the ground terminal to operate by receiving the reference voltage as a gate.

본 발명에서, 상기 제 1 트랜지스터는 상기 제 1 부하소자에 소스가 연결되어 상기 소오스를 통해 상기 승압 기준전압을 출력하는 PMOS 트랜지스터인 것이 바 람직하다.In the present invention, it is preferable that the first transistor is a PMOS transistor having a source connected to the first load element and outputting the boosted reference voltage through the source.

본 발명에서, 상기 제 1 부하소자는 저항, 다이오드 연결된 PMOS 트랜지스터, 또는 상기 제 1 트랜지스터의 소오스에 드레인이 연결되고 게이트에 제 2 바이어스전압이 제공되며 소오스에 전원전압이 제공되는 PMOS 트랜지스터 중 어느 하나를 포함하여 구성되는 것을 특징으로 한다.In the present invention, the first load element is any one of a resistor, a diode-connected PMOS transistor, or a PMOS transistor having a drain connected to a source of the first transistor, a second bias voltage provided at a gate, and a power supply voltage provided at the source. Characterized in that comprises a.

본 발명에서, 상기 제 2 승압부는 제 2 부하소자와; 상기 제 2 부하소자와 접지단 사이에 설치되고 상기 피드백전압을 게이트로 인가받아 동작하는 제 2 트랜지스터를 포함하여 구성되는 것이 바람직하다.In the present invention, the second boosting unit and the second load element; It is preferably configured to include a second transistor provided between the second load element and the ground terminal to operate by receiving the feedback voltage as a gate.

본 발명에서, 상기 제 2 트랜지스터는 상기 제 2 부하소자에 소스가 연결되어 상기 소오스를 통해 상기 승압 피드백전압을 출력하는 PMOS 트랜지스터인 것이 바람직하다.In the present invention, it is preferable that the second transistor is a PMOS transistor having a source connected to the second load element and outputting the boosted feedback voltage through the source.

본 발명에서, 상기 제 2 부하소자는 저항, 다이오드 연결된 PMOS 트랜지스터, 또는 상기 제 2 트랜지스터의 소오스에 드레인이 연결되고 게이트에 제 3 바이어스전압이 제공되며 소오스에 전원전압이 제공되는 PMOS 트랜지스터 중 어느 하나를 포함하여 구성되는 것을 특징으로 한다.In the present invention, the second load element is any one of a resistor, a diode-connected PMOS transistor, or a PMOS transistor having a drain connected to a source of the second transistor, a third bias voltage provided at a gate, and a power supply voltage provided at the source. Characterized in that comprises a.

본 발명에서, 상기 비교부는 상기 승압 기준전압과 승압 피드백 전압을 차동증폭하는 차동증폭기인 것을 특징으로 한다.In the present invention, the comparing unit is characterized in that the differential amplifier for differentially amplifying the boosted reference voltage and the boosted feedback voltage.

본 발명에서, 상기 전압 드라이버부는 상기 비교부의 출력신호에 응답하여 내부전압 출력단을 풀업 구동하는 풀업소자와; 상기 내부전압 출력단과 접지단 간에 설치되어 상기 내부전압을 분압하여 상기 피드백전압을 생성하는 제 1 저항과 제 2 저항을 포함하는 전압분배부를 포함하는 것이 바람직하다.The voltage driver may include: a pull-up device configured to pull-up an internal voltage output terminal in response to an output signal of the comparator; The voltage divider may include a voltage divider disposed between the internal voltage output terminal and the ground terminal to divide the internal voltage to generate the feedback voltage.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples.

도 4는 본 발명에 의한 일 실시예에 따른 내부전압 드라이버회로의 회로도를 도시한 것이다. 도 4에 도시된 바와 같이, 본 실시예에 따른 내부전압 드라이버회로는 기준전압(Vref)을 입력받아 상기 기준전압(Vref)의 전압레벨을 상승시켜 승압 기준전압(outA)을 출력하는 제 1 승압부(30)와; 피드백 전압(FB)을 입력받아 상기 피드백 전압(FB)의 전압레벨을 상승시켜 승압 피드백전압(outB)을 출력하는 제 2승압부(40)와; 제 1 바이어스 전압(Vbias1)에 의해 인에이블되어 상기 승압 기준전압(outA)과 승압 피드백 전압(outB)을 입력받고, 상기 승압 기준전압(outA)과 상기 승압 피드백 전압(outB)을 비교 증폭하여 그 결과를 출력하는 비교부(10)와; 상기 비교부(10)의 출력신호(out)에 응답하여 상기 내부전압(Vint)을 생성하여 반도체 소자로 공급하고, 상기 내부전압(Vint)을 분압하여 상기 피드백전압(FB)으로 제공하는 전압 드라이버부(20)를 포함하여 구성된다.4 is a circuit diagram of an internal voltage driver circuit according to an exemplary embodiment of the present invention. As shown in FIG. 4, the internal voltage driver circuit according to the present exemplary embodiment receives a reference voltage Vref and increases a voltage level of the reference voltage Vref to output a boosted reference voltage outA. Section 30; A second booster 40 receiving a feedback voltage FB to increase the voltage level of the feedback voltage FB to output a boosted feedback voltage outB; Enabled by the first bias voltage Vbias1 to receive the boosted reference voltage outA and the boosted feedback voltage outB, and compare and amplify the boosted reference voltage outA and the boosted feedback voltage outB. A comparator 10 for outputting a result; The voltage driver generates the internal voltage Vint in response to the output signal out of the comparator 10 and supplies the internal voltage Vint to the semiconductor device, and divides the internal voltage Vint to provide the feedback voltage FB. It is comprised including the part 20.

제 1 승압부(30)는 소스 팔로워 타입의 구성요소로서, 부하소자로서 동작하는 PMOS 트랜지스터(M9)와, PMOS(M9)와 접지단(VSS) 사이에 설치되고 상기 기준전압(Vref)을 게이트로 인가받아 동작하는 PMOS 트랜지스터(M7)를 포함한다. 제 2 승 압부(40)도 소스 팔로워 타입의 구성요소로서, 부하소자로서 동작하는 PMOS 트랜지스터(M10)와, PMOS 트랜지스터(M10)와 접지단(VSS) 사이에 설치되고 상기 피드백전압(FB)을 게이트로 인가받아 동작하는 PMOS 트랜지스터(M8)를 포함한다.The first booster 30 is a source follower type component, and is installed between the PMOS transistor M9, which acts as a load element, between the PMOS M9 and the ground terminal VSS, and gates the reference voltage Vref. It includes a PMOS transistor (M7) that is applied to operate. The second booster 40 is also a source follower type component, and is provided between the PMOS transistor M10, which acts as a load element, between the PMOS transistor M10 and the ground terminal VSS, and supplies the feedback voltage FB. It includes a PMOS transistor (M8) that is applied to operate in the gate.

전압 드라이버부(20)는 비교부(10)의 출력신호(out)에 응답하여 내부전압 출력단(n2)을 풀업 구동하는 PMOS 트랜지스터(M6)와; 내부전압 출력단(n2)과 접지단(VSS) 간에 설치되어 상기 내부전압(Vint)을 분압하여 상기 피드백전압(FB)을 생성하는 저항(R1)과 저항(R2)을 포함하는 전압분배부(21)를 포함한다.The voltage driver 20 includes a PMOS transistor M6 for driving the internal voltage output terminal n2 in response to the output signal out of the comparator 10; A voltage divider 21 provided between the internal voltage output terminal n2 and the ground terminal VSS to divide the internal voltage Vint to divide the internal voltage Vint to generate the feedback voltage FB and a resistor R2. ).

비교부(10)는 소오스에 전원전압(VDD)이 제공되고 게이트가 PMOS 트랜지스터(M4)의 드레인에 연결되는 전류미러용 PMOS 트랜지스터(M3, M4)와, 상기 승압 기준전압(outA)과 승압 피드백전압(outB)이 각각 게이트에 제공되고 드레인이 상기 PMOS 트랜지스터(M3, M4)의 드레인에 각각 연결되는 NMOS 트랜지스터(M1, M2)와, 상기 NMOS 트랜지스터(M1, M2)의 소오스에 드레인이 연결되고 게이트에 제 1 바이어스 전압(Vbias1)이 제공되며 소오스가 접지된 NMOS 트랜지스터(M5)를 포함한다.The comparator 10 is provided with a power supply voltage VDD to a source and a current mirror PMOS transistor M3 and M4 having a gate connected to a drain of the PMOS transistor M4, the boost reference voltage outA, and a boost feedback. A drain is connected to the NMOS transistors M1 and M2, each of which has a voltage outB provided to its gate and a drain connected to the drains of the PMOS transistors M3 and M4, and a source of the NMOS transistors M1 and M2, respectively. A first bias voltage Vbias1 is provided to the gate and includes a NMOS transistor M5 having a source grounded.

상기 제 1 승압부(30)의 PMOS 트랜지스터(M9)와 상기 제 2 승압부(40)의 PMOS 트랜지스터(M10)는 부하소자로서 작용하는데, 상기 PMOS 트랜지스터(M9)와 (M10) 대신에 각각 저항을 사용하거나 또는 소오스에 입력 전원전압(VDD)이 제공되고 다이오드 접속된 PMOS 트랜지스터를 사용할 수도 있다.The PMOS transistor M9 of the first boosting unit 30 and the PMOS transistor M10 of the second boosting unit 40 serve as a load element, and instead of the PMOS transistors M9 and M10, resistors are used. Or PMOS transistors provided with an input power supply voltage (VDD) and diode-connected to the source.

이와 같이 구성된 본 실시예의 동작을 도 4 및 도 5를 참조하여 구체적으로 설명한다.The operation of this embodiment configured as described above will be described in detail with reference to FIGS. 4 and 5.

먼저, PMOS 트랜지스터(M3, M4)의 크기가 동일하고, 상기 NMOS 트랜지스터(M1, M2)의 크기가 동일하며, 상기 저항(R1, R2)의 크기가 동일하다고 가정한다. 상기 NMOS 트랜지스터(M5)의 게이트에 상기 NMOS 트랜지스터(M5)를 포화영역에서 동작시킬 수 있는 제 1 바이어스 전압(Vbias1)이 인가되면, 상기 NMOS 트랜지스터(M5)가 동작하고, 이에 따라 NMOS 트랜지스터(M1, M2)가 인에이블된다.First, it is assumed that the sizes of the PMOS transistors M3 and M4 are the same, the sizes of the NMOS transistors M1 and M2 are the same, and the sizes of the resistors R1 and R2 are the same. When a first bias voltage Vbias1 capable of operating the NMOS transistor M5 in the saturation region is applied to the gate of the NMOS transistor M5, the NMOS transistor M5 operates, and accordingly, the NMOS transistor M1. , M2) is enabled.

이 때, 제 1 승압부(30)에서 PMOS 트랜지스터(M9)가 포화영역에서 동작할 수 있도록 게이트에 제 2 바이어스 전압(Vbias2)이 인가된다. PMOS 트랜지스터(M7)의 게이트에는 기준전압(Vref)이 제공되므로, 승압 기준전압(outA)은 항상 상기 기준전압(Vref)보다 적어도 상기 PMOS 트랜지스터(M7)의 문턱전압(Vth7)만큼 더 높은 전압레벨을 갖는다. 즉, 승압 기준전압(outA)의 전압레벨(VoutA)은 VoutA = (Vref+Vth7)이 된다. 상기 PMOS 트랜지스터(M7)의 소오스와 게이트간의 전압(Vgs7)이 상기 문턱전압(Vth7)보다 커지면 PMOS 트랜지스터(M7)가 턴온되어 승압 기준전압(outA)의 레벨은 낮아지지만, 상기 전압(Vgs7)이 상기 문턱전압(Vth7)보다 작아지면 PMOS 트랜지스터(M7)가 턴오프되므로 상기 승압 기준전압(outA)의 레벨은 높아진다. 이와 같은 동작 원리에 의하여 전압(Vgs7)은 상기 문턱전압(Vth7)으로 일정하게 유지되고, 승압 기준전압(outA)의 전압레벨(VoutA)도 VoutA = (Vref+Vth7)로 일정하게 유지된다.In this case, the second bias voltage Vbias2 is applied to the gate so that the PMOS transistor M9 may operate in the saturation region in the first booster 30. Since the gate of the PMOS transistor M7 is provided with a reference voltage Vref, the boosted reference voltage outA is always at least a voltage level higher than the reference voltage Vref by at least the threshold voltage Vth7 of the PMOS transistor M7. Has That is, the voltage level VoutA of the boosted reference voltage outA becomes VoutA = (Vref + Vth7). When the voltage Vgs7 between the source and gate of the PMOS transistor M7 is greater than the threshold voltage Vth7, the PMOS transistor M7 is turned on to lower the level of the boosted reference voltage outA, but the voltage Vgs7 is When the threshold voltage Vth7 is smaller than the PMOS transistor M7 is turned off, the level of the boosted reference voltage outA is increased. According to this operating principle, the voltage Vgs7 is constantly maintained at the threshold voltage Vth7, and the voltage level VoutA of the boosted reference voltage outA is also kept constant at VoutA = (Vref + Vth7).

이 때, 상기 PMOS 트랜지스터(M9)는 게이트에 제공되는 제 2 바이어스전압(Vbias2)에 의해 그의 저항값이 변하는 부하소자이므로, 상기 제 2 바이어스전압(Vbias2)을 적절하게 조절한다. At this time, since the PMOS transistor M9 is a load element whose resistance is changed by the second bias voltage Vbias2 provided to the gate, the PMOS transistor M9 adjusts the second bias voltage Vbias2 appropriately.

마찬가지로, 제 2 승압부(40)에서는 PMOS 트랜지스터(M10)가 포화영역에서 동작할 수 있도록 게이트에 제 2 바이어스 전압(Vbias2)이 인가되고, PMOS 트랜지스터(M8)의 게이트에는 상기 피드백 전압(FB)이 제공되므로, 승압 피드백전압(outB)은 항상 상기 피드백 전압(FB)보다 적어도 상기 PMOS 트랜지스터(M8)의 문턱전압(Vth8)만큼 더 높은 전압레벨을 갖는다. 즉, 승압 피드백전압(outB)의 전압레벨(VoutB)은 VoutB = (FB + Vth8) 이 된다. 상기 PMOS 트랜지스터(M8)의 소오스와 게이트간의 전압(Vgs8)이 상기 문턱전압(Vth8)보다 커지면 PMOS 트랜지스터(M8)가 턴온되어 상기 승압 피드백전압(outB)의 레벨은 낮아지지만, 상기 전압(Vgs8)이 상기 문턱전압(Vth8)보다 작아지면 PMOS 트랜지스터(M8)가 턴오프되므로 상기 피드백전압(outB)의 레벨은 높아진다. 이와 같은 동작 원리에 의하여 전압(Vgs8)은 상기 문턱전압(Vth8)으로 일정하게 유지되고, 승압 피드백전압(outB)의 전압레벨(VoutB)도 VoutB = (FB + Vth8)로 일정하게 유지된다.Similarly, in the second booster 40, the second bias voltage Vbias2 is applied to the gate so that the PMOS transistor M10 can operate in the saturation region, and the feedback voltage FB is applied to the gate of the PMOS transistor M8. As this is provided, the boosted feedback voltage outB always has a voltage level higher than the feedback voltage FB by at least the threshold voltage Vth8 of the PMOS transistor M8. That is, the voltage level VoutB of the boosted feedback voltage outB becomes VoutB = (FB + Vth8). When the voltage Vgs8 between the source and gate of the PMOS transistor M8 is greater than the threshold voltage Vth8, the PMOS transistor M8 is turned on to lower the level of the boosted feedback voltage outB, but the voltage Vgs8 is reduced. When the threshold voltage Vth8 is smaller than this, the PMOS transistor M8 is turned off, so that the level of the feedback voltage outB is increased. By this operating principle, the voltage Vgs8 is constantly maintained at the threshold voltage Vth8, and the voltage level VoutB of the boosted feedback voltage outB is also kept constant at VoutB = (FB + Vth8).

이 때, 상기 PMOS 트랜지스터(M10)는 게이트에 제공되는 제 2 바이어스전압(Vbias2)에 의해 그의 저항값이 변하는 부하소자이므로, 상기 제 2 바이어스전압(Vbias2)을 적절하게 조절한다. At this time, since the PMOS transistor M10 is a load element whose resistance is changed by the second bias voltage Vbias2 provided to the gate, the PMOS transistor M10 appropriately adjusts the second bias voltage Vbias2.

상술한 바와 같이, NMOS 트랜지스터(M1)의 게이트에는 상기 기준전압(Vref)보다 높은 승압 기준전압(outA)이 제공되고, 상기 NMOS 트랜지스터(M2)의 게이트에는 상기 피드백 전압(FB)보다 높은 승압 피드백전압(outB)이 제공된다. 그리고, 비교부(10)는 승압 기준전압(outA)과 승압 피드백 전압(outB)을 비교 증폭하여 출력신호(out)를 출력한다. As described above, a boosted reference voltage outA higher than the reference voltage Vref is provided to the gate of the NMOS transistor M1, and a boosted feedback higher than the feedback voltage FB to the gate of the NMOS transistor M2. The voltage outB is provided. The comparator 10 compares and amplifies the boosted reference voltage outA and the boosted feedback voltage outB to output the output signal out.

전압 드라이버부(20)는 PMOS 트랜지스터(M6)가 비교부(10)로부터 제공되는 출력신호(out)에 의해 구동됨으로써, 노드(n2)를 통해 내부전압(Vint)을 반도체 소자의 내부 부하로 공급한다. 한편, 상기 PMOS 트랜지스터(M6)를 통해 드라이브된 내부전압(Vint)은 저항(R1, R2)에 의해 분압되어 노드(n3)를 통해 제 2 승압부(40)에 피드백 전압(FB)으로서 제공된다.The voltage driver 20 supplies the internal voltage Vint to the internal load of the semiconductor device through the node n2 by driving the PMOS transistor M6 by the output signal out provided from the comparator 10. do. Meanwhile, the internal voltage Vint driven through the PMOS transistor M6 is divided by the resistors R1 and R2 and provided to the second booster 40 as the feedback voltage FB through the node n3. .

상기 피드백전압(FB)은 피드백 루프를 통해 상기 제 2 승압부(40)로 제공되고, 상기 노드(n2)를 통해 안정적인 내부전압(Vint)가 발생할 때까지 반복적인 피드백 동작을 수행한다. 그 구체적인 동작 메커니즘을 설명하면 다음과 같다. 만약 승압 기준전압(outA)이 승압 피드백 전압(outB)보다 더 높아지면 로우레벨의 출력신호(out)가 출력되어 PMOS 트랜지스터(M6)가 동작하므로 내부전압(Vint)은 증가한다. 반면, 내부전압(Vint)이 증가하여 피드백전압(FB)이 증가하고 이에 따라 승압 피드백전압(outB)이 증가하여, 만약 승압 기준전압(outA)이 승압 피드백 전압(outB)보다 더 낮아지면 PMOS 트랜지스터(M3)가 턴온되어 하이레벨의 출력신호(out)가 출력된다. 이에 따라, PMOS 트랜지스터(M6)가 동작을 멈추므로 내부전압(Vint)은 하강한다. 이와 같은 동작을 반복함으로써, 내부전압(Vint)의 전압레벨은 소정 전압레벨로 일정하게 유지된다.The feedback voltage FB is provided to the second booster 40 through a feedback loop, and performs a repetitive feedback operation until a stable internal voltage Vint occurs through the node n2. The specific operation mechanism is explained as follows. If the boosted reference voltage outA is higher than the boosted feedback voltage outB, the low-level output signal out is output and the PMOS transistor M6 operates to increase the internal voltage Vint. On the other hand, the internal voltage Vint is increased to increase the feedback voltage FB and thus the boosted feedback voltage outB is increased, so that if the boosted reference voltage outA is lower than the boosted feedback voltage outB, the PMOS transistor is increased. M3 is turned on and a high level output signal out is output. As a result, since the PMOS transistor M6 stops operating, the internal voltage Vint drops. By repeating such an operation, the voltage level of the internal voltage Vint is kept constant at a predetermined voltage level.

여기서, 본 실시예에 따른 내부전압 드라이버회로는 상기와 같이 승압 기준전압(outA)과 승압 피드백전압(outB)을 생성하여 이를 이용함으로써, 외부전원전압의 변동, 공정변화 및 온도변화 등의 요인에 의하여 기준전압(Vref)의 전압레벨에 변동이 발생하는 경우에도 안정적인 내부전압(Vint)을 공급할 수 있다. 즉, 본 실 시예에서는, 기준전압(Vref)보다 PMOS 트랜지스터(M7)의 문턱전압만큼 더 높은 승압 기준전압(outA)을 생성하여 비교부(10)의 일측단에 입력함과 아울러 피드백전압(FB)보다 PMOS 트랜지스터(M8)의 문턱전압만큼 더 높은 승압 피드백전압(outB)을 생성하여 비교부(10)의 타측단에 입력함으로써, 비교부(10)의 NMOS 트랜지스터(M1)와 NM0S 트랜지스터(M2)가 포확영역에서 안정적으로 동작할 수 있도록 하였다. 그 결과, 외부전원전압의 변동, 공정변화 및 온도변화 등의 요인에 의하여 기준전압(Vref)에 변동이 발생하여 그 전압레벨이 낮아지는 경우에도 비교부(10)의 NMOS 트랜지스터(M1, M2)에는 포화전압이 안정적으로 공급될 수 있으며, 이에 따라 내부전압(Vint)도 상기 요인들에 영향을 받지 않고 안정적으로 생성될 수 있다.Here, the internal voltage driver circuit according to the present embodiment generates and uses the boosted reference voltage outA and the boosted feedback voltage outB as described above. As a result, even when a change occurs in the voltage level of the reference voltage Vref, a stable internal voltage Vint can be supplied. That is, in the present exemplary embodiment, the boosted reference voltage outA, which is higher than the reference voltage Vref by the threshold voltage of the PMOS transistor M7, is generated and input to one end of the comparator 10, and the feedback voltage FB is also applied. ) By generating the boosted feedback voltage outB higher than the threshold voltage of the PMOS transistor M8 and inputting it to the other end of the comparator 10, whereby the NMOS transistor M1 and the NM0S transistor M2 of the comparator 10 are generated. ) Can be operated stably in the catch area. As a result, the NMOS transistors M1 and M2 of the comparator 10 even when the voltage level decreases due to a change in the reference voltage Vref due to a change in the external power supply voltage, a process change, and a temperature change. The saturation voltage can be supplied stably, and thus the internal voltage Vint can be stably generated without being affected by the above factors.

도 5는 본 발명의 내부전압 드라이버회로의 동작 파형도를 도시한 것으로서, 기준전압(Vref)의 변화에 따른 내부전압(Vint)을 도시한 것이다. 도 5에 도시된 바와 같이, 본 실시예에 따르면 기준전압(Vref)이 1.0V 이하인 경우에도 제 1, 2 승압부(30, 40)를 통한 승압동작에 의해 안정적인 피드백 동작이 이루어짐으로써, 내부전압(Vint)은 가령 2*Vref의 안정적인 레벨을 유지할 수 있다.FIG. 5 shows an operation waveform diagram of the internal voltage driver circuit of the present invention and shows the internal voltage Vint according to the change of the reference voltage Vref. As shown in FIG. 5, according to the present embodiment, even when the reference voltage Vref is 1.0 V or less, stable feedback operation is performed by the boosting operation through the first and second boosting units 30 and 40, thereby providing an internal voltage. (Vint) can maintain a stable level of, for example, 2 * Vref.

이상 설명한 바와 같이, 본 발명에 따른 내부전압 드라이버회로는 소스 팔로워 타입의 승압부를 사용하여 기준전압 및 피드백 전압을 승압시켜 줌으로써, 낮은 기준전압 레벨에서도 안정적인 피드백 동작이 수행되도록 하여 안정적인 내부전압을 공급할 수 있다.As described above, the internal voltage driver circuit according to the present invention boosts the reference voltage and the feedback voltage by using a source follower type booster, so that a stable feedback operation can be performed even at a low reference voltage level, thereby providing a stable internal voltage. have.

Claims (10)

반도체 소자의 내부전압을 발생하는 내부전압 드라이버회로에 있어서, In an internal voltage driver circuit for generating an internal voltage of a semiconductor device, 기준전압을 입력받아 상기 기준전압의 전압레벨을 상승시켜 승압 기준전압을 출력하는 제 1 승압부와;A first booster which receives a reference voltage and increases a voltage level of the reference voltage to output a boosted reference voltage; 피드백 전압을 입력받아 상기 피드백 전압의 전압레벨을 상승시켜 승압 피드백전압을 출력하는 제 2승압부와;A second booster configured to receive a feedback voltage and increase a voltage level of the feedback voltage to output a boosted feedback voltage; 제 1 바이어스 전압에 의해 인에이블되어 상기 승압 기준전압과 승압 피드백 전압을 입력받고, 상기 승압 기준전압과 상기 승압 피드백 전압을 비교 증폭하여 그 결과를 출력하는 비교부와;A comparator configured to be enabled by a first bias voltage to receive the boosted reference voltage and the boosted feedback voltage, to compare and amplify the boosted reference voltage and the boosted feedback voltage to output a result; 상기 비교부의 출력신호에 응답하여 상기 내부전압을 생성하여 반도체 소자로 공급하고, 상기 내부전압을 분압하여 상기 피드백전압으로 제공하는 전압 드라이버부를 포함하여 구성되는 내부전압 드라이버회로.And a voltage driver configured to generate the internal voltage and supply the internal voltage to the semiconductor device in response to an output signal of the comparator, and divide the internal voltage to provide the feedback voltage. 제 1 항에 있어서, The method of claim 1, 상기 제 1 승압부와 상기 제 2 승압부는 소스 팔로워(source follower)로 구성되는 것을 특징으로 하는 내부전압 드라이버회로.And the first boosting unit and the second boosting unit are configured as a source follower. 제 2 항에 있어서,The method of claim 2, 상기 제 1 승압부는The first boosting unit 제 1 부하소자와;A first load element; 상기 제 1 부하소자와 접지단 사이에 설치되고 상기 기준전압을 게이트로 인가받아 동작하는 제 1 트랜지스터를 포함하여 구성되는 내부전압 드라이버회로.And a first transistor disposed between the first load element and the ground terminal and configured to operate by receiving the reference voltage as a gate. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 트랜지스터는 상기 제 1 부하소자에 소스가 연결되어 상기 소오스를 통해 상기 승압 기준전압을 출력하는 PMOS 트랜지스터인 내부전압 드라이버회로.And the first transistor is a PMOS transistor having a source connected to the first load element and outputting the boosted reference voltage through the source. 제 3 항에 있어서, The method of claim 3, wherein 상기 제 1 부하소자는 저항, 다이오드 연결된 PMOS 트랜지스터, 또는 상기 제 1 트랜지스터의 소오스에 드레인이 연결되고 게이트에 제 2 바이어스전압이 제공되며 소오스에 전원전압이 제공되는 PMOS 트랜지스터 중 어느 하나를 포함하여 구성되는 것을 특징으로 하는 내부전압 드라이버회로.The first load element includes any one of a resistor, a diode-connected PMOS transistor, or a PMOS transistor having a drain connected to a source of the first transistor, a second bias voltage provided at a gate, and a power supply voltage provided at the source. Internal voltage driver circuit, characterized in that. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 2 승압부는The second boosting unit 제 2 부하소자와;A second load element; 상기 제 2 부하소자와 접지단 사이에 설치되고 상기 피드백전압을 게이트로 인가받아 동작하는 제 2 트랜지스터를 포함하여 구성되는 내부전압 드라이버회로.And a second transistor disposed between the second load element and the ground terminal, the second transistor being operated by receiving the feedback voltage as a gate. 제 6 항에 있어서,The method of claim 6, 상기 제 2 트랜지스터는 상기 제 2 부하소자에 소스가 연결되어 상기 소오스를 통해 상기 승압 피드백전압을 출력하는 PMOS 트랜지스터인 내부전압 드라이버회로.And the second transistor is a PMOS transistor having a source connected to the second load element and outputting the boosted feedback voltage through the source. 제 6 항에 있어서, The method of claim 6, 상기 제 2 부하소자는 저항, 다이오드 연결된 PMOS 트랜지스터, 또는 상기 제 2 트랜지스터의 소오스에 드레인이 연결되고 게이트에 제 3 바이어스전압이 제공되며 소오스에 전원전압이 제공되는 PMOS 트랜지스터 중 어느 하나를 포함하여 구성되는 것을 특징으로 하는 내부전압 드라이버회로.The second load element includes any one of a resistor, a diode-connected PMOS transistor, or a PMOS transistor having a drain connected to a source of the second transistor, a third bias voltage provided at a gate, and a power supply voltage provided at the source. Internal voltage driver circuit, characterized in that. 제 1 항에 있어서, The method of claim 1, 상기 비교부는 상기 승압 기준전압과 승압 피드백 전압을 차동증폭하는 차동증폭기인 것을 특징으로 하는 내부전압 드라이버회로.And the comparing unit is a differential amplifier for differentially amplifying the boosted reference voltage and the boosted feedback voltage. 제 1 항에 있어서, The method of claim 1, 상기 전압 드라이버부는The voltage driver unit 상기 비교부의 출력신호에 응답하여 내부전압 출력단을 풀업 구동하는 풀업소자와;A pull-up device configured to pull-up an internal voltage output terminal in response to an output signal of the comparator; 상기 내부전압 출력단과 접지단 간에 설치되어 상기 내부전압을 분압하여 상기 피드백전압을 생성하는 제 1 저항과 제 2 저항을 포함하는 전압분배부를 포함하는 내부전압 드라이버회로.An internal voltage driver circuit disposed between the internal voltage output terminal and the ground terminal, the voltage divider including a first resistor and a second resistor to divide the internal voltage to generate the feedback voltage.
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