KR20050096639A - Semiconductor memory device having refresh counter and refresh method thereof - Google Patents
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Abstract
본 발명은 리프레쉬 카운터를 포함하는 반도체 메모리 장치 및 그 리프레쉬 방법에 관한 것으로서, 보다 상세하게는 센스앰프를 공유하지 않는 매트릭스의 워드라인을 교번적으로 리프레쉬를 수행함으로써, 리프래쉬 동작시 프리차지시간 tRP을 충분히 확보하여 불량을 감소시키는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device including a refresh counter and a refresh method thereof, and more particularly, to precharge time tRP during a refresh operation by alternately refreshing word lines of a matrix not sharing a sense amplifier. It is a technology that secures enough to reduce defects.
이를 위해 본 발명은 메모리 셀 어레이로 구성되는 복수개의 매트릭스와, 상기 복수개의 매트릭스의 셀의 데이터를 증폭시키기 위해 상기 복수개의 매트릭스에 공유되는 복수개의 센스앰프와, 상기 복수개의 매트릭스 중 센스앰프를 공유하지 않는 매트릭스별로 교번적으로 워드라인을 리프레쉬 시키기 위한 워드라인 어드레스를 생성하는 리프레쉬 카운터를 포함하여 구성함을 특징으로 한다.To this end, the present invention shares a plurality of matrices comprising a memory cell array, a plurality of sense amplifiers shared by the plurality of matrices to amplify data of cells of the plurality of matrices, and a sense amplifier among the plurality of matrices. And a refresh counter for generating word line addresses for refreshing word lines alternately for each matrix that is not used.
Description
본 발명은 리프레쉬 카운터를 포함하는 반도체 메모리 장치 및 그 리프레쉬 방법에 관한 것으로서, 보다 상세하게는 센스앰프를 공유하지 않는 매트릭스를 교번적으로 리프레쉬를 수행함으로써, 리프래쉬 동작시 프리차지시간 tRP을 충분히 확보하여 불량을 감소시키는 기술이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device including a refresh counter and a refresh method thereof, and more particularly, to sufficiently secure a precharge time tRP during a refresh operation by alternately refreshing a matrix not sharing a sense amplifier. By reducing the defects.
일반적으로 메모리 장치는 다수의 메모리 셀(cell)에 데이터를 저장하거나 저장된 데이터를 리드하기 위한 경로로써 다수의 비트 라인 및 다수의 워드라인을 포함하고, 비트 라인 및 워드라인을 선택하는 회로 및 다수의 감지 증폭기 등의 주변 회로를 포함한다.In general, a memory device includes a plurality of bit lines and a plurality of word lines as a path for storing or reading data in a plurality of memory cells, and a circuit for selecting bit lines and word lines and a plurality of Peripheral circuits such as sense amplifiers.
메모리 장치 중에 DRAM은 하나의 선택 트랜지스터와 하나의 저장 캐패시터로 구성되기 때문에 집적도(integration density)를 높일 수 있다. 그러나, DRAM은 저장 캐패시터에 저장된 전하가 선택 트랜지스터를 통해 누설되기 때문에 저장된 전하를 재충전(recharge)하는 리프레쉬를 주기적으로 수행해야 한다. Since the DRAM of the memory device is composed of one selection transistor and one storage capacitor, the integration density can be increased. However, the DRAM must periodically refresh the stored charge because the charge stored in the storage capacitor leaks through the select transistor.
리프레쉬를 수행하는 방법은 ROR(RAS Only Refresh), 히든 리프레쉬(Hidden Refresh), 및 CBR(CAS before RAS) 리프레쉬 등이 있다.Refreshing may include RAS Only Refresh (ROR), Hidden Refresh, and CAS before RAS (CBR) refresh.
먼저, ROR은 /CAS(Column Address Strobe)가 프리차지 레벨을 유지하고 있는 동안 /RAS 만을 활성화시켜 메모리 셀들에 대한 리프레쉬를 수행하는 방법이다. 이러한 ROR을 수행하기 위해서는 각 리프레쉬 동작들을 위해 외부로부터 리프레쉬 어드레스 메모리 장치로 제공되어야 하며, 각 리프레쉬 동작 중에는 메모리 장치와 연결되어 있는 어드레스 버스들이 다른 목적들을 위해서는 사용될 수 없다.First, ROR is a method of refreshing memory cells by activating only / RAS while / CAS (Column Address Strobe) maintains a precharge level. In order to perform such an ROR, an external refresh address memory device must be provided for each refresh operation, and address buses connected to the memory device cannot be used for other purposes during each refresh operation.
또한, 히든 리프레쉬는 리드 동작과 CBR 동작이 혼합된 형태이다. 즉 리드 사이클에서 /CAS가 로우 레벨로 활성화되어 있으면 출력 데이터는 계속 유효한 상태를 유지하는데, 이때 /RAS가 하이 레벨로 되었다가 다시 로우 레벨로 되돌아가면 이때부터는 CBR 상태이기 때문에 CBR 리프레쉬 한 사이클이 완료된다. 여기서, 데이터 출력 버퍼는 /CAS에 의해서만 제어되기 때문에 CBR 리프레쉬 동안 유효 데이터가 출력되어 외부에서 보기에는 정상 리드 동작과 동일하지만 내부적으로는 리프레쉬 카운터에 의해 생성된 내부 어드레스를 사용하여 리프레쉬 동작이 수행된다.In addition, the hidden refresh is a mixture of a read operation and a CBR operation. In other words, if / CAS is activated at a low level in a read cycle, the output data remains valid. At this time, when / RAS goes high and then returns to low level, the CBR refresh cycle is completed because the CBR is from this time. do. Here, since the data output buffer is controlled only by / CAS, valid data is output during CBR refresh, which is the same as normal read operation from the outside, but internally, the refresh operation is performed using the internal address generated by the refresh counter. .
마지막으로, CBR 리프레쉬은 외부로부터 리프레쉬 어드레스를 입력하는 대신에 칩에 내장된 리프레쉬 카운터(Refresh Counter)에서 로우 어드레스를 발생시켜 리프레쉬를 수행하는 방법이다.Finally, CBR refresh is a method of performing a refresh by generating a row address in a refresh counter built in a chip, instead of inputting a refresh address from an external source.
CBR 리프레쉬에서는 외부에서 로우 어드레스가 입력되지 않고 대신 CBR 리프레쉬 요구가 있을 때마다 디램 반도체 장치 내부의 어드레스 발생 회로로부터 로우 어드레스를 발생시킨다. 외부로부터 디램 반도체 장치로 입력되는 로우 어드레스는 어드레스 버퍼를 통하여 디램 셀 어레이로 입력된다. 어드레스 버퍼에는 어드레스 스위치를 부착하여 정상 동작시 외부 어드레스를 받아들이고 CBR 리프레쉬시에는 내부 어드레스를 받아들이도록 한다. In the CBR refresh, no row address is input from the outside, but instead, the CBR refresh generates a row address from an address generation circuit inside the DRAM semiconductor device whenever a CBR refresh request is made. The row address input to the DRAM semiconductor device from the outside is input to the DRAM cell array through the address buffer. An address switch is attached to the address buffer to accept an external address during normal operation and to accept an internal address during CBR refresh.
도 1은 종래의 반도체 메모리 장치의 셀 어레이 개략도이다.1 is a schematic view of a cell array of a conventional semiconductor memory device.
종래의 반도체 메모리 장치의 셀 어레이는 복수개의 매트릭스 MAT A, MAT B, MAT C, MAT D 등와 복수개의 매트릭스 사이에 공유되어 연결되는 센스앰프(1, 3, 5)를 구비한다.The cell array of the conventional semiconductor memory device includes a plurality of matrices MAT A, MAT B, MAT C, MAT D and the like and sense amplifiers 1, 3, and 5 which are shared and connected between the plurality of matrices.
리프레쉬 모드시에 리프레쉬 카운터로부터 생성된 워드라인 어드레스에 따라 모든 매트릭스 MAT A, MAT B, MAT C, MAT D를 순차적으로 활성화시켜 리프레쉬를 실행하게 된다. 즉, 종래의 반도체 메모리 장치는 매트릭스 MAT A의 워드라인 0부터 1FF까지 순차적으로 리프레쉬를 수행하고, 다음에 매트릭스 MAT B의 워드라인 200 부터 3FF까지 리프레쉬를 수행한다. 이러한 방식으로 매트릭스 MAT D의 워드라인 7FF까지 리프레쉬를 모두 수행한다. In the refresh mode, all matrices MAT A, MAT B, MAT C, and MAT D are sequentially activated according to the word line address generated from the refresh counter to perform refresh. In other words, the conventional semiconductor memory device sequentially refreshes word lines 0 through 1FF of the matrix MAT A and then refreshes word lines 200 through 3FF of the matrix MAT B sequentially. In this way, all refreshes up to wordline 7FF of matrix MAT D are performed.
이와같이, 종래의 리프레쉬 카운터는 워드라인 어드레스를 단순히 1씩 증가시켜 출력함으로써 모든 매트릭스의 워드라인을 순차적으로 리프레쉬한다. 예를들어, 종래의 리프레쉬 카운터는 모든 매트릭스의 모든 워드라인 어드레스를 0번부터 7FF까지 순차적으로 1씩 증가시킨다.As described above, the conventional refresh counter sequentially refreshes word lines of all matrices by simply incrementing and outputting word line addresses by one. For example, a conventional refresh counter increments all word line addresses of all matrices sequentially by one from zero to 7FF.
따라서, 연속적인 리프레쉬 동작으로 인해 전류가 많이 소모되어 많은 노이즈를 유발시켜 반도체 메모리 장치의 프리차지시간 tRP 특성을 악화시키고 도 2와 같이, 매트릭스 A의 0번의 워드라인을 활성화 시킨 후 프리차지시간 tRP을 충분히 확보하지 못한 채 연속하여 매트릭스 A의 그 다음 1번의 워드라인을 활성화시킴으로써 프리차지시간 tRP의 부족으로 인해 불량을 유발하는 문제점이 있다.Therefore, the current is consumed due to the continuous refresh operation, which causes a lot of noise to deteriorate the precharge time tRP characteristic of the semiconductor memory device, and as shown in FIG. 2, the precharge time tRP after activating the word line 0 of the matrix A as shown in FIG. 2. By activating the next word line of the matrix A in succession without sufficiently securing, there is a problem that causes a defect due to the lack of the precharge time tRP.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 리프레쉬 동작시에 리프레쉬를 수행한 매트릭스와 센스앰프를 공유하지 않는 다른 매트릭스의 워드라인을 리프레쉬 시키되, 이전 리프레쉬를 수행한 매트릭스 워드라인이 프리차지시킴으로써, 충분한 프리차지시간 tRP을 확보하여 불량을 방지하는데 있다.An object of the present invention for solving the above problems, while refreshing the word line of the matrix to be refreshed and the other matrix that does not share the sense amplifier during the refresh operation, the pre-charged matrix word line is precharged In this way, a sufficient precharge time tRP is ensured to prevent defects.
상기 과제를 달성하기 위한 본 발명은 메모리 셀 어레이로 구성되는 복수개의 매트릭스와, 상기 복수개의 매트릭스의 셀의 데이터를 증폭시키기 위해 상기 복수개의 매트릭스에 공유되는 복수개의 센스앰프와, 상기 복수개의 매트릭스 중 센스앰프를 공유하지 않는 매트릭스별로 교번적으로 워드라인을 리프레쉬 시키기 위한 워드라인 어드레스를 생성하는 리프레쉬 카운터를 포함하여 구성함을 특징으로 한다.The present invention for achieving the above object is a plurality of matrices consisting of a memory cell array, a plurality of sense amplifiers shared in the plurality of matrices for amplifying data of the cells of the plurality of matrices, and the plurality of matrices And a refresh counter for generating a word line address for refreshing word lines alternately for each matrix not sharing a sense amplifier.
또한, 반도체 메모리 장치에 있어서, 리프레쉬 카운터는, 복수개의 매트릭스 중 센스앰프를 공유하지 않는 매트릭스별로 교번적으로 워드라인을 리프레쉬 시키기 위한 워드라인 어드레스를 생성하는 어드레스 생성부와, 상기 어드레스 생성부의 출력단에 연결되어, 상기 복수개의 매트릭스 중 리프레쉬를 수행할 매트릭스를 선택하는 신호를 생성하는 매트릭스 선택신호 생성부를 포함하여 구성함을 특징으로 한다.In the semiconductor memory device, the refresh counter includes an address generator for generating word line addresses for alternately refreshing word lines for each of the matrices that do not share a sense amplifier, and an output terminal of the address generator. And a matrix select signal generator configured to generate a signal for selecting a matrix to be refreshed among the plurality of matrices.
또한, 반도체 메모리 장치의 리프레쉬 방법에 있어서, 리프레쉬를 수행할 매트릭스의 워드라인 어드레스를 생성하는 제 1 단계와, 상기 워드라인 어드레스에 따라, 복수개의 매트릭스 중 센스앰프를 공유하지 않는 매트릭스별로 교번적으로 워드라인을 리프레쉬시켜 프리차지시간을 확보하는 제 2 단계를 포함함을 특징으로 한다.In addition, in the method of refreshing a semiconductor memory device, a first step of generating a word line address of a matrix to be refreshed and alternately for each matrix not sharing a sense amplifier among a plurality of matrices according to the word line address And a second step of securing the precharge time by refreshing the word line.
본 발명은 리프레쉬 동작을 필요로 하는 모든 반도체 기억소자에 적용될 수 있으며, 씨비알(CBR: Cas Before Ras) 리프레쉬 모드를 이용하는 기억소자에 있어서 더욱 효과적이다.The present invention can be applied to any semiconductor memory device requiring a refresh operation, and is more effective in a memory device using a CBR (Cas Before Ras) refresh mode.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명의 실시예에 따른 리프레쉬 카운터의 구성도이다.3 is a block diagram of a refresh counter according to an embodiment of the present invention.
리프레쉬 카운터는 어드레스 생성부(100)와 매트릭스 선택신호 생성부(200)로 구성된다.The refresh counter includes an address generator 100 and a matrix select signal generator 200.
어드레스 생성부(100)는 복수개의 D 플립플롭(10 내지 19)을 직렬 연결하여 구비하고, 복수개의 매트릭스 중 센스앰프를 공유하지 않는 매트릭스별로 교번적으로 워드라인을 리프레쉬 시키기 위한 워드라인 어드레스를 생성한다.The address generator 100 includes a plurality of D flip-flops 10 to 19 connected in series, and generates a word line address for refreshing word lines alternately for each of the matrices that do not share a sense amplifier among the plurality of matrices. do.
매트릭스 선택신호 생성부(200)는 D 플립플롭(20, 21)을 직렬 연결하여 구비하고, 리프레쉬를 수행할 매트릭스를 선택하는 신호를 생성한다.The matrix selection signal generator 200 includes the D flip-flops 20 and 21 in series and generates a signal for selecting a matrix to be refreshed.
D 플립플롭(10)은 어드레스신호 A9에 의해 동기되고, 복수개의 D 플립플롭(11 내지 21)은 앞단의 D 플립플롭(10 내지 20)의 출력에 의해 각각 동기되고, 각각 자신의 출력 A0 내지 A12을 데이터 입력으로 수신하여 출력값 /Q을 출력한다. 이때, D 플립플롭(10 내지 21)의 각 출력은 도 4와 같이 출력되고, D 플립플롭(10 내지 19)의 출력 A0 내지 A10은 매트릭스의 워드라인 어드레스가 되고, D 플립플롭(20, 21)의 출력 A11, A12은 매트릭스 선택신호가 된다.The D flip-flops 10 are synchronized by the address signal A9, and the plurality of D flip-flops 11 through 21 are synchronized by the outputs of the front D flip-flops 10 through 20, respectively, and their own outputs A0 through. Receive A12 as data input and output the output value / Q. At this time, each output of the D flip-flops 10 to 21 is output as shown in FIG. 4, and outputs A0 to A10 of the D flip-flops 10 to 19 become the word line addresses of the matrix, and the D flip-flops 20 and 21. Outputs A11 and A12 become matrix selection signals.
상기와 같이 구성되는 리프레쉬 카운터는 워드라인 어드레스를 매트릭스별로 교번적으로 워드라인이 선택되도록 증가시킨다. 이렇게 리프레쉬 카운터가 출력하는 워드라인 어드레스는 로오 디코더(미도시)를 통해 디코딩되어 매트릭스로 전달된다. 일반적인 반도체 메모리장치의 셀 어레이의 개략도인 도 1을 참조하여 본 발명의 리프레쉬 카운터로부터 출력된 매트릭스별로 교번적인 워드라인 어드레스를 이용한 반도체 메모리 장치의 동작을 구체적으로 설명한다. The refresh counter configured as described above increases the word line address so that the word lines are alternately selected for each matrix. The word line address output by the refresh counter is decoded through a row decoder (not shown) and transferred to the matrix. The operation of the semiconductor memory device using alternate word line addresses for each matrix output from the refresh counter of the present invention will be described in detail with reference to FIG. 1, which is a schematic diagram of a cell array of a general semiconductor memory device.
먼저, 도 1의 매트릭스 MAT A의 000번 워드라인을 리프레쉬하고 매트릭스 MAT A와 센스앰프(1)를 공유하지 않는 다른 매트릭스 MAT C의 400번 워드라인을 리프레쉬하고, 매트릭스 MAT A의 001번 워드라인을 리프레쉬 하고, 매트릭스 MAT C의 401번 워드라인을 리프레쉬 한 후, 매트릭스 MAT A의 002번 워드라인을 리프레쉬한다. 이와같은 방식으로 매트릭스 MAT A와 MAT C의 워드라인을 모드 리프레쉬 한 후 MAT B와 MAT D의 워드라인을 교번적으로 리프레쉬 한다.First, the word line No. 000 of the matrix MAT A of FIG. 1 is refreshed and the word line No. 400 of the other matrix MAT C not sharing the sense amplifier 1 with the matrix MAT A is refreshed. Refresh word line, and refresh word line 401 of matrix MAT C, and then refresh word line 002 of matrix MAT A. In this way, the mode refreshes the word lines of the matrix MAT A and MAT C, and then refreshes the word lines of the MAT B and MAT D alternately.
상기와 같이, 센스앰프를 공유하지 않는 매트릭스별로 교변적으로 워드라인을 리프레쉬함으로써, 매트릭스 MAT C가 리프레쉬 되는 동안 매트릭스 MAT C에 공유된 센스앰프(3)가 구동되고 매트릭스 MAT A에 공유된 센스앰프(1)가 구동되지 않으므로 매트릭스 MAT C가 리프레쉬 되는 동안 매트릭스 MAT A가 충분히 프리차지되므로 프리차지시간 tRP을 충분히 확보할 수 있다.As described above, by refreshing the word line symmetrically for each matrix that does not share the sense amplifier, the sense amplifier 3 shared in the matrix MAT C is driven while the matrix MAT C is refreshed and the sense amplifier shared in the matrix MAT A. Since (1) is not driven, the matrix MAT A is sufficiently precharged while the matrix MAT C is refreshed, thereby ensuring sufficient precharge time tRP.
이는 도 5에 도시한 바와 같이, 매트릭스 MAT A의 워드라인이 시간 tRAS 동안 구동된 후 프리차지시간 tRP동안 프리차지되고, 매트릭스 MAT A의 워드라인이 프리차지되는 동안 매트릭스 MAT C의 워드라인이 tRAS동안 리프레쉬 된다. 이때, 프리차지시간 tRP는 매트릭스 MAT C의 워드라인이 리프레쉬되는 동안 즉, 매트릭스 MAT A에 공유된 센스앰프(1)가 다시 동작할때까지의 시간을 의미한다. 5, the word line of matrix MAT A is precharged during the precharge time tRP after the word line of matrix MAT A is driven for time tRAS, and the word line of matrix MAT C is tRAS while the word line of matrix MAT A is precharged. Is refreshed. At this time, the precharge time tRP means the time during which the word line of the matrix MAT C is refreshed, that is, until the sense amplifier 1 shared in the matrix MAT A is operated again.
이상에서 살펴본 바와 같이, 본 발명은 리프레쉬 동작시에 워드라인 어드레스를 매트릭스별로 교번적인 순서로 카운팅시켜 매트릭스별로 교번적으로 리프레쉬 동작을 수행함으로써, 충분한 프리차지시간 tRP을 확보하여 불량을 방지할 수 있고, 리프레쉬 주기를 감소시켜 반도체 메모리 장치의 속도를 향상시킬 수 있다.As described above, according to the present invention, the word line addresses are counted in an alternating order for each matrix during the refresh operation, and the refresh operation is performed alternately for each matrix, thereby ensuring sufficient precharge time tRP to prevent defects. As a result, the refresh rate of the semiconductor memory device may be improved.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, replacements and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.
도 1은 종래의 반도체 메모리 장치의 셀 어레이 개략도.1 is a schematic view of a cell array of a conventional semiconductor memory device.
도 2는 종래의 기술에 따른 반도체 메모리 장치의 리프레쉬 동작시의 타이밍도.2 is a timing diagram during a refresh operation of a semiconductor memory device according to the prior art.
도 3은 본 발명의 실시예에 따른 리프레쉬 카운터의 구성도.3 is a block diagram of a refresh counter according to an embodiment of the present invention.
도 4는 도 3의 리프레쉬 카운터의 워드라인 어드레스신호의 타이밍도.4 is a timing diagram of a word line address signal of the refresh counter of FIG.
도 5 본 발명의 실시예에 따른 반도체 메모리 장치의 리프래쉬 동작시의 타이밍도.Fig. 5 is a timing diagram during a reflash operation of the semiconductor memory device according to the embodiment of the present invention.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040022079A KR20050096639A (en) | 2004-03-31 | 2004-03-31 | Semiconductor memory device having refresh counter and refresh method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040022079A KR20050096639A (en) | 2004-03-31 | 2004-03-31 | Semiconductor memory device having refresh counter and refresh method thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050096639A true KR20050096639A (en) | 2005-10-06 |
Family
ID=37276685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040022079A KR20050096639A (en) | 2004-03-31 | 2004-03-31 | Semiconductor memory device having refresh counter and refresh method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050096639A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8040917B2 (en) | 2006-05-03 | 2011-10-18 | Samsung Electronics Co., Ltd. | Apparatus and method for upgrading codec |
-
2004
- 2004-03-31 KR KR1020040022079A patent/KR20050096639A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8040917B2 (en) | 2006-05-03 | 2011-10-18 | Samsung Electronics Co., Ltd. | Apparatus and method for upgrading codec |
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