KR20050077049A - 박막 트랜지스터의 형성 방법 - Google Patents

박막 트랜지스터의 형성 방법 Download PDF

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Abstract

본 발명은 고전압 박막 트랜지스터와 저전압 박막 트랜지스터를 동일 기판상에 형성하는 방법에 관한 것이다. 고전압 박막 트랜지스터 영역과 저전압 트랜지스터 영역 상에 게이트 절연막의 두께를 다르게 형성함으로써 동일 기판상에 고전압 박막 트랜지스터와 저전압 박막 트랜지스터를 형성할 수 있다. 또한, 저전압 박막 트랜지스터 영역에 형성된 절연막 두께를 기준으로 폴리실리콘 패턴내에 불순물을 주입함으로써 저전압 박막 트랜지스터의 소자 특성을 최적화하면서 동시에 고전압 박막 트랜지스터를 형성하거나, 폴리실리콘 패턴들 상에 형성된 절연막을 제거한 후 저에너지로 불순물을 주입하여 저전압 박막 트랜지스터와 고전압 박막 트랜지스터를 동시에 형성할 수 있다. 상기와 같은 박막 트랜시스터의 형성방법은 공정 단계 및 시간을 줄여 제품 원가를 낮출 수 있다.

Description

박막 트랜지스터의 형성 방법{METHOD FOR FORMING A THIN FILM TRANSISTOR}
본 발명은 박막 트랜지스터의 형성 방법에 관한 것으로, 더 상세하게는 동일 기판상에 서로 다른 두께의 절연막을 갖는 박막 트랜지스터의 형성 방법에 관한 것이다.
일반적으로 박막 트랜지스터는 투명 기판상에 형성할 수 있기 때문에 디스플레이 장치의 스위칭 수단으로 많이 응용되고 있다. 예컨데, 박막 트랜지스터 상에 액정을 구비하고, 상기 박막 트랜지스터를 통해 인가되는 전압을 이용하여 상기 액정배열을 제어함으로써 액정디스플레이를 제작할 수 있다. 이외에도 상기 박막 트랜지스터 상에 발광층을 구비한 경우, 상기 발광층에 전류를 인가하여 유기EL 디스플레이를 제작할 수도 있다.
한편, 상기 박막 트랜지스터를 사용하는 디스플레이 장치는 화상을 표시하는 픽셀부, 상기 픽셀부를 구동할 수 있는 게이트 구동회로와 데이터 구동회로 및 신호처리 회로로 이루어져 있다. 이는 크게 픽셀부와 아날로그 회로부, 디지털 회로부로 나눌 수 있다. 통상, 상기 픽셀부는 투명기판 상에 형성되고, 구동회로나 데이터 구동회로, 신호처리 회로는 별도의 기판 상 형성되어 투명기판 상의 픽셀부와 전기적으로 연결되는데, 근래에는 이러한 픽셀부, 게이트 구동회로, 데이터 구동회로 그리고 신호처리 회로를 모두 동일 투명기판상에 형성하려는 기술이 제안되고 있다.
상기와 같은 기술을 실현하기 위해 투명기판상에 형성되는 박막트랜지스터는 빠른 처리속도 등을 위해 적어도 채널이 폴리실리콘으로 형성되어야 하며, 이를 위해 투명기판 상에 직접 폴리실리콘을 형성하는 방법, 투명기판 상에 비정질 실리콘을 형성한 다음 이를 폴리실리콘으로 상변화시키는 방법(ELA, SLS, CGS, MILC) 등이 제시되고 있다.
이러한 통합기술은 서로 다른 소자특성을 갖는 박막트랜지스터를 원가 경쟁력이 있게 형성해야 한다는 기술적 과제를 갖는다. 예컨데, 액정디스플레이인 경우 각각의 구성요소를 이루는 박막트랜지스터의 소자 특성을 다음 표 1과 같다.
픽셀부 아날로그 회로부 디지털 회로부
Vth 2~3 V 2V 이하 1V 이하
이동도(Mobility) 50 이상 100 이상 200 이상
균일성(Uniformity) △Vth 1V이내 △Vth 0.2V이내 △Vth 0.1V이내
(이동도의 단위는 [cm2 ·s-1 ·V-1]이다.)
상기와 같은 박막트랜지스터의 서로 다른 소자특성을 구현하기 위해 사용되는 기술은 크게 채널길이를 다르게 형성시키는 기술 또는/및 게이트 절연막의 두께를 다르게 형성시키는 기술이 있다. 게이트 절연막의 두께를 다르게 형성할 때는 픽셀부는 두꺼운 게이트 절연막, 디지털 회로부는 얇은 게이트 절연막을 형성함으로써, 채널길이를 조절할 때는 픽셀부는 긴 채널로, 디지털 회로부는 짧은 채널로 형성함으로써 상기와 같은 소자특성을 이룰 수 있다.
그러나, 게이트 절연막의 두께를 다르게 형성시키는 기술은 추가적 공정으로 인한 공정 시간 및 원가문제를, 채널길이를 다르게 형성시키는 기술은 핫 캐리어 효과(hot carrier effect)문제를 야기할 수 있다. 특히, 디스플레이 장치의 양산에 있어 생산 원가의 문제는 중요한 문제점 중 하나로, 크게 1)막 형성과정과 2)불순물 주입과정에서 공정의 방법에 따른 생산 원가가 문제될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상기와 같은 기술과 원가에 대한 문제점을 해결하기 위해 게이트 절연막의 두께를 다르게 형성시키는 기술을 제공하는데 있다.
이와 같은 과제를 해결하기 위하여 본 발명에서는 픽셀단의 요구특성에 맞는 박막 게이트 옥사이드(Thin Gate Oxide)의 두께와 외부 디지털 회로 단의 요구특성에 맞는 박막 게이트 옥사이드(Thin Gate Oxide)를 각각 형성하고자 한다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상(위에)"에 있다(또는 형성된다)고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 게재될 수도 있다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
한편, 본 발명의 실시예에 따른 절연막 형성 방법은 화소 전극을 투명 도전 물질로 형성하고 공통 전극을 불투명한 도전 물질로 형성하는 경우에는 화상을 하부로 표시하는 바텀 방출 방식의 박막 트랜지스터 표시판 및 그 제조 방법에도 동일하게 적용할 수 있다.
구체적으로는 절연 기판, 절연 기판 위에 형성되어 있으며 소스 영역, 채널 영역, 드레인 영역 및 저농도 도핑 영역을 가지는 다결정 규소층, 다결정 규소층 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있으며 저농도 도핑 영역과 일부분이 중첩하는 게이트 전극을 포함하는 게이트선, 게이트선 위에 형성되며 각각 소스 영역 및 드레인 영역을 노출하는 제1 및 제2 접촉구를 가지는 제1 층간 절연막, 제1 층간 절연막 위에 형성되며 제1 접촉구를 통해 소스 영역과 연결되는 데이터선, 제1 층간 절연막 위에 형성되며 제2 접촉구를 통해 드레인 영역과 연결되는 드레인 전극, 데이터선 및 드레인 전극 위에 형성되며 드레인 전극을 노출하는 제3 접촉구를 가지는 제2 층간 절연막, 제2 층간 절연막 위에 형성되며 제3 접촉구를 통해 드레인 전극과 연결되어 있는 화소 전극을 포함하고, 게이트 절연막은 제1, 제2 및 제3 절연막 등이 차례로 적층되어 이루어진다. 여기서 상기 제1 절연막은 산화 규소로 형성되어 있고, 제2 절연막은 질화 규소로 형성되어 있는 것이 바람직하다.
다르게는 절연 기판 위에 비정질 규소층을 형성하는 단계, 비정질 규소층을 결정화한 후 패터닝하여 다결정 규소층을 형성하는 단계, 다결정 규소층 위에 다결정 규소층을 덮는 제1 절연막을 형성하는 단계, 제1 절연막 위에 제2 절연막을 형성하는 단계로 이루어진다. 제1 층간 절연막 위에 소스 영역과 연결되는 소스 전극을 가지는 데이터선 및 드레인 영역과 연결되는 드레인 전극을 형성하는 단계, 데이터선 및 드레인 전극 위에 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막 위에 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법을 마련한다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
그러면 도면을 참고로 하여 본 발명의 실시예들에 따른 박막 트랜지스터 표시판에 대하여 도면을 참고로 하여 상세하게 설명한다.
<제1 실시예>
도 1 내지 도 7은 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 도면들이다.
먼저, 도 1 및 도 2에 도시된 바와 같이, 투명한 절연 기판(110) 위에 차단층(111)을 형성한다. 이때 사용되는 투명 절연 기판(110)으로는 유리, 석영 또는 사파이어 등을 사용할 수 있으며, 차단층(111)은 산화 규소(SiO2) 또는 질화 규소(SiNx)를 증착하여 형성한다. 그리고 차단층(111) 위에 비정질 규소를 증착하여 비정질 규소막을 형성한다.
이후 비정질 규소막을 레이저 열처리(laser annealing), 노 열처리(furnace annealing) 또는 고상 결정화 공정을 통하여 비정질 규소를 결정화한 후 사진 식각 방법으로 패터닝하여 다결정 규소층(150)을 형성한다.
도 3은 상기와 같은 과정을 거친 고전압 박막 트랜지스터(A)와 저전압 박막 트랜지스터(B)를 나타낸 도면이다. 편의상 절단면으로 나뉘어지는 부분 중에 왼쪽이 고전압 박막 트랜지스터부(A)이고, 오른쪽이 저전압 박막트랜지스터부(B)이다.
이어 도 4에 도시한 바와 같이, 다결정 규소층(150) 위에 산화 규소를 증착하여 제1 절연막(140p)을 형성한다. 그리고 제1 절연막(140p) 위에 질화 규소를 증착한 다음 사진 식각 공정을 진행하여 제2 절연막(140q)을 형성한다.
이후 도 5에 도시한 바와 같이, 저전압 트랜지스터 부위에 포토레지스트(PR)을 도포하여 저전압 박막 트랜지스터(B) 부위의 제2 절연막(140q)에 식각 공정을 시행한다.
도 6에서는 상기와 같은 과정을 거쳐서 고전압 트랜지스터부에 제2 절연막(140q)이 식각되어 제1 절연막(140p)이 노출된 상태를 나타낸다.
이후 도 7에서는 상기와 같은 과정을 거쳐서 저전압 트랜지스터부(B)와 고전압 트랜지스터부(A)에 형성되어있는 절연막의 두께가 달라진 것을 보여주며, 상기 절연막 상에 게이트 전극들을 형성하는 단계를 포함하는 박막 트랜지스터를 나타낸다.
<제2 실시예>
도 8 내지 도 10은 본 발명의 제2 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 도면들로서, 특히, 초기 과정에 대응해서는 상기한 도 1 내지 도 3에서 설명된 과정과 동일한 과정을 진행하므로 설명을 생략한다.
도 8은 제1 절연막(140p) 도포후에 사진 식각 공정을 진행하는 과정을 나타낸다.
도 9에서 보이는 바와 같이, 상기 도 1 내지 도 3에서 설명한 과정을 거쳐 형성된 기판상에 제1 절연막(140p)을 도포 후, 저전압 트랜지스터 부위의 절연막(140p)을 식각한 상태에서, 제2 절연막(140q)을 도포한 형상을 나타낸다.
이후 도 9에서는 상기와 같은 과정을 거쳐서 저전압 트랜지스터부(B)와 고전압 트랜지스터부(A)에 형성되어있는 절연막의 두께가 달라진 것을 보여주며, 상기 절연막 상에 게이트 전극들을 형성하는 단계를 포함하는 박막 트랜지스터를 나타낸다.
이상에서 살펴본 제1 실시예와 제2 실시예의 과정 후 도 11에서 보이는 바와 같이 상기 게이트 전극들을 형성한 후, 상기 게이트 전극들을 마스크로 상기 절연막을 제거하여 폴리실리콘 패턴들을 노출시킨 후, 상기 고전압 박막 트랜지스터(A) 영역 및 저전압 박막 트랜지스터(B) 영역의 폴리실리콘 패턴들에 저에너지로 불순물을 주입하는 단계를 나타낸다. 이때 저에너지 도핑(Low energy doping) 곡선의 최대점은 저전압 박막 트랜지스터(B)와 제1 절연막(140p) 혹은 제2 절연막(140q)과 접촉면에 맞춘다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상기와 같은 박막 트랜지스터의 형성방법은 공정 단계 및 시간을 줄여 제품 원가를 낮출 수 있다.
도 1은 본 발명의 실시예에 따른 투명한 절연 기판의 구조를 개략적으로 도시한 배치도이고,
도 2는 도 1을 1 - 1' 선을 따라 잘라 도시한 단면도이고,
도 3 내지 도 7 은 본 발명의 제1 실시예를 공정의 순서에 따라 나타낸 단면도이다.
도 8 내지 도 10 은 본 발명의 제2 실시예를 공정의 순서에 따라 나타낸 단면도이다.
도 11은 본 발명에 따라 저전압 영역부의 절연막 두께를 기준으로 폴리실리콘 패턴내에 불순물을 주입하는 과정을 나타내는 단면도이다.
*도면의 주요 부분에 대한 부호의 설명
110 : 절연 기판 A : 고전압 박막 트랜지스터
B : 저전압 박막 트랜지스터 111 : 차단층
150, 150p, 150q : 다결정 규소층 140p : 제1 절연막
140q : 제2 절연막 160p, 160q : 게이트 전극
L, L' : 저에너지 도핑 라인(Low energy doping line)

Claims (8)

  1. 제1 트랜지스터 영역과 제2 트랜지스터 영역을 갖는 기판상에 폴리실리콘 패턴들을 형성하는 단계;
    상기 폴리실리콘 패턴들 상에 상기 제2 트랜지스터 영역보다 제1 트랜지스터 영역의 두께가 얇은 절연막을 형성하는 단계; 및
    상기 절연막 상에 게이트 전극들을 형성하여 상기 제1 트랜지스터 영역에는 제1 트랜지스터를 형성하고, 상기 제2 트랜지스터 영역에는 제2 트랜지스터를 형성하는 단계를 포함하는 박막 트랜지스터의 형성 방법.
  2. 제1항에 있어서, 상기 절연막을 형성하는 단계는
    상기 폴리실리콘 패턴들 상에 제1 절연막을 형성하는 단계;
    상기 저전압 박막 트랜지스터 영역 상에 형성된 상기 제1 절연막을 제거하는 단계; 및
    상기 제1 절연막 및 상기 저전압 박막 트랜지스터 영역의 폴리실리콘 패턴 상에 제2 절연막을 형성하는 단계를 포함하는 박막 트랜지스터의 형성 방법.
  3. 제1항에 있어서, 상기 절연막을 형성하는 단계는
    상기 폴리실리콘 패턴들 상에 제1 절연막 및 제2 절연막을 순차적으로 형성하는 단계; 및
    상기 저전압 박막 트랜지스터 영역 상에 형성된 상기 제2 절연막을 제거하는 단계를 포함하는 박막 트랜지스터의 형성 방법.
  4. 제3항에 있어서, 상기 제1 절연막은 실리콘 산화막이고, 상기 제2 절연막은 실리콘 질화막인 것을 특징으로 하는 박막 트랜지스터의 형성 방법.
  5. 제3항에 있어서, 상기 제1 절연막과 상기 제2절연막이 서로 다른 선택비를 갖는 절연막인 것을 특징으로 하는 박막 트랜지스터의 형성 방법.
  6. 제1항에 있어서, 상기 게이트 전극들을 형성한 후, 동시에 상기 제1 트랜지스터 영역 및 저전압 박막 트랜지스터 영역에 불순물을 주입하는 단계를 더 포함하되,
    상기 불순물을 상기 저전압 박막 트랜지스터 영역의 절연막 두께를 기준으로 주입하여 주입표면에서부터 불순물의 분포가 최대가 되는 영역이 상기 저전압 박막 트랜지스터 영역의 폴리실리콘 패턴내에 형성되도록 하는 것을 특징으로 하는 박막 트랜지스터의 형성 방법.
  7. 제1항에 있어서, 상기 게이트 전극들을 형성한 후, 동시에 상기 제2 트랜지스터 영역 및 고전압 박막 트랜지스터 영역에 불순물을 주입하는 단계를 더 포함하되,
    상기 불순물을 상기 고전압 박막 트랜지스터 영역의 절연막 두께를 기준으로 주입하여 주입표면에서부터 불순물의 분포가 최대가 되는 영역이 상기 저전압 박막 트랜지스터 영역의 폴리실리콘 패턴내에 형성되도록 하는 것을 특징으로 하는 박막 트랜지스터의 형성 방법.
  8. 제1항에 있어서, 상기 게이트 전극들을 형성한 후,
    상기 게이트 전극들을 마스크로 상기 절연막을 제거하여 폴리실리콘 패턴들을 노출시키는 단계;
    상기 제1 트랜지스터 영역 및 저전압 박막 트랜지스터 영역의 폴리실리콘 패턴들에 저에너지로 불순물을 주입하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 형성 방법.
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