KR20050076243A - 지능형 전력 반도체 집적회로의 레벨 쉬프트 회로 - Google Patents

지능형 전력 반도체 집적회로의 레벨 쉬프트 회로 Download PDF

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Abstract

본 발명은 레벨 쉬프트 회로에 관한 것으로서, 더욱 상세하게는 LDMOS (Lateral Diffused Metal Oxide Semiconductor)을 이용한 지능형 전력 반도체 집적회로의 레벨 쉬프트 회로에 관한 것이다.
본 발명에 따른 지능형 전력 반도체 집적회로의 레벨 쉬프터 회로는, P형 Uni-LDMOS 및 N형 Uni-LDMOS를 이용하여 저전압 회로와 고전압 회로가 함께 집적된 지능형 전력 반도체 집적 회로(Smart Power IC)의 레벨 쉬프트 회로에 있어서, 상기 P형 Uni-LDMOS의 게이트-소오스 간에 고전압이 인가되지 않도록 보호하기 위한 제1 보호수단과 제2 보호수단을 구비하되, 상기 제1 보호수단 및 제2 보호수단은 P형 Uni-LDMOS와 제너다이오드 중 어느 하나이고, 상기 제1 보호수단 및 제2 보호수단은 각각 같은 소자로 구성되며, 상기 N형 Uni-LDMOS의 게이트-소오스 간에 고전압이 인가되지 않도록 보호하기 위한 제3 보호수단을 구비하되, 상기 제3 보호수단은 N형 Uni-LDMOS와 제너 다이오드 중 어느 하나인 것을 특징으로 한다.

Description

지능형 전력 반도체 집적회로의 레벨 쉬프트 회로{Level Shift Circuit of Smart Power IC}
본 발명은 레벨 쉬프트 회로에 관한 것으로서, 더욱 상세하게는 LDMOS (Lateral Diffused Metal Oxide Semiconductor)을 이용한 지능형 전력 반도체 집적회로의 레벨 쉬프트 회로에 관한 것이다.
현재, 반도체 기술의 지속적인 발전으로 많은 수의 부품으로 구성되던 전자 시스템들을 하나의 집적회로로 구현하는 것이 가능해지고 있다. 이 중에서 급속하게 그 활용이 증가하고 있는 반도체 분야는 하나의 집적 회로에 저전압 회로와 고전압 회로를 함께 집적하는 지능형 전력 반도체 집적 회로 (Smart Power IC)이다.
예를 들면, 플랫 패널 디스플레이(Flat Panel Display)용 구동 회로는 대부분 지능형 반도체 집적 회로를 사용하고 있으며, 그 집적회로는 입력 신호로 5V 미만의 저전압 신호를 받아 들여, 최소 10V 내지 수백 V에 이르는 고전압 신호를 출력한다.
또한, 상기의 디스플레이용 구동회로 뿐만아니라, 근래 들어 차량에도 전자 부품들의 적용이 빠르게 확대되고 있고, 이러한 차량용 반도체들도 지능형 전력 반도체 집적회로가 사용되고 있다.
상술한 바와 같이, 이러한 지능형 전력 반도체 회로는 저전압 신호를 입력 받아 고전압 신호를 출력하여야 하기 때문에, 저전압 회로와 고전압 회로가 하나의 집적회로(Integrated Circuit) 내에 함께 집적되어야 하고, 이 두 회로의 전달을 담당하는 레벨 쉬프터 회로가 필수 구성 요소가 된다.
도 1는 고전압 회로에 일반적으로 사용되는 고전압 트랜지스터의 심볼들을 도시한 것이다.
도시된 바와 같이, 일반적으로 저전압 소자와 함께 집적되는 고전압 소자들은 소오스(Source; S)와 드레인(Drain; D) 부분에 드리프트 영역을 설치함으로써 내압을 높이는 방식을 많이 사용한다. 이러한 고전압 소자들을 LDMOS(Lateral Diffused Metal Oxide Semiconductor)라 한다.
도 1에 도시된 소자의 심볼에서 게이트(Gate; 미도시) 아래에 나타난 사선영역이 드리프트 영역을 의미한다. 각각의 심벌은 N형 Bi-LDMOS(110), P형 Bi-LDMOS(120), N형 Uni-LDMOS(130) 및 P형 Uni-LDMOS(140)을 나타낸다.
도 2는 Bi-LDMOS를 사용한 종래의 지능형 전력 반도체 집적회로의 레벨 쉬프트 회로도이다.
도 2에 도시된 종래의 레벨 쉬프트 회로는 입력단과 레벨 쉬프트단 그리고 출력단으로 구성된다.
입력단은 입력신호(Vin) 및 Vdd 전원에 직렬로 연결되는 인버터(INV)로 구성된다.
레벨 쉬프트단은 소오스 단자에 Vpp 전원이 연결되고 게이트 단자가 접점 N2에 연결된 제1 P형 Bi-LDMOS(MP1)와, 소오스 단자에 Vpp 전원이 연결되고 게이트 단자가 접점 N1에 연결된 제2 P형 Bi-LDMOS(MP2)와, 게이트 단자에 인버터(INV)의 출력단이 연결되고 소오스 단자에 Vss 전원이 연결된 제1 N형 Bi-LDMOS(MN1)와, 게이트 단자에 입력 전원(Vin)이 연결되고 소오스 단자에 Vss 전원이 연결된 제2 N형 Bi-LDMOS(MN2)로 구성된다.
상기 접점 N1는 제1 P형 Bi-LDMOS(MP1)의 드레인 단자, 제2 P형 Bi-LDMOS(MP2)의 게이트 단자 및 제1 N형 Bi-LDMOS(MN1)의 드레인 단자가 연결된 접점이고, 상기 접점 N2는 제2 P형 Bi-LDMOS(MP2)의 드레인 단자, 제2 N형 Bi-LDMOS(MN2)의 드레인 단자, 제3 P형 Bi-LDMOS(MP3)의 게이트 단자 및 제3 N형 Bi-LDMOS(MN3)의 게이트 단자가 연결된 접점이다.
그리고, 출력단은 N2 접점에 게이트 단자가 연결되고 소오스 단자에 Vpp 전원이 연결되며 드레인 단자에 출력단이 연결되는 제3 P형 Bi-LDMOS(MP3)와, N2 접점에 게이트 단자가 연결되고 소오스 단자에 Vss 전원이 연결되며 드레인 단자에 출력단이 연결되는 제3 N형 Bi-LDMOS(MN3)로 구성된다.
상기와 같이 구성된 종래의 지능형 전력 반도체 집적회로의 동작을 설명하면 다음과 같다.
먼저, 입력신호로 상기 인버터(INV)에 ‘Low’신호가 인가되면 인버터(INV)는 ‘High’신호를 출력하여 상기 제1 N형 Bi-LDMOS(MN1)은 턴-온되고, 입력신호로부터 ‘Low’신호를 인가받은 제2 N형 Bi-LDMOS(MN2)는 턴-오프된다. 이어서, 접점 N1의 ‘Low’신호가 인가되어 제2 P형 Bi-LDMOS(MP2)은 턴-온되고 접점 N2의 ‘High’신호를 인가받은 제1 P형 Bi-LDMOS(MP1)은 턴-오프된다. 접점 N2의 ‘High’신호를 인가받은 제3 P형 Bi-LDMOS(MP3)은 턴-오프되고 제3 N형 Bi-LDMOS(MN3)은 턴-온되어 ‘Low’신호를 출력함으로써 Vss 전원까지 풀 다운(Pull-down)된다.
한편, 입력신호로 상기 인버터(INV)에 ‘High’신호가 인가되면 상기의 ‘Low’신호시의 동작과 마찬가지로 동작하여 ‘High’신호를 출력함으로써 Vdd 전원까지 풀 업(Pull-up)된다.
상기와 같은 종래의 지능형 전력 반도체 집적회로의 레벨 쉬프터는 가장 널리 사용되는 형태이나, 각각의 Bi-LDMOS 트랜지스터의 면적이 크고 전류 레벨이 낮아 동작 속도가 떨어진다. 또한, 동작 속도를 높이기 위해서는 트랜지스터의 면적을 더욱 키워야 하는 단점이 있다.
도 3은 Uni-LDMOS를 사용한 종래의 지능형 전력 반도체 집적회로의 레벨 쉬프트 회로도이다.
일반적으로, 도 3에 도시된 레벨 쉬프트 회로는 상기 도 2에 도시된 레벨 시프트 회로의 문제를 해결하기 위하여 사용된다.
도 3에 도시된 레벨 쉬프트 회로는 도 1의 N형 Uni-LDMOS(130)와 P형 Uni-LDMOS(140)을 사용한 회로이다.
상기 N형 Uni-LDMOS(130)와 P형 Uni-LDMOS(140)들은, N형 Bi-LDMOS(110)와 P형 Bi-LDMOS(120)와는 달리, 드리프트 영역을 드레인에만 설치함으로써 드리프트 영역으로 인한 온 저항 증가를 감소시키고, 트랜지스터 면적도 줄일 수 있다는 장점이 있다.
도 3에 도시된 레벨 쉬프트 회로의 구성을 설명하면 다음과 같다.
도 3에 도시된 종래의 레벨 쉬프트 회로는 입력단과 레벨 쉬프트단 그리고 출력단으로 구성된다.
입력단 및 출력단의 구성은 도 2에 도시된 레벨 쉬프트 회로의 구성과 동일하다.
레벨 쉬프트단은 게이트 단자에 VP 전원이 연결되고 소오스 단자에 접점 N1이 연결되며 드레인 단자에 제1 N형 Uni-LDMOS(MN1)의 드레인 단자가 연결되는 제4 P형 Uni-LDMOS(MP4)와, 게이트 단자에 VP 전원이 연결되고 소오스 단자에 접점 N2가 연결되며 드레인 단자에 제4 N형 Uni-LDMOS(MN4)의 드레인 단자가 연결되는 제5 P형 Uni-LDMOS(MP5)와, 게이트 단자에 VN 전원이 연결되고 소오스 단자에 제1 N형 Uni-LDMOS(MN1)의 드레인 단자가 연결되며 드레인 단자에 제4 P형 Uni-LDMOS(MP4)의 드레인 단자가 연결되는 제4 N형 Uni-LDMOS(MN4)와, 게이트 단자에 VN 전원이 연결되고 소오스 단자에 접점 N3이 연결되며 드레인 단자에 제5 P형 Uni-LDMOS(MP5)의 드레인 단자가 연결되는 제5 N형 Uni-LDMOS(MN5)로 구성된다.
그리고, 제1 내지 제3 N형 Bi-LDMOS(MN1, MN2, MN3) 및 제1 내지 제3 P형 Bi-LDMOS(MP1, MP2, MP3)의 구성은 도 2와 동일하다.
상기와 같이 구성된 종래의 지능형 전력 반도체 집적회로의 레벨 쉬프트 회로의 동작을 설명하면 다음과 같다.
먼저, 레벨 쉬프트 회로의 전압 레벨 쉬프트 동작은 도 2에 도시된 레벨 쉬프트 회로의 동작과 동일하므로, 이하에서는 제4 및 제5 N형 Uni-LDMOS(MN4, MN5) 및 제4 및 제5 P형 Uni-LDMOS(MP4, MP5)의 동작을 상세하게 설명한다.
입력신호로 상기 인버터(INV)에 ‘Low’신호가 인가되면 ‘Low’신호를 출력함으로써 Vss 전원까지 풀 다운(Pull-down)되고, 반대로 입력신호로 상기 인버터(INV)에 ‘High’신호가 인가되면 ‘High’신호를 출력함으로써 Vpp 전원까지 풀 업(Pull-up)된다. 이는 도 2에 도시된 레벨 쉬프트 회로의 동작과 동일하다.
상기 제4 및 제5 P형 Uni-LDMOS(MP4, MP5)은 각각 제1 및 제2 P형 Uni-LDMOS(MP1, MP2)의 게이트-소오스 간에 고전압이 걸리지 않도록 하기 위한 제1 및 제2 보호 수단이고, 제5 N형 Uni-LDMOS(MN5)은 제3 N형 Uni-LDMOS(MN3)의 게이트-소오스 간에 고전압이 걸리지 않도록 하기 위한 제3 보호 수단이다.
즉, 상기 보호수단이 없이 도 3에 도시된 소자로 도 2와 같이 회로를 구성하여 Vdd=5V, Vpp=100V 인가하면, 노드 N1과 N2는 0V에서 100V까지 스윙한다. 제1 N형 Uni-LDMOS(MN1)와 제2 N형 Uni-LDMOS(MN2)의 게이트-소오스에는 5V 이상 인가되지 않기 때문에 문제가 없다. 하지만, 제1 P형 Uni-LDMOS(MP1)와 제2 P형 Uni-LDMOS(MP2)의 게이트-소오스에는 100V의 전압이 인가되고, 제3 P형 Uni-LDMOS(MP3)와 제3 N형 Uni-LDMOS(MN3)의 게이트-소오스 간에도 100V의 전압이 인가되어 트랜지스터가 손상되게 된다. 일반적으로, Uni-LDMOS 소자의 게이트와 소오스 사이에 인가될 수 있는 전압은 10V이하로 제한되기 때문이다.
따라서, 상기 보호수단을 포함하여 도 3에 도시된 바와 같이 회로를 구성하면, 제1 P형 Uni-LDMOS(MP1), 제2 P형 Uni-LDMOS(MP2), 제3 P형 Uni-LDMOS(MP3) 및 제3 N형 Uni-LDMOS(MN3)을 고전압으로부터 보호할 수 있다.
즉, 예를 들면, 상기 각각의 트랜지스터들의 문턱 전압이 2V라 하고, VP전원 93V, VN 전원 7V로 인가한다. 이렇게 하면, 제4 P형 Uni-LDMOS(MP4)와 제5 P형 Uni-LDMOS(MP5)에 의해 노드 N1, N2의 전압은 95V 에서 100V 사이를 스윙하기 때문에, 상기 제1 P형 Uni-LDMOS(MP1)와 제2 P형 Uni-LDMOS(MP2)의 게이트-소오스 사이에 고전압이 인가되는 것을 막을 수 있다. 또한, 제5 N형 Uni-LDMOS(MN5)에 의해 노드 N6의 전압은 0V에서 5V로 제한되기 때문에, 제3 N형 Uni-LDMOS(MN3)의 게이트-소오스에도 고전압이 걸리지 않게 된다.
그러나, Uni-LDMOS 소자는 Bi-LDMOS 소자에 비하여 면적이 작고, 전류 능력이 우수한 장점이 있지만, Uni-LDMOS 소자를 사용하여 레벨 쉬프트 회로를 구성하더라도, 상기 제1 P형 Uni-LDMOS(MP1), 제2 P형 Uni-LDMOS(MP2), 제3 P형 Uni-LDMOS(MP3) 및 제3 N형 Uni-LDMOS(MN3)을 고전압으로부터 보호하기 위한 보호수단과 보호수단에 전압을 인가하기 위한 회로 구성이 필요하므로 레벨 쉬프트 회로의 크기는 여전히 큰 문제점이 있으며 이는 결과적으로 IC의 면적을 크게하는 문제가 된다. 특히, 상기 LDMOS 소자는 고전압 소자로서 저전압 트랜지스터 보다 큰 면적을 차지하는데서 더욱 더 문제가 된다.
본 발명의 목적은, 지능형 전력 반도체 집적회로의 레벨 쉬프트 회로에 사용되는 Uni-LDMOS 소자를 고전압으로부터 보호하기 위한 수단을 제너 다이오드로 사용함으로써 집적회로의 면적을 줄이고자 함이다.
본 발명의 다른 목적은, 집적회로의 면적을 줄임으로써 지능형 전력 반도체 집적회로의 코스트를 다운시키고자 함이다.
상기와 같은 목적을 달성하기 위한 본 발명은, P형 Uni-LDMOS 및 N형 Uni-LDMOS를 이용하여 저전압 회로와 고전압 회로가 함께 집적된 지능형 전력 반도체 집적 회로(Smart Power IC)의 레벨 쉬프트 회로에 있어서, 상기 P형 Uni-LDMOS의 게이트-소오스 간에 고전압이 인가되지 않도록 보호하기 위한 제1 보호수단과 제2 보호수단을 구비하되, 상기 제1 보호수단 및 제2 보호수단은 P형 Uni-LDMOS와 제너다이오드 중 어느 하나이고, 상기 제1 보호수단 및 제2 보호수단은 각각 같은 소자로 구성되며, 상기 N형 Uni-LDMOS의 게이트-소오스 간에 고전압이 인가되지 않도록 보호하기 위한 제3 보호수단을 구비하되, 상기 제3 보호수단은 N형 Uni-LDMOS와 제너 다이오드 중 어느 하나인 것을 특징으로 한다.
또한, 상기 P형 Uni-LDMOS의 게이트-소오스 간에 고전압이 인가되지 않도록 보호하기 위한 제1 보호수단과 제2 보호수단을 구비하되, 상기 제1 보호수단은 제너 다이오드이고 제2 보호수단은 P형 Uni-LDMOS이며, 상기 N형 Uni-LDMOS의 게이트-소오스 간에 고전압이 인가되지 않도록 보호하기 위한 제3 보호수단을 구비하되, 상기 제3 보호수단은 제너 다이오드인 것을 특징으로 한다.
이하, 도 4 내지 도 8를 참조하여 본 발명에 따른 레벨 쉬프트 회로에 대하여 상세하게 설명한다.
<제1 실시예>
도 4는 본 발명의 제1 실시예에 따른 지능형 전력 반도체 집적회로의 레벨 쉬프트 회로도이다.
도 4에 도시된 종래의 레벨 쉬프트 회로는 입력단과 레벨 쉬프트단 그리고 출력단으로 구성된다.
입력단은 입력신호(Vin) 및 Vdd 전원에 직렬로 연결되는 인버터(INV)로 구성된다.
레벨 쉬프트단은 소오스 단자에 Vpp 전원이 연결되고 게이트 단자가 접점 N2에 연결된 제1 P형 Uni-LDMOS(MP1)와, 소오스 단자에 Vpp 전원이 연결되고 게이트 단자가 접점 N1에 연결된 제2 P형 Uni-LDMOS(MP2)와, 게이트 단자에 인버터(INV)의 출력단이 연결되고 소오스 단자에 Vss 전원이 연결된 제1 N형 Uni-LDMOS(MN1)와, 게이트 단자에 입력 전원(Vin)이 연결되고 소오스 단자에 Vss 전원이 연결된 제2 N형 Uni-LDMOS(MN2)와, 게이트 단자에 VP 전원이 연결되고 소오스 단자에 접점 N1이 연결되며 드레인 단자에 제1 N형 Uni-LDMOS(MN1)의 드레인 단자가 연결되는 제4 P형 Uni-LDMOS(MP4)와, 게이트 단자에 VP 전원이 연결되고 소오스 단자에 접점 N2가 연결되며 드레인 단자에 제4 N형 Uni-LDMOS(MN4)의 드레인 단자가 연결되는 제5 P형 Uni-LDMOS(MP5)와, 게이트 단자에 VN 전원이 연결되고 소오스 단자에 접점 N3이 연결되며 드레인 단자에 제5 P형 Uni-LDMOS(MP5)의 드레인 단자가 연결되는 제4 N형 Uni-LDMOS(MN4)로 구성된다.
상기 접점 N1는 제1 P형 Uni-LDMOS(MP1)의 드레인 단자, 제2 P형 Uni-LDMOS(MP2)의 게이트 단자 및 제4 P형 Uni-LDMOS(MP4)의 소오스 단자가 연결된 접점이고, 상기 접점 N2는 제2 P형 Uni-LDMOS(MP2)의 드레인 단자, 제5 P형 Uni-LDMOS(MP5)의 소오스 단자, 제3 P형 Uni-LDMOS(MP3)의 게이트 단자 및 제1 P형 Uni-LDMOS(MP1)의 게이트 단자가 연결된 접점이며, 상기 접점 N3은 제2 N형 Uni-LDMOS(MN2)의 드레인 단자, 제3 N형 Uni-LDMOS(MN3)의 게이트 단자 및 제4 N형 Uni-LDMOS(MN4)의 소오스 단자가 연결된 접점이다.
그리고, 출력단은 N2 접점에 게이트 단자가 연결되고 소오스 단자에 Vpp 전원이 연결되며 드레인 단자에 출력단이 연결되는 제3 P형 Uni-LDMOS(MP3)와, N2 접점에 게이트 단자가 연결되고 소오스 단자에 Vss 전원이 연결되며 드레인 단자에 출력단이 연결되는 제3 N형 Uni-LDMOS(MN3)로 구성된다.
상기와 같이 구성된 지능형 전력 반도체 집적회로의 동작을 설명하면 다음과 같다.
먼저, 입력신호로 상기 인버터(INV)에 ‘Low’신호가 인가되면 인버터(INV)는 ‘High’신호를 출력하여 상기 제1 N형 Uni-LDMOS(MN1)은 턴-온되고, 입력신호로부터 ‘Low’신호를 인가받은 제2 N형 Uni-LDMOS(MN2)는 턴-오프된다. 이어서, 접점 N1의 ‘Low’신호가 인가되어 제2 P형 Uni-LDMOS(MP2)은 턴-온되고 접점 N2의 ‘High’신호를 인가 받은 제1 P형 Uni-LDMOS(MP1)은 턴-오프된다. 접점 N2의 ‘High’신호를 인가 받은 제3 P형 Uni-LDMOS(MP3)은 턴-오프되고 제3 N형 Uni-LDMOS(MN3)은 턴-온되어 ‘Low’신호를 출력함으로써 Vss 전원까지 풀 다운(Pull-down)된다.
한편, 입력신호로 상기 인버터(INV)에 ‘High’신호가 인가되면 상기의 ‘Low’신호시의 동작과 마찬가지로 동작하여 ‘High’신호를 출력함으로써 Vdd 전원까지 풀 업(Pull-up)된다.
여기서, 상기 제4 및 제5 P형 Uni-LDMOS(MP4, MP5)은 각각 제1 및 제2 P형 Uni-LDMOS(MP1, MP2)의 게이트-소오스 간에 고전압이 걸리지 않도록 하기 위한 제1 및 제2 보호 수단이고, 제5 N형 Uni-LDMOS(MN5)은 제3 N형 Uni-LDMOS(MN3)의 게이트-소오스 간에 고전압이 걸리지 않도록 하기 위한 제3 보호 수단이다.
그러나, 제3 N형 Uni-LDMOS(MN3)는 단순히 래치 제1 P형 Uni-LDMOS(MP1)와 제2 P형 Uni-LDMOS(MP2)의 부하가 동일하도록 균형을 맞춰주기 위해서 삽입된 것이며, 제4 N형 Uni-LDMOS(MN4)와 달리 다른 트랜지스터를 보호하기 위한 것이 아니다. 따라서, 제1 P형 Uni-LDMOS(MP1)과 제2 P형 Uni-LDMOS(MP2)의 래치 동작은 반드시 각각의 부하를 동일하게 하지 않더라도 동작에 문제가 없다.
즉, 도 3에 도시된 종래의 레벨 쉬프트 회로에 대하여 설명한 바와 동일하게 동작이 된다. 즉, 상기 각각의 트랜지스터들의 문턱 전압이 2V라 하고, VP전원 93V, VN 전원 7V로 인가한다. 이렇게 하면, 제4 P형 Uni-LDMOS(MP4)와 제5 P형 Uni-LDMOS(MP5)에 의해 노드 N1, N2의 전압은 95V 에서 100V 사이를 스윙하기 때문에, 상기 제1 P형 Uni-LDMOS(MP1)와 제2 P형 Uni-LDMOS(MP2)의 게이트-소오스 사이에 고전압이 인가되는 것을 막을 수 있다. 또한, 제5 N형 Uni-LDMOS(MN5)에 의해 노드 N6의 전압은 0V~5V로 제한되기 때문에, 제3 N형 Uni-LDMOS(MN3)의 게이트-소오스에도 고전압이 걸리지 않게 된다.
따라서, 하나의 N형 Uni-LDMOS의 수량을 줄임으로써 종래의 레벨 쉬프트를 사용한 집적회로의 면적을 줄일 수 있게 되며, 또한 그 동작 특성은 종래와 동일한 작용 효과를 가지게 된다.
<제2 실시예>
도 5는 본 발명의 제2 실시예에 따른 지능형 전력 반도체 집적회로의 레벨 쉬프트 회로도이다.
도 5에 도시된 레벨 쉬프트 회로는 입력단과 레벨 쉬프트단 그리고 출력단으로 구성되고, 입력단과 출력단은 도 4에 도시된 회로와 동일하며, 레벨 쉬트단은 제5 N형 Uni-LDMOS(MN5) 대신에 제너 다이오드(ZL1)로 구성된다. 상기 제너 다이오드(ZL1)의 한쪽단은 제3 N형 Uni-LDMOS(MN3)의 게이트에 연결되고, 다른 한쪽 단은 제2 N형 Uni-LDMOS(MN2)의 드레인에 연결된다. 따라서, 제5 N형 Uni-LDMOS(MN5)에 전압을 인가하기 위한 전원(VN)도 필요 없게 된다. 다른 구성은 도 4에 도시된 레벨 쉬프트 회로와 동일하다.
여기서, 상기 제4 및 제5 P형 Uni-LDMOS(MP4, MP5)은 각각 제1 및 제2 P형 Uni-LDMOS(MP1, MP2)의 게이트-소오스 간에 고전압이 걸리지 않도록 하기 위한 제1 및 제2 보호 수단이고, 제너 다이오드(ZL1)는 제3 N형 Uni-LDMOS(MN3)의 게이트-소오스 간에 고전압이 걸리지 않도록 하기 위한 제3 보호 수단이다.
일반적으로, 제너 다이오드(Zener diode)는 정전압이나 기준전원을 얻기 위해서 자주 사용되는 소자이며, 제너 다이오드는 보통 다이오드와는 달리 역방향으로 전압을 걸어 사용한다.
즉, 도 5에 도시된 제너 다이오드(ZL1)는 접점 N3에 걸리는 전압으로부터 저항 등을 통해 제너 다이오드(ZL1)에 정전류를 흘려 접점 N3에 걸리는 전압과 제너 다이오드를 전기적으로 분리해 줌으로써, 제너 다이오드(ZL1)는 N3에 걸리는 전압에 영향을 받지 않고 안정된 전압을 제3 N형 Uni-LDMOS(MN3)에 공급해 주게된다.
예를 들면, 항복(breakdown) 전압이 5V인 제너 다이오드를 사용하면, 노드 N3의 전압 스윙이 0V 에서 5V로 제한되기 때문에, 제3 N형 Uni-LDMOS(MN3)의 게이트-소오스 사이의 전압도 5V 이하로 제한할 수 있게 된다. 즉, 상기 제너 다이오드(ZL1)은 제3 N형 Uni-LDMOS(MN3)의 게이트-소오스 간에 고전압이 걸리는 걸을 방지하는 보호수단이 된다.
따라서, 제너 다이오드의 면적이 Uni-LDMOS와 같은 고전압 소자보다 훨씬 작은 면적으로 구현 가능하기 때문에, 도 4에 도시된 제1 실시예에 따른 레벨 쉬프터보다도 면적을 더 감소시킬 수 있게 된다.
또한, 도 4에서 제3 N형 Uni-LDMOS(MN3)의 게이트 단자에 전압을 인가하기 바이어스 전압(VN)도 불필요해짐으로써 바이어스 회로도 더 간단해지고, 바이어스 전압(VN)을 연결하기 위한 라우팅 면적도 절감될 수 있게 된다.
<제3 실시예>
도 6는 본 발명의 제3 실시예에 따른 지능형 전력 반도체 집적회로의 레벨 쉬프트 회로도이다.
도 6에 도시된 레벨 쉬프트 회로는 입력단과 레벨 쉬프트단 그리고 출력단으로 구성되고, 입력단과 출력단은 도 4 내지 도 5에 도시된 회로와 동일하며, 레벨 쉬트단은 도 5에 도시된 제4 P형 Uni-LDMOS(MP4) 대신에 제너 다이오드(ZL2)로 구성된다. 상기 제너 다이오드(ZL2)의 한쪽단은 전원 Vpp에 연결되고, 다른 한쪽 단은 접점 N1에 연결된다. 여기서, 접점 N1은 제1 N형 Uni-LDMOS(MN1)의 드레인 단자, 제1 P형 Uni-LDMOS(MP1)의 드레인 단자 및 제2 P형 Uni-LDMOS(MP2)의 게이트 단자에 연결된 접점이다. 다른 구성은 도 4에 도시된 레벨 쉬프트 회로와 동일하다.
여기서, 상기 제너 다이오드(ZL2), 제5 P형 Uni-LDMOS(MP5) 및 제너 다이오드(ZL1)은 각각 제1, 제2 P형 Uni-LDMOS(MP1, MP2) 및 제3 N형 Uni-LDMOS(MN3)의 게이트-소오스 간에 고전압이 걸리지 않도록 하기 위한 제1, 제2 및 제3 보호 수단이다.
제너 다이오드(ZL2)의 동작 특성은 도 5에 도시된 제너 다이오드(ZL1)의 동작 특성과 동일하며, 레벨 쉬프트 회로의 동작 역시 도 5에 도시된 레벨 쉬프트 회로의 동작과 동일하다.
따라서, 제너 다이오드의 면적이 Uni-LDMOS와 같은 고전압 소자보다 훨씬 작은 면적으로 구현 가능하기 때문에, 도 4 및 도 5에 도시된 제1 실시예 및 제2 실시예에 따른 레벨 쉬프터보다도 면적을 더 감소시킬 수 있게 된다.
<제4 실시예>
도 7는 본 발명의 제4 실시예에 따른 지능형 전력 반도체 집적회로의 레벨 쉬프트 회로도이다.
도 7에 도시된 레벨 쉬프트 회로는 입력단과 레벨 쉬프트단 그리고 출력단으로 구성되고, 입력단과 출력단은 도 4 내지 도 6에 도시된 회로와 동일하며, 레벨 쉬트단은 도 4에 도시된 제4 P형 Uni-LDMOS(MP4) 및 제5 P형 Uni-LDMOS(MP5) 대신에 제너 다이오드(ZL2) 및 제너 다이오드(ZL3)로 구성된다. 상기 제너 다이오드(ZL2)의 한쪽단은 전원 Vpp에 연결되며 다른 한쪽 단은 접점 N1에 연결되고, 제너 다이오드(ZL3)의 한쪽단은 전원 Vpp에 연결되며 다른 한쪽 단은 접점 N2에 연결된다. 여기서, 접점 N1은 제1 N형 Uni-LDMOS(MN1)의 드레인 단자, 제1 P형 Uni-LDMOS(MP1)의 드레인 단자 및 제2 P형 Uni-LDMOS(MP2)의 게이트 단자에 연결된 접점이며, 접점 N2는 제1 P형 Uni-LDMOS(MP1)의 게이트 단자, 제2 P형 Uni-LDMOS(MP2)의 드레인 단자 및 제3 P형 Uni-LDMOS(MP3)의 게이트 단자에 연결된 접점이다. 다른 구성은 도 4에 도시된 레벨 쉬프트 회로와 동일하다.
여기서, 상기 제너 다이오드(ZL2), 제너 다이오드(ZL3) 및 제5 N형 Uni-LDMOS(MN5)은 각각 제1, 제2 P형 Uni-LDMOS(MP1, MP2) 및 제3 N형 Uni-LDMOS(MN3)의 게이트-소오스 간에 고전압이 걸리지 않도록 하기 위한 제1, 제2 및 제3 보호 수단이다.
제너 다이오드(ZL2, ZL3)의 동작 특성은 도 5에 도시된 제너 다이오드(ZL1)의 동작 특성과 동일하며, 레벨 쉬프트 회로의 동작 역시 도 5에 도시된 레벨 쉬프트 회로의 동작과 동일하다.
따라서, 제너 다이오드의 면적이 Uni-LDMOS와 같은 고전압 소자보다 훨씬 작은 면적으로 구현 가능하기 때문에, 도 4에 도시된 제1 실시예에 따른 레벨 쉬프터보다도 면적을 더 감소시킬 수 있게 된다.
또한, 도 4에서 제3 및 제4 P형 Uni-LDMOS(MP3, MP4)의 게이트 단자에 전압을 인가하기 바이어스 전압(VP)도 불필요해짐으로써 바이어스 회로도 더 간단해지고, 바이어스 전압(VP)을 연결하기 위한 라우팅 면적도 절감될 수 있게 된다.
<제5 실시예>
도 8는 본 발명의 제5 실시예에 따른 지능형 전력 반도체 집적회로의 레벨 쉬프트 회로도이다.
도 8에 도시된 레벨 쉬프트 회로는 입력단과 레벨 쉬프트단 그리고 출력단으로 구성되고, 입력단과 출력단은 도 4 내지 도 7에 도시된 회로와 동일하며, 레벨 쉬트단은 도 4에 도시된 제5 N형 Uni-LDMOS(MN5), 제4 P형 Uni-LDMOS(MP4) 및 제5 P형 Uni-LDMOS(MP5) 대신에 제너 다이오드(ZL1, ZL2, ZL3)로 구성된다. 상기 제너 다이오드(ZL1, ZL2, ZL3)의 구성은 도 5 내지 도 7의 제너 다이오드(ZL1, ZL2, ZL3)와 동일하다.
여기서, 상기 제너 다이오드(ZL2), 제너 다이오드(ZL3) 및 제너 다이오드(ZL1)은 각각 제1, 제2 P형 Uni-LDMOS(MP1, MP2) 및 제3 N형 Uni-LDMOS(MN3)의 게이트-소오스 간에 고전압이 걸리지 않도록 하기 위한 제1, 제2 및 제3 보호 수단이다.
상기와 같은 본 발명에 따른 제5 실시예의 제너 다이오드(ZL1, ZL2, ZL3)의 동작 특성은 도 5 에 도시된 제너 다이오드(ZL1)의 동작 특성과 동일하며, 레벨 쉬프트 회로의 동작 역시 도 5에 도시된 레벨 쉬프트 회로의 동작과 동일하다.
따라서, 제너 다이오드의 면적이 Uni-LDMOS와 같은 고전압 소자보다 훨씬 작은 면적으로 구현 가능하기 때문에, 도 4에 도시된 제1 실시예에 따른 레벨 쉬프터보다도 면적을 더 감소시킬 수 있게 된다.
또한, 도 4에서 제3 및 제4 P형 Uni-LDMOS(MP3, MP4)의 게이트 단자에 전압을 인가하기 바이어스 전압(VP)과 제3 및 제4 N형 Uni-LDMOS(MN3, MN4)의 게이트 단자에 전압을 인가하기 바이어스 전압(VN)도 불필요하므로, 도 4 내지 도 7에 도시된 레벨 쉬프터 보다 바이어스 회로도 더 간단해지고, 바이어스 전압(VP, VN)을 연결하기 위한 라우팅 면적도 절감될 수 있게 된다.
본 발명에 따르면, 지능형 전력 반도체 집적회로의 크기가 종래의 집적회로 의 면적을 감소시키게 된다.
또한, 본 발명에 따르면, 전류 구동 능력이 우수한 Uni-LDMOS를 사용하여 레벨 쉬프터 회로를 간단화 함으로써 코스트를 다운시키게 된다.
도 1은 고전압 회로에 일반적으로 사용되는 고전압 트랜지스터의 심볼들을 도시한 것이다.
도 2는 Bi-LDMOS를 사용한 종래의 지능형 전력 반도체 집적회로의 레벨 쉬프트 회로도이다.
도 3은 Uni-LDMOS를 사용한 종래의 지능형 전력 반도체 집적회로의 레벨 쉬프트 회로도이다.
도 4는 본 발명의 제1 실시예에 따른 지능형 전력 반도체 집적회로의 레벨 쉬프트 회로도이다.
도 5는 본 발명의 제2 실시예에 따른 지능형 전력 반도체 집적회로의 레벨 쉬프트 회로도이다.
도 6는 본 발명의 제3 실시예에 따른 지능형 전력 반도체 집적회로의 레벨 쉬프트 회로도이다.
도 7은 본 발명의 제4 실시예에 따른 지능형 전력 반도체 집적회로의 레벨 쉬프트 회로도이다.
도 8은 본 발명의 제5 실시예에 따른 지능형 전력 반도체 집적회로의 레벨 쉬프트 회로도이다.
<도면의 주요한 부분에 대한 부호의 설명>
110 ; N형 Bi-LDMOS 120 ; P형 Bi-LDMOS
130 ; N형 Uni-LDMOS 140 ; P형 Uni-LDMOS

Claims (3)

  1. P형 Uni-LDMOS 및 N형 Uni-LDMOS를 이용하여 저전압 회로와 고전압 회로가 함께 집적된 지능형 전력 반도체 집적 회로(Smart Power IC)의 레벨 쉬프트 회로에 있어서,
    상기 P형 Uni-LDMOS의 게이트-소오스 간에 고전압이 인가되지 않도록 보호하기 위한 제1 보호수단과 제2 보호수단을 구비하되, 상기 제1 보호수단 및 제2 보호수단은 P형 Uni-LDMOS와 제너다이오드 중 어느 하나이고, 상기 제1 보호수단 및 제2 보호수단은 각각 같은 소자로 구성되며,
    상기 N형 Uni-LDMOS의 게이트-소오스 간에 고전압이 인가되지 않도록 보호하기 위한 제3 보호수단을 구비하되, 상기 제3 보호수단은 N형 Uni-LDMOS와 제너 다이오드 중 어느 하나인 지능형 전력 반도체 집적회로의 레벨 쉬프터 회로.
  2. P형 Uni-LDMOS 및 N형 Uni-LDMOS를 이용하여 저전압 회로와 고전압 회로가 함께 집적된 지능형 전력 반도체 집적 회로(Smart Power IC)의 레벨 쉬프트 회로에 있어서,
    상기 P형 Uni-LDMOS의 게이트-소오스 간에 고전압이 인가되지 않도록 보호하기 위한 제1 보호수단과 제2 보호수단을 구비하되, 상기 제1 보호수단은 제너 다이오드이고 제2 보호수단은 P형 Uni-LDMOS이며,
    상기 N형 Uni-LDMOS의 게이트-소오스 간에 고전압이 인가되지 않도록 보호하기 위한 제3 보호수단을 구비하되, 상기 제3 보호수단은 제너 다이오드인 지능형 전력 반도체 집적회로의 레벨 쉬프터 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 제너 다이오드의 항복(breakdown)전압이 5V 인 지능형 전력 반도체 집적회로의 레벨 쉬프트 회로.
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