KR100774893B1 - 레벨 쉬프터 회로 - Google Patents

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KR100774893B1
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차철웅
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전자부품연구원
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Abstract

본 발명은 레벨 쉬프터 회로에 관한 것으로서, 저전압의 입력을 고전압 레벨로 바꾸어주는 레벨 쉬프터부의 풀업피모스의 Vgs(게이트-소스 전압)을 풀업피모스의 Vgs 브레이크다운 전압(Breakdown Voltage)보다 낮은 전압값으로 제한하는 전압 제어부를 구비하고, 레벨 쉬프터부의 풀업피모스의 풀업 시간을 단축시켜주는 풀업 시간 단축부를 구비하는 것을 특징으로 한다.
본 발명에 의하면 레벨 쉬프터부의 풀업피모스의 Vgs 브레이크다운 현상을 방지하여 소자를 보호할 수 있으며, 레벨 쉬프터부의 풀업피모스의 풀업 시간을 단축시켜 데이터 처리 속도를 향상시킬 수 있다.
게이트-소스 브레이크다운, 제너 다이오드, 부트스트랩, 레벨 쉬프터

Description

레벨 쉬프터 회로 { Level shifter circuit }
도 1은 일반적인 레벨 쉬프터 회로의 구성을 나타낸 회로도.
도 2는 본 발명의 레벨 쉬프터 회로의 일 실시예를 나타낸 회로도.
도 3은 하이(HIGH) 신호가 입력되는 경우, 본 발명의 레벨 쉬프터 회로의 동작을 나타낸 회로도.
도 4는 로우(LOW) 신호가 입력되는 경우, 본 발명의 레벨 쉬프터 회로의 동작을 나타낸 회로도.
도 5는 일반적인 레벨 쉬프터 회로와 본 발명의 레벨 쉬프터 회로의 풀업시간을 비교한 그래프.
도 6은 본 발명의 전압 출력부가 입력 전압이 서로 분리되어 각각 다른 전압값으로 구동되는 모습을 나타낸 그래프.
도 7은 본 발명의 레벨 쉬프터 회로의 다른 실시예를 나타낸 회로도.
도 8은 본 발명의 레벨 쉬프터 회로의 또 다른 실시예를 나타낸 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 200 : 레벨 쉬프터부 120, 220 : 전압 제어부
140, 240 : 풀업 시간 단축부 160, 260 : 전압 출력부
본 발명은 레벨 쉬프터회로에 관한 것이다.
일반적으로, 대부분의 평판 디스플레이(Flat Panel Display : FPD) 구동회로는 저전압의 입력을 받아 고전압의 출력을 제공한다.
즉, 2.5V 에서 3.3V 정도의 저전압의 영상 데이터 및 제어신호를 입력받아 10V 혹은 100V 이상의 고전압의 구동 전압을 출력한다.
따라서, 평판 디스플레이 구동회로에는 내부적으로 저전압과 고전압 사이를 인터페이스하기 위한 장치가 필요한데, 이러한 역할을 하는 것이 레벨 쉬프터(Level Shifter)이다.
도 1은 일반적인 레벨 쉬프터 회로의 구성을 나타낸 회로도이다.
먼저, 로우(LOW) 상태의 입력신호(IN)가 입력되면, 제1 NMOS(MN1)는 턴 온되고, 제2 NMOS(MN2)는 턴 오프된다.
따라서, 상기 턴 온된 제1 NMOS(MN1)의 드레인에 연결된 제1 출력(OUT1)은 GND 전위를 갖게 되고, 상기 제1 출력(OUT1)을 입력으로 받는 제2 PMOS(MP2)는 제1 출력의 전압 하강으로 인해 게이트 전압이 감소하여 턴 온된다.
이어 상기 제2 PMOS(MP2)의 드레인에 연결된 제2 출력(OUT2)은 VDDH로 충전되고, 이때 상기 제2 출력(OUT2)을 입력으로 받는 제1 PMOS(MP1)는 턴 오프된다.
이러한 기존의 레벨 쉬프터 회로의 경우, 고전압 레벨 변환시 Vgs(게이트-소 스 전압) 브레이크다운(Breakdown) 현상이 발생하여 소자가 파괴되는 문제점이 있다.
일반적으로 트랜지스터의 Vgs 브레이크다운 전압은 Vds(드레인-소스 전압) 브레이크다운 전압에 비해 매우 낮게 형성된다. 예를 들어, 고압용 공정인 1 um DMOS 공정의 경우, Vds 브레이크다운 전압은 320V 인데 반하여, Vgs 브레이크다운 전압은 20V 내외로 제한하고 있다.
상기 VDDH 공급전압이 수볼트 내외의 작은 전압일 경우에는 문제가 되지 않을 수 있으나, 수십/수백볼트의 고전압일 경우, Vgs 브레이크다운 현상으로 소자가 파괴된다.
따라서, 이러한 형태의 레벨 쉬프터 회로는 평판 디스플레와 같은 고전압 구동회로에는 적용할 수 없다.
그리고, 종래의 레벨 쉬프터 회로의 경우, 트랜지스터가 래치(Latch)구조로 이루어짐으로 인해 입력신호(IN)에 따른 스위칭시 비교적 긴 전달지연시간(Propagation Delay)이 발생하여, 레벨 쉬프터의 데이터 처리 속도가 저하되는 문제점이 있다.
따라서, 본 발명의 목적은 고전압 레벨 변환시 풀업피모스의 Vgs 브레이크다운(Breakdown) 현상을 방지할 수 있는 레벨 쉬프터 회로를 제공하는데 있다.
본 발명의 다른 목적은 풀업피모스의 풀업 시간을 단축시켜 데이터 처리 속도를 향상시키는 레벨 쉬프터 회로를 제공하는데 있다.
본 발명의 레벨 쉬프터 회로의 바람직한 실시예는, 입력 전압을 상기 입력 전압보다 높은 전압 레벨로 바꾸어주며, 서로 위상이 반대인 입력 신호를 입력받는 제1 NMOS 및 제2 NMOS와, 고전압(VDDH)이 공통으로 소스에 인가되고 상대방 드레인이 각각 게이트에 연결된 제1 PMOS 및 제2 PMOS로 이루어지는 레벨 쉬프터부와, 상기 제1 PMOS 및 제2 PMOS의 Vgs를 상기 제1 PMOS 및 제2 PMOS의 Vgs 브레이크다운 전압(Breakdown Voltage)보다 낮은 전압값으로 제한하는 전압 제어부와, 상기 레벨 쉬프터부의 출력 전압을 입력받는 제3 PMOS와, 상기 입력 전압을 입력받는 제3 NMOS로 이루어지며, 상기 제3 PMOS 및 제3 NMOS의 스위칭을 통해 소정의 전압을 출력하는 전압 출력부를 포함하는 것을 특징으로 한다.
여기서, 상기 제1 PMOS 및 제2 PMOS가 턴 온 되었을 때, 상기 제1 PMOS 및 제2 PMOS의 드레인 전압이 고전압(VDDH)으로 충전되는 시간을 단축시켜 주는 풀업 시간 단축부를 더 포함하는 것을 특징으로 한다.
이하, 도 2 내지 도 8을 참조하여 본 발명의 레벨 쉬프터 회로에 대해 상세히 설명한다.
도 2는 본 발명의 레벨 쉬프터 회로의 일 실시예를 나타낸 회로도이다.
이에 도시된 바와 같이, 회로의 입력 전압을 구동 전압인 고전압 레벨로 바꾸어주는 레벨 쉬프터부(100)와, 상기 레벨 쉬프터부(100)의 풀업피모스의 Vgs 를 일정한 전압값으로 제한하여 상기 풀업피모스의 Vgs 브레이크다운을 방지하는 전압 제어부(120-1)(120-2)와, 상기 레벨 쉬프터부(100)의 풀업피모스의 풀업시, 풀업 시간을 단축시켜 주는 풀업시간 단축부(140-1)(140-2)와, 상기 레벨 쉬프터부(100)의 출력 전압 및 상기 회로의 입력 전압을 입력받아 버퍼링하여 출력하는 전압 출력부(160)로 이루어진다.
여기서, 상기 레벨 쉬프터부(100)는 래치(Latch) 구조의 풀업피모스인 제1 PMOS(MP1) 및 제2 PMOS(MP2)와, 회로의 입력 전압을 인가받아 구동되는 풀다운엔모스인 제1 NMOS(MN1) 및 제2 NMOS(MN2)로 구성된다.
상기 제1 PMOS(MP1)는 상기 제2 NMOS(MN2)의 드레인 전압을 입력으로 받고, 상기 제2 PMOS(MP2)는 상기 제1 NMOS(MN1)의 드레인 전압을 입력으로 받는다.
상기 전압 제어부(120-1)(120-2)는 제너 다이오드(Zener Diode)로 이루어지는데, 상기 제너 다이오드는 캐소드(Cathode)가 고전압(VDDH)과 연결되고, 애노드(Anode)가 상기 제1 PMOS(MP1) 및 제2 PMOS(MP2)의 드레인에 각각 연결된다.
즉, 상기 제너 다이오드는 상기 고전압(VDDH)에 대해 역방향으로 연결되어, 상기 제1 NMOS(MN1) 및 제2 NMOS(MN2)의 드레인의 전압을 일정한 값 예를 들어, VDDH 또는 (VDDH-VZ) 전압으로 제한하는 역할을 한다. 여기서, VZ 는 제너 항복 전압(Zener Breakdown Voltage)을 말한다.
상기 제1 NMOS(MN1) 및 제2 NMOS(MN2)의 드레인의 전압을 VDDH 또는 (VDDH-VZ) 전압으로 제한함으로써, 상기 제1 NMOS(MN1) 및 제2 NMOS(MN2)의 드레인 전압을 각각 입력으로 받는 제2 PMOS(MP2) 및 제1 PMOS(MP1)의 Vgs 를 Vgs 브레이크다운 전압보다 작게하여 Vgs 브레이크다운 현상을 방지할 수 있다.
상기 풀업시간 단축부(140-1)(140-2)는 스피드업 PMOS(MP3 및 MP4)와, 부트스트랩(Bootstrap) 커패시터(Cboost1 및 Cboost2)와, 상기 스피드업 PMOS(MP3 및 MP4)의 게이트 전압을 VDDH 이상으로 올라가지 않도록 하여 상기 스피드업 PMOS(MP3 및 MP4)의 Vgs 브레이크다운 현상을 방지하는 다이오드(D1 및 D2)로 이루어진다.
상기 풀업시간 단축부(140-1)(140-2)는 상기 제1 PMOS(MP1) 및 제2 PMOS(MP2)가 턴 온되어 제1 PMOS(MP1) 및 제2 PMOS(MP2)의 드레인측 전압이 VDDH로 풀업되는 경우, 상기 풀업되는 시간을 단축시켜준다.
상기 전압 출력부(160)는 상기 레벨 쉬프터부(100)의 출력 전압을 입력으로 받는 풀업피모스(MP5)와, 상기 회로의 입력 전압을 입력으로 받는 풀다운엔모스(MN3)로 이루어진다.
도 3은 하이(HIGH) 신호가 입력되는 경우, 본 발명의 레벨 쉬프터 회로의 동작을 나타낸 회로도이다.
이에 도시된 바와 같이, 하이(HIGH) 상태의 입력 신호가 입력(IN)되는 경우, 제1 NMOS(MN1)는 턴 오프되고, 제2 NMOS(MN2)는 턴 온된다.
상기 제2 NMOS(MN2)가 턴 온됨에 따라, 상기 제2 NMOS(MN2)의 드레인측 출력을 입력으로 받는 제1 PMOS(MP1)는 제2 NMOS(MN2)의 드레인 측의 전압 하강으로 인해 게이트 전압이 감소하여 턴 온된다.
이때, 상기 전압 제어부(120-2)가 작동하여 상기 제2 NMOS(MN2)의 드레인 전압이 GND로 떨어지지 않도록 하는데, 이는 제1 PMOS(MP1)의 Vgs 브레이크다운 현상을 방지하기 위한 것이다.
만약, 상기 전압 제어부(120-2)가 없다면 상기 제2 NMOS(MN2)가 턴 온되는 경우, 상기 제2 NMOS(MN2)의 드레인 전압은 GND로 떨어지게 되는데, 이때 상기 제2 NMOS(MN2)의 드레인 전압을 입력으로 받는 제1 PMOS(MP1)의 Vgs 전압은 VDDH가 되어 Vgs 브레이크다운 현상을 일으키게 된다.
따라서, 상기 전압 제어부(120-2)를 구비함으로써, 상기 제2 NMOS(MN2)가 턴 온 되었을 때, 상기 제2 NMOS(MN2)의 드레인 전압이 고전압(VDDH)과 제너 다이오드(Z2)에 의해 발생된 제너 항복 전압(Zener Breakdown Voltage : VZ)의 차 즉,(VDDH-VZ)에 해당하는 전압이 되게 하여 제1 PMOS(MP1)의 Vgs 브레이크다운을 방지한다.
상기 제1 PMOS(MP1)가 턴 온되면, 제1 PMOS(MP1)의 드레인 측 전압은 VDDH로 충전되는데, 이때 상기 풀업시간 단축부(140-1)는 상기 제1 PMOS(MP1)의 드레인 측 전압이 VDDH로 충전되는 시간을 단축하여 준다.
즉, 레벨 쉬프터부(100)의 풀업시, 풀업피모스(MP1 및 MP2)와 풀다운 엔모스(MN1 및 MN2)의 상호작용으로 인해 지연시간이 발생하는데, 스피드업 PMOS(MP3)를이용하여 제1 PMOS(MP1)의 드레인 측 전압이 VDDH로 충전되는 시간을 줄여준다.
여기서, 상기 스피드업 PMOS(MP3)의 소스를 VDDH에 연결하고, 스피드업 PMOS(MP3)의 드레인을 제1 PMOS(MP1)의 드레인과 연결하여 상기 제1 PMOS(MP1)의 드레인 전압이 빠른 시간에 VDDH로 충전되도록 한다.
그러나, 상기 스피드업 PMOS(MP3)도 Vgs 브레이크다운이 일어날 염려가 있으므로 이를 방지하기 위해, 저전압(VDDL)과 스피드업 PMOS(MP3)의 게이트 사이에 부트스트랩(Bootstrap) 커패시터(Cboost1 )를 연결하고, 고전압(VDDH)와 스피드업 PMOS(MP3)의 게이트 사이에 다이오드(D1)를 연결한다.
여기서, 상기 부트스트랩(Bootstrap) 커패시터(Cboost1 )는 C 노드의 전압(스피드업 PMOS(MP3)의 게이트 전압)이 회로의 입력 신호에 따라 VDDL 전압 만큼 변하도록 한다.
즉, 상기 부트스트랩(Bootstrap) 커패시터(Cboost1 )는 양단의 전압차가 일정하도록 유지하는데, 이에 의하면 입력 신호로 하이(HIGH) 신호가 입력되다 로우(LOW) 신호가 입력되는 경우, 상기 C 노드의 전압은 (VDDH-VDDL)에서 VDDH 전압으로 바뀌게 된다.
상기 C 노드의 전압은 VDDH 이상으로 올라가지 않게 되는데, 이는 상기 다이 오드(D1) 때문이다. 즉, 상기 다이오드(D1)는 고전압(VDDH)에 대해 역방향으로 연결되어, 상기 스피드업 PMOS(MP3)의 게이트 전압이 VDDH 이상으로 올라가는 경우 전류가 고전압(VDDH)쪽으로 흐르게 한다.
이와 같이, 스피드업 PMOS(MP3)의 게이트 전압이 부트스트랩(Bootstrap) 커패시터(Cboost1 )와 다이오드(D1)에 의해 (VDDH-VDDL)과 VDDH 전압 사이에서 변하므로, Vgs 브레이크다운 현상을 방지할 수 있다.
상기 제1 PMOS(MP1)의 드레인 측 전압이 VDDH로 충전되면, 상기 제1 PMOS(MP1)의 드레인 전압을 입력으로 받는 제2 PMOS(MP2)는 턴 오프된다.
여기서, 상기 전압 출력부(160)의 풀업피모스(MP5)는 상기 제2 NMOS(MN2)의 드레인 전압인 (VDDH-VZ)을 입력으로 받아 턴 온되며, 상기 전압 출력부(160)의 풀다운엔모스(MN3)는 턴 오프된다. 따라서, 전압 출력부(160)는 VDDH 전압을 출력하게 된다.
도 4는 로우(LOW) 신호가 입력되는 경우, 본 발명의 레벨 쉬프터 회로의 동작을 나타낸 회로도이다.
이에 도시된 바와 같이, 로우(LOW) 상태의 입력 신호가 입력(IN)되면 제1 NMOS(MN1)는 턴 온되고, 제2 NMOS(MN2)는 턴 오프된다.
상기 제1 NMOS(MN1)가 턴 온됨에 따라, 상기 제1 NMOS(MN1)의 드레인측 출력을 입력으로 받는 제2 PMOS(MP2)는 제1 NMOS(MN1)의 드레인 측의 전압 하강으로 인 해 게이트 전압이 감소하여 턴 온된다.
이때, 상기 전압 제어부(120-1)가 작동하여 상기 제1 NMOS(MN1)의 드레인 전압이 GND로 떨어지지 않도록 하는데, 이는 제2 PMOS(MP2)의 Vgs 브레이크다운 현상을 방지하기 위한 것이다.
상기 전압 제어부(120-1)가 작동함으로써, 상기 제1 NMOS(MN1)가 턴 온 되었을 때, 상기 제1 NMOS(MN1)의 드레인 전압이 (VDDH-VZ)에 해당하는 전압이 되어 제2 PMOS(MP2)의 Vgs 브레이크다운을 방지할 수 있다.
상기 제2 PMOS(MP2)가 턴 온되면, 제2 PMOS(MP2)의 드레인 측 전압은 VDDH로 충전되는데, 이때 상기 풀업시간 단축부(140-2)는 상기 제2 PMOS(MP2)의 드레인 측 전압이 VDDH로 충전되는 시간을 단축하여 준다.
즉, 상기 풀업시간 단축부(140-2)의 스피드업 PMOS(MP4)를이용하여 제2 PMOS(MP2)의 드레인 측 전압이 VDDH로 충전되는 시간을 줄여주는데, 상기 스피드업 PMOS(MP4)의 Vgs 브레이크다운을 방지하기 위해, 저전압(VDDL)과 스피드업 PMOS(MP4)의 게이트 사이에 부트스트랩(Bootstrap) 커패시터(Cboost2 )를 연결하고, 고전압(VDDH)와 스피드업 PMOS(MP4)의 게이트 사이에 다이오드(D2)를 연결한다.
상기 부트스트랩(Bootstrap) 커패시터(Cboost2 )와 다이오드(D2)에 의해 스피드업 PMOS(MP4)의 게이트 전압이 (VDDH-VDDL)과 VDDH 전압 사이에서 변하게 되므로, 게이트-소스간 전압을 Vgs 브레이크다운 전압보다 작게하여 Vgs 브레이크다운 현 상을 방지할 수 있다.
상기 제2 PMOS(MP2)의 드레인 측 전압이 VDDH로 충전되면, 상기 제2 PMOS(MP2)의 드레인 전압을 입력으로 받는 제1 PMOS(MP1)는 턴 오프된다.
여기서, 상기 전압 출력부(160)의 풀업피모스(MP5)는 상기 제2 NMOS(MN2)의 드레인 전압인 VDDH를 입력으로 받아 턴 오프되며, 상기 전압 출력부(160)의 풀다운엔모스(MN3)는 턴 온된다. 따라서, 전압 출력부(160)는 GND 전압을 출력하게 된다.
본 발명에 의하면, 전압 제어부(120-1)(120-2)에 의해 풀업피모스(MP1 및 MP2)의 Vgs 브레이크다운을 방지할 수 있으며, 풀업시간 단축부(140-1)(140-2)에 의해 상기 풀업피모스(MP1 및 MP2)의 풀업 시간을 줄일 수 있어 빠른 동작을 가능하게 한다.
도 5는 일반적인 레벨 쉬프터 회로와 본 발명의 레벨 쉬프터 회로의 풀업시간을 비교한 그래프이다. 이에 도시된 바와 같이, 본 발명의 레벨 쉬프터 회로에 의하면 약 20 %의 속도 향상이 이루어짐을 볼 수 있다.
그리고, 전압 출력부(160)의 풀업피모스(MP5)와, 풀다운엔모스(MN3)의 입력 전압이 분리되어 각각 일정한 전압값으로 구동되기 때문에, Vgs 브레이크다운 현상을 방지할 수 있다.
즉, 도 6에 도시된 바와 같이, 본 발명의 전압 출력부는 입력 전압이 서로 분리되어 각각 다른 전압값으로 구동되며, Vgs의 전압 크기가 일정한 값으로 제한되므로 Vgs 브레이크다운 현상을 방지할 수 있다.
상기 전압 출력부의 풀업피모스(MP5)의 경우, 하이(HIGH) 신호가 입력되었을 때 전압 제어부(120-2)에 의해 (VDDH-VZ) 전압을 입력받아 턴 온되며, 로우(LOW) 신호가 입력되었을 때 VDDH 전압을 입력받아 턴 오프된다.
만약, 전압 제어부(120-2)가 없었다면, 하이(HIGH) 신호가 입력되었을 때 GND 전압을 입력받게 되는데, 이 경우 Vgs 브레이크다운 현상을 일으켜 소자가 파괴될 수 있다.
상기 전압 출력부의 풀다운엔모스(MN3)의 경우, 하이(HIGH) 신호가 입력되었을 때 GND 전압을 입력받아 턴 오프되며, 로우(LOW) 신호가 입력되었을 때 VDDL 전압을 입력받아 턴 온된다.
이와 같이, 풀업피모스(MP5)는 (VDDH-VZ) ~ VDDH 전압을 입력으로 받고, 풀다운엔모스(MN3)는 GND ~ VDDL 전압을 입력으로 받아 구동되므로, Vgs의 전압 크기가 일정한 값으로 제한되어 Vgs 브레이크다운 현상을 방지할 수 있다.
도 7은 본 발명의 레벨 쉬프터 회로의 다른 실시예를 나타낸 회로도이다.
이에 도시된 바와 같이, 회로의 입력 전압을 구동 전압인 고전압 레벨로 바꾸어주는 레벨 쉬프터부(200)와, 상기 레벨 쉬프터부(200)의 풀업피모스의 Vgs 를 일정한 전압값으로 제한하여 상기 풀업피모스의 Vgs 브레이크다운을 방지하는 전압 제어부(220-1)(220-2)와, 상기 레벨 쉬프터부(200)의 풀업피모스의 풀업시, 풀업 시간을 단축시켜 주는 풀업시간 단축부(240-1)(240-2)와, 상기 레벨 쉬프터부(200)의 출력 전압 및 상기 회로의 입력 전압을 입력받아 버퍼링하여 출력하는 전압 출력부(260)로 이루어진다.
여기서는, 전압 제어부(220-1)(220-2)를 제너 다이오드가 아닌 일반 다이오드의 조합으로 구현하였다.
상기 전압 제어부(220-1)(220-2)는 E 노드 및 F 노드의 전압이 VDDH 전압 이상으로 올라가지 않도록 고전압(VDDH)와 역방향으로 연결되어 있는 제1,2 다이오드(223-1)(223-2)와, 상기 E 노드 및 F 노드의 전압이 일정한 전압값 이하로 내려가지 않도록 상기 고전압(VDDH)과 순방향으로 연결된 복수개의 제3,4 다이오드(226-1)(226-2)로 이루어진다.
도 8은 본 발명의 레벨 쉬프터 회로의 또 다른 실시예를 나타낸 회로도이다. 이에 도시된 바와 같이, 전압 출력부(360)의 풀다운엔모스(MN3)는 A 노드의 전압을 입력으로 받도록 구성하였다. 이 경우 인버터의 수가 줄어들어 제작 비용을 줄일 수 있으며, 회로의 크기를 줄일 수 있다.
이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으 나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다.
그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위 뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상에서 살펴본 바와 같이, 본 발명에 의하면 저전압의 입력 전압을 고전압으로 바꾸어주는 레벨 쉬프터부의 풀업피모스의 Vgs 브레이크다운 현상을 방지하여 소자를 보호할 수 있어 고전압으로 구동되는 평판 디스플레이에도 적용할 수 있으며, 상기 레벨 쉬프터부의 풀업피모스의 풀업 시간을 단축시켜 데이터 처리 속도를 향상시킬 수 있다.

Claims (5)

  1. 입력 전압을 상기 입력 전압보다 높은 전압 레벨로 바꾸어주며, 서로 위상이 반대인 입력 신호를 입력받는 제1 NMOS 및 제2 NMOS와, 고전압(VDDH)이 공통으로 소스에 인가되고 상대방 드레인이 각각 게이트에 연결된 제1 PMOS 및 제2 PMOS로 이루어지는 레벨 쉬프터부;
    상기 제1 PMOS 및 제2 PMOS의 Vgs를 상기 제1 PMOS 및 제2 PMOS의 Vgs 브레이크다운 전압(Breakdown Voltage)보다 낮은 전압값으로 제한하는 전압 제어부;
    상기 레벨 쉬프터부의 출력 전압을 입력받는 제3 PMOS와, 상기 입력 전압을 입력받는 제3 NMOS로 이루어지며, 상기 제3 PMOS 및 제3 NMOS의 스위칭을 통해 소정의 전압을 출력하는 전압 출력부; 및
    상기 제1 PMOS 및 제2 PMOS가 턴 온 되었을 때, 상기 제1 PMOS 및 제2 PMOS의 드레인 전압이 고전압(VDDH)으로 충전되는 시간을 단축시켜 주는 풀업 시간 단축부를 포함하여 이루어지는 레벨 쉬프터 회로.
  2. 제1항에 있어서,
    상기 전압 제어부는;
    캐소드(Cathode)가 상기 고전압(VDDH)과 연결되고, 애노드(Anode)가 상기 제1 PMOS 및 제2 PMOS의 드레인에 연결되는 제너 다이오드인 것을 특징으로 하는 레벨 쉬프터 회로.
  3. 제1항에 있어서,
    상기 전압 제어부는;
    캐소드가 상기 고전압(VDDH)과 연결되고, 애노드가 상기 제1 PMOS 및 제2 PMOS의 드레인에 연결되는 제1 다이오드와, 상기 제1 다이오드와 역 방향으로 병렬로 연결되며 서로 직렬로 연결된 복수개의 제2 다이오드로 이루어지는 것을 특징으로 하는 레벨 쉬프터 회로.
  4. 삭제
  5. 제1항에 있어서,
    상기 풀업 시간 단축부는;
    상기 제1 PMOS 및 제2 PMOS의 드레인 전압이 고전압(VDDH)으로 충전되는 시간을 단축하는 제4 PMOS 및 제5 PMOS; 및
    상기 제4 PMOS 및 제5 PMOS의 Vgs 브레이크다운을 방지하기 위한 제3,4 다이오드 및 제1,2 부트스트랩 커패시터로 이루어지는 것을 특징으로 하는 레벨 쉬프터 회로.
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