KR20050070415A - Method of fabricating array substrate for use in liquid crystal display device - Google Patents
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Abstract
본 발명에 따른 액정표시장치는 박막트랜지스터 어레이의 상부에 컬러필터를 구성하는 구조에 있어서, 박막트랜지스터와 게이트 배선 및 데이터 배선의 상부에 불투명한 유기수지로 블랙매트릭스를 형성하고, 블랙배트릭스의 상부에는 절연막을 형성하며, 절연막의 상부에는 컬러필터를 형성한다. 또한, 컬러필터의 상부 및 절연막의 상부에는 투명 화소전극을 형성하는데, 이 화소전극을 형성하기에 앞서 컬러필터를 마스크로 하여 절연막을 약애칭(slightly etching)해 준다. 그러므로, 절연막과 접촉하여 형성하는 화소전극의 접착력을 향상시킴과 아울러, 컬러필터 형성 후 잔존하는 컬러레진(color resin)을 제거할 수 있다. In the liquid crystal display according to the present invention, in the structure of forming the color filter on the thin film transistor array, a black matrix is formed of an opaque organic resin on the thin film transistor, the gate wiring and the data wiring, and the upper portion of the black matrix. An insulating film is formed therein, and a color filter is formed on the insulating film. In addition, a transparent pixel electrode is formed on the upper portion of the color filter and the insulating layer. Before forming the pixel electrode, the insulating layer is lightly etched using the color filter as a mask. Therefore, the adhesion of the pixel electrode formed in contact with the insulating film can be improved, and color resin remaining after the color filter is removed can be removed.
Description
본 발명은 액정표시장치에 관한 것으로, 박막트랜지스터 어레이부의 상부에 컬러필터를 구성하는 COT(color filter on TFT)구조 액정표시장치와 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display (COT) structure liquid crystal display device constituting a color filter on the thin film transistor array unit and a manufacturing method thereof.
일반적으로, 액정표시장치는 액정분자의 광학적 이방성과 복굴절 특성을 이용하여 화상을 표현하는 것으로, 전계가 인가되면 액정의 배열이 달라지고 달라진 액정의 배열 방향에 따라 빛이 투과되는 특성 또한 달라진다.In general, a liquid crystal display device displays an image by using optical anisotropy and birefringence characteristics of liquid crystal molecules. When an electric field is applied, the alignment of liquid crystals is changed, and the characteristics of light transmission vary according to the arrangement direction of the changed liquid crystals.
액정표시장치는 전계 생성 전극이 각각 형성되어 있는 두 기판을 두 전극이 형성되어 있는 면이 마주 대하도록 배치하고 두 기판 사이에 액정 물질을 주입한 다음, 두 전극에 전압을 인가하여 생성되는 전기장에 의해 액정 분자를 움직이게 함으로써, 이에 따라 달라지는 빛의 투과율에 의해 화상을 표현하는 장치이다.A liquid crystal display device arranges two substrates on which the field generating electrodes are formed so that the surfaces on which the two electrodes are formed face each other, injects a liquid crystal material between the two substrates, and applies a voltage to the two electrodes to generate an electric field. By moving the liquid crystal molecules, the image is expressed by the transmittance of light that varies accordingly.
도 1은 일반적인 액정표시장치를 개략적으로 나타낸 도면이다.1 is a view schematically showing a general liquid crystal display device.
도시한 바와 같이, 일반적인 컬러 액정표시장치(11)는 상부기판(5)과 하부기판(22)과 그들 사이에 충진된 액정(14)으로 구성되어 있다. 상부기판(5)은 서브 컬러필터(8)와 각 서브 컬러필터(8)사이에 구성된 블랙 매트릭스(6)를 포함하고 있으며, 컬러필터(8)와 블랙 매트릭스(6)의 상부에 증착된 공통전극(18)을 포함하고 있다. 하부기판(22)에는 화소영역(P)이 정의되고 화소영역(P)에는 화소전극(17)과 스위칭소자(T)가 구성되며, 화소영역(P)의 주변으로 어레이배선이 형성되어 있다. As shown in the drawing, a general color liquid crystal display device 11 is composed of an upper substrate 5 and a lower substrate 22 and a liquid crystal 14 filled therebetween. The upper substrate 5 includes a black matrix 6 configured between the sub color filter 8 and each sub color filter 8, and the common substrate deposited on the color filter 8 and the black matrix 6. The electrode 18 is included. A pixel region P is defined in the lower substrate 22, a pixel electrode 17 and a switching element T are formed in the pixel region P, and array wiring is formed around the pixel region P. In FIG.
상기 하부기판(22)은 어레이기판(array substrate)이라고도 하며, 스위칭 소자인 박막트랜지스터(T)가 매트릭스형태(matrix type)로 위치하고, 이러한 다수의 박막트랜지스터(TFT)를 교차하여 지나가는 게이트배선(13)과 데이터배선(15)이 형성된다.The lower substrate 22 is also referred to as an array substrate, and the thin film transistor T, which is a switching element, is positioned in a matrix type, and the gate wiring 13 crosses the plurality of thin film transistors TFT. ) And data wirings 15 are formed.
이때, 상기 화소영역(P)은 상기 게이트배선(13)과 데이터배선(15)이 교차하여 정의되는 영역이며, 상기 화소영역(P)상에는 전술한 바와 같이 투명한 화소전극(17)이 형성된다. In this case, the pixel area P is an area defined by the gate wiring 13 and the data wiring 15 intersecting. A transparent pixel electrode 17 is formed on the pixel area P as described above.
상기 화소전극(17)은 인듐-틴-옥사이드(indium-tin-oxide : ITO)와 같이 빛의 투과율이 비교적 뛰어난 투명 도전성금속을 사용한다. The pixel electrode 17 uses a transparent conductive metal having a relatively high transmittance of light, such as indium-tin-oxide (ITO).
상기 화소전극(17)과 병렬로 연결된 스토리지 커패시터(C)가 게이트 배선(13)의 상부에 구성되며, 스토리지 커패시터(C)의 제 1 전극으로 게이트 배선(13)의 일부를 사용하고, 제 2 전극으로 소스 및 드레인 전극과 동일층 동일물질로 형성된 섬형상의 스토리지 금속층(30)을 사용한다. A storage capacitor C connected in parallel with the pixel electrode 17 is formed on the gate wiring 13, and a part of the gate wiring 13 is used as the first electrode of the storage capacitor C, and a second As the electrode, an island-shaped storage metal layer 30 formed of the same material as the source and drain electrodes is used.
이때, 상기 섬형상의 스토리지 금속층(30)은 화소전극(17)과 접촉되어 화소전극(17)의 신호를 받도록 구성된다. In this case, the island-shaped storage metal layer 30 is configured to be in contact with the pixel electrode 17 to receive a signal from the pixel electrode 17.
전술한 바와 같이 상부 컬러필터 기판(5)과 하부 어레이기판(22)을 합착하여액정패널을 제작하는 경우에는, 컬러필터 기판(5)과 어레이기판(22)의 합착 오차에 의한 빛샘 불량 등이 발생할 확률이 매우 높다. As described above, when the upper color filter substrate 5 and the lower array substrate 22 are bonded to each other to produce a liquid crystal panel, light leakage defects due to the bonding error between the color filter substrate 5 and the array substrate 22 may be reduced. It is very likely to occur.
이하, 도 2를 참조하여 설명한다. A description with reference to FIG. 2 is as follows.
도 2는 도 1의 II-II를 따라 절단한 단면도이다. FIG. 2 is a cross-sectional view taken along line II-II of FIG. 1.
앞서 설명한 바와 같이, 어레이기판인 제 1 기판(22)과 컬러필터 기판인 제 2 기판(5)이 이격되어 구성되고, 제 1 기판(22) 및 제 2 기판(5)의 사이에는 액정층(14)이 위치한다.As described above, the first substrate 22, which is an array substrate, and the second substrate 5, which is a color filter substrate, are spaced apart from each other, and a liquid crystal layer (B) between the first substrate 22 and the second substrate 5 is formed. 14) is located.
어레이기판(22)의 상부에는 게이트 전극(32), 액티브층(34), 소스 전극(36)과 드레인 전극(38)을 포함하는 박막트랜지스터(T)가 위치하고, 상기 박막트랜지스터(T)의 상부에는 이를 보호하는 보호막(40)이 구성된다. The thin film transistor T including the gate electrode 32, the active layer 34, the source electrode 36, and the drain electrode 38 is positioned on the array substrate 22, and the upper portion of the thin film transistor T is disposed. The protective film 40 is configured to protect it.
화소영역(P)에는 상기 박막트랜지스터(T)의 드레인 전극(38)과 접촉하는 투명 화소전극(17)이 구성되고, 화소전극(17)과 병렬로 연결된 스토리지 캐패시터(C)가 게이트 배선(13)의 상부에 구성된다.In the pixel region P, a transparent pixel electrode 17 is formed in contact with the drain electrode 38 of the thin film transistor T. A storage capacitor C connected in parallel with the pixel electrode 17 includes a gate line 13. It is configured on the top.
상기 상부 기판(5)에는 상기 게이트 배선(13)과 데이터 배선(15)과 박막트랜지스터(T)에 대응하여 블랙매트릭스(6)가 구성되고, 하부 기판(22)의 화소영역(P)에 대응하여 서브 컬러필터(8a, 8b, 8c)가 구성된다. The upper substrate 5 includes a black matrix 6 corresponding to the gate wiring 13, the data wiring 15, and the thin film transistor T, and corresponds to the pixel region P of the lower substrate 22. Sub color filters 8a, 8b, and 8c are thus constructed.
이때, 일반적인 어레이기판의 구성은 수직 크로스토크(cross talk)를 방지하기 위해 데이터 배선(15)과 화소 전극(17)을 일정 간격(A) 이격 하여 구성하게 되고, 게이트 배선(13)과 화소 전극 또한 일정간격(B) 이격 하여 구성하게 된다.In this case, the general array substrate is configured such that the data line 15 and the pixel electrode 17 are spaced apart by a predetermined distance A to prevent vertical cross talk, and the gate line 13 and the pixel electrode are spaced apart from each other. In addition, a predetermined interval (B) is configured to be spaced apart.
데이터 배선(15) 및 게이트 배선(13)과 화소 전극(17) 사이의 이격된 공간(A,B)은 빛샘 현상이 발생하는 영역이기 때문에, 상부 컬러필터기판(5)에 구성한 블랙 매트릭스(black matrix)(6)가 이 부분을 가려주는 역할을 하게 된다.Since the spaces A and B spaced apart between the data line 15 and the gate line 13 and the pixel electrode 17 are regions where light leakage occurs, a black matrix formed on the upper color filter substrate 5 matrix) (6) will cover this part.
또한, 상기 박막트랜지스터(T)의 상부에 구성된 블랙매트릭스(6)는 외부에서 조사된 빛이 보호막(40)을 지나 액티브층(34)에 영향을 주지 않도록 하기 위해 빛을 차단하는 역할을 하게 된다.In addition, the black matrix 6 formed on the thin film transistor T serves to block the light so that the light radiated from the outside does not affect the active layer 34 through the passivation layer 40. .
그런데, 상기 상부 기판(5)과 하부 기판(22)을 합착하는 공정 중 합착 오차(misalign)가 발생하는 경우가 있는데, 이를 감안하여 상기 블랙매트릭스(6)를 설계할 때 일정한 값의 마진(margin)을 두고 설계하기 때문에 그 만큼 개구율이 저하된다. However, a misalignment may occur during the process of bonding the upper substrate 5 and the lower substrate 22. In view of this, a margin of a constant value is determined when designing the black matrix 6. Since the design is carried out with reference to), the aperture ratio decreases by that amount.
또한, 마진을 넘어선 합착오차가 발생할 경우, 빛샘 영역(A, B)이 블랙매트릭스(6)에 모두 가려지지 않는 빛샘 불량이 발생하는 경우가 종종 있다.In addition, in the case where the bonding error beyond the margin occurs, there is often a light leakage defect in which the light leakage regions A and B are not covered by the black matrix 6.
이러한 경우에는 상기 빛샘이 외부로 나타나기 때문에 화질을 저하하는 문제가 있다. In this case, since the light leakage appears to the outside, there is a problem of degrading the image quality.
본 발명은 전술한 바와 같은 문제를 해결하기 위해 제안된 것으로, 본 발명을 요약하면 컬러필터를 하부기판에 구성하고 컬러필터 사이 영역 즉, 박막트랜지스터와 게이트 배선 및 데이터배선의 상부에 블랙매트릭스를 구성한다. SUMMARY OF THE INVENTION The present invention has been proposed to solve the above-described problems. To summarize the present invention, a color filter is formed on a lower substrate, and a black matrix is formed on the area between the color filters, that is, the thin film transistor, the gate wiring, and the data wiring. do.
컬러필터의 상부에는 화소전극이 구성되는데, 화소전극의 구성에 앞서 하부에 구성되는 무기절연막에 약에칭(slight etch)을 실시하여 준다. 그러므로, 하부의 무기절연막과 화소전극 사이에 접착력(adhesion)을 증가시켜 화소전극의 향상된 접착특성을 얻을 수 있다. A pixel electrode is formed on the upper part of the color filter, and a light etch is applied to the inorganic insulating film formed on the lower part before the pixel electrode is constructed. Therefore, the adhesion between the lower inorganic insulating layer and the pixel electrode may be increased to obtain improved adhesion characteristics of the pixel electrode.
또한, 전술한 바와 같은 구성은 상기 컬러필터와 블랙매트릭스를 하부기판에 직접 구성하기 때문에 블랙매트릭스를 설계할 때 고려되었던 합착마진을 고려하지 않아도 되므로 개구율이 개선되는 장점이 있다. In addition, the above-described configuration has the advantage that the aperture ratio is improved because the color filter and the black matrix are directly configured on the lower substrate, so that the bonding margin that was considered when designing the black matrix is not considered.
전술한 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이기판 제조방법은 기판 상에 일 끝단에 게이트 패드를 포함하는 게이트 배선과 게이트 배선에서 연장된 게이트 전극을 형성하는 단계와; 상기 게이트 배선과 게이트 패드와 게이트 전극이 형성된 기판의 전면에 제 1 절연막을 형성하는 단계와; 상기 게이트 전극 상부 제 1 절연막상에 순수 비정질 실리콘으로 이루어진 액티브층과 불순물 비정질 실리콘으로 이루어진 오믹 콘택층을 형성하는 단계와; 상기 게이트 배선에 수직하게 교차하고 게이트 전극과 더불어 화소영역을 정의하는 데이터 배선과, 데이터 배선의 일 끝단에 데이터 패드와, 데이터 배선에서 오믹 콘택층의 상부로 연장되는 소스 전극과, 상기 소스전극과 분리되어 오믹 콘택층의 상부에 드레인 전극을 형성하여 박막트랜지스터를 이루는 단계와; 상기 박막트랜지스터를 덮도록 상기 기판의 전면에 제 2 절연막을 형성하는 단계와; 상기 드레인 전극의 일부를 제외한 박막트랜지스터 상부 상부에 블랙매트릭스를 형성하는 단계와; 상기 블랙매트릭스가 형성된 기판의 전면에 제 3 절연막을 형성하는 단계와; 상기 제 3 절연막의 상부에 화소영역에 대응하는 컬러필터를 형성하는 단계와; 상기 컬러필터에 의해 노출된 제 3 절연막을 약애칭(slightly etching)하는 단계와; 상기 컬러필터의 상부 및 약애칭된 제 3 절연막의 상부에 투명한 화소전극을 형성하는 단계를 포함하는 것을 특징으로 한다. According to another aspect of the present invention, there is provided a method of manufacturing an array substrate for a liquid crystal display device, the method including: forming a gate wiring including a gate pad at one end and a gate electrode extending from the gate wiring on a substrate; Forming a first insulating film on an entire surface of the substrate on which the gate wiring, the gate pad, and the gate electrode are formed; Forming an active layer made of pure amorphous silicon and an ohmic contact layer made of impurity amorphous silicon on the first insulating film on the gate electrode; A data line crossing the gate line and defining a pixel region together with a gate electrode; a data pad at one end of the data line; a source electrode extending from the data line to an upper portion of the ohmic contact layer; Separating and forming a drain electrode on the ohmic contact layer to form a thin film transistor; Forming a second insulating film on the entire surface of the substrate so as to cover the thin film transistor; Forming a black matrix on an upper portion of the thin film transistor except for a portion of the drain electrode; Forming a third insulating film on an entire surface of the substrate on which the black matrix is formed; Forming a color filter corresponding to the pixel region on the third insulating layer; Lightly etching the third insulating film exposed by the color filter; And forming a transparent pixel electrode on the color filter and on the weakly etched third insulating layer.
본 방명에 따른 액정표시장치용 어레이 기판 제조방법에서, 상기 블랙매트릭스는 상기 게이트배선 및 데이터 배선의 상부로 연장된다. 상기 제 3 절연막을 약애칭 하는 단계는 투과부와 차단부와 반투과부로 구성된 마스크를 이용하고, 감광성 포토레지스트를 이용한다. 상기 제 3 절연막을 약애칭 하는 단계는 상기 게이트패드를 노출하는 게이트패드 콘택홀과 상기 데이터패드를 노출하는 데이터패드 콘택홀을 형성하는 단계를 포함한다. 또한, 상기 소스 및 드레인 전극을 형성하는 단계는 상기 게이트배선의 상부에 스토리지 금속층을 형성하는 단계를 포함하며, 상기 스토리지 금속층과 게이트 배선의 일부는 이들 사이에 게재된 제 1 절연막과 더불어 스토리지 커패시터를 이룬다. 상기 제 3 절연막을 약애칭 하는 단계는 상기 스토리지 금속층를 노출하는 스토리지 콘택홀을 형성하는 단계를 포함한다. In the method of manufacturing an array substrate for a liquid crystal display device according to the present invention, the black matrix extends over the gate wiring and the data wiring. In the step of weakly nicking the third insulating film, a mask including a transmissive part, a blocking part, and a transflective part is used, and a photosensitive photoresist is used. The weakly nicking of the third insulating layer may include forming a gate pad contact hole exposing the gate pad and a data pad contact hole exposing the data pad. The forming of the source and drain electrodes may include forming a storage metal layer on the gate wiring, and the storage metal layer and a portion of the gate wiring may include a storage capacitor along with a first insulating layer interposed therebetween. Achieve. The weakly nicking of the third insulating layer may include forming a storage contact hole exposing the storage metal layer.
또한, 상기 소스 및 드레인 전극을 형성하는 단계는 상기 스토리지 금속층과 상기 드레인 전극을 연결하는 연결전극을 형성하는 단계를 포함한다. The forming of the source and drain electrodes may include forming a connection electrode connecting the storage metal layer and the drain electrode.
본 발명에 따른 액정표시장치용 어레이 기판 제조방법에서, 상기 박막트랜지스터는 게이트 전극과, 액트브층과, 오믹 콘택층과, 소스전극과, 드레인 전극을 포함하도록 형성된다. 상기 컬리필터는 상기 제 3 절연막을 약애칭시 마스크의 역할을 수행한다. 그리고, 상기 제 2 절연막은 상기 박막트랜지스터와 블랙매트릭스 사이에 개재되며, 상기 제 1 절연막과, 제 2 절연막과 제 3 절연막은 질화실리콘 및 산화실리콘 중에 하나로 형성한다. 상기 제 1 및 제 2 투명 전극층은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명 도전성 금속그룹 중 선택된 하나로 형성되며, 상기 컬러필터는 상기 화소영역에 적색과 녹색과 청색의 컬러필터가 각각 대응되도록 형성된다. In the method of manufacturing an array substrate for a liquid crystal display device according to the present invention, the thin film transistor is formed to include a gate electrode, an active layer, an ohmic contact layer, a source electrode, and a drain electrode. The curl filter serves as a mask when the third insulating film is weakly etched. The second insulating film is interposed between the thin film transistor and the black matrix, and the first insulating film, the second insulating film, and the third insulating film are formed of one of silicon nitride and silicon oxide. The first and second transparent electrode layers are formed of one selected from a group of transparent conductive metals including indium tin oxide (ITO) and indium zinc oxide (IZO), and the color filters are formed in red and green in the pixel region. And blue color filters are formed to correspond respectively.
이하 첨부한 도면을 참조하여, 본 발명에 따른 바람직한 실시예들을 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 3a는 본 발명에 따른 액정표시장치용 어레이기판의 구성을 개략적으로 도시한 도면이다.FIG. 3A is a diagram schematically illustrating a configuration of an array substrate for a liquid crystal display device according to the present invention.
도 3a에 도시한 바와 같이, 기판상에 일 방향으로 연장되고 일 끝단에 게이트 패드(106)를 포함하는 게이트 배선(102)을 서로 평행하게 구성하고, 상기 게이트 배선(102)과 수직하게 교차하여 다수의 화소영역(P)을 정의하고 일 끝단에 데이터패드(120)를 포함하는 데이터 배선(118)을 형성한다.As shown in FIG. 3A, the gate wirings 102 extending in one direction on the substrate and including the gate pads 106 at one end thereof are configured to be parallel to each other, and perpendicularly cross the gate wirings 102. A plurality of pixel areas P are defined and data lines 118 including data pads 120 are formed at one end thereof.
상기 게이트 배선(102)과 데이터 배선(18)이 교차하는 지점에는 게이트 전극(104)과 액티브층(110)과 소스 및 드레인 전극(114, 116)을 포함하는 박막트랜지스터(T)를 구성한다. 상기 게이트 및 데이터 배선(102, 118)이 교차하여 정의되는 화소영역(P)에는 전단 게이트배선의 상부에 위치하는 스토리지 금속층(122)과 접촉하는 투명 화소전극(138)과, 투명 화소전극(138)의 하부에 구성된 컬러필터(134a, 134b, 134c)를 구성한다. 상기 드레인전극(116)은 화소영역을 가로지르는 연결전극(116a)에 의해 상기 스토리지 금속층(122)과 연결되어 있다. 이 같은 구조에서, The thin film transistor T including the gate electrode 104, the active layer 110, and the source and drain electrodes 114 and 116 is formed at the point where the gate line 102 and the data line 18 cross each other. In the pixel region P defined by the intersection of the gate and the data lines 102 and 118, the transparent pixel electrode 138 and the transparent pixel electrode 138 contacting the storage metal layer 122 positioned on the front gate wiring line. The color filters 134a, 134b, and 134c formed at the lower part of the head) are configured. The drain electrode 116 is connected to the storage metal layer 122 by a connection electrode 116a crossing the pixel region. In this same structure,
상기 투명 화소전극(138)은 상기 게이트배선(102)의 상부에 구성된 스토리지 캐패시터(CST)와 스토리지 콘택홀(132a)을 통해 병렬로 연결되며, 상기 스토리지 금속층(122)과 연결된 드레인전극(116)을 통해 박막트랜지스터(T)와도 연결된 구조를 취하고 있다.The transparent pixel electrode 138 is connected in parallel through the storage capacitor C ST formed on the gate wiring 102 and the storage contact hole 132a, and the drain electrode 116 connected to the storage metal layer 122. It also takes the structure connected to the thin film transistor (T) through.
전술한 바와 같은 구성에서, 스토리지 캐패시터(CST)는 상기 드레인전극(116)과 연결되고 상기 게이트 배선(102)의 일부 상부에 위치하며 상기 화소전극(138)과 접촉하는 스토리지 금속층(122)을 제 1 전극으로 하고, 그 하부의 게이트 배선(102)을 제 2 전극으로 한다.In the above-described configuration, the storage capacitor C ST is connected to the drain electrode 116 and is positioned on a portion of the gate line 102 to contact the pixel electrode 138 with the storage metal layer 122. The first electrode is used, and the lower gate wiring 102 is used as the second electrode.
COT구조는 도시한 바와 같이, 상기 박막트랜지스터(T) 어레이부의 상부에 블랙매트릭스(128)와, 적(R), 녹(G), 청색(B)의 컬러필터(134a, 134b, 134c)가 구성된 형태이다. As shown in the figure, the black matrix 128 and the red (R), green (G), and blue (B) color filters 134a, 134b, and 134c are disposed on the thin film transistor (T) array unit. It is composed.
블랙매트릭스(128)는 빛샘영역을 가리는 역할을 하며, 게이트 배선(102) 및 데이터 배선(118)과 박막트랜지스터(T)에 대응하여 구성한다.The black matrix 128 covers the light leakage region and is configured to correspond to the gate wiring 102, the data wiring 118, and the thin film transistor T.
상기 블랙매트릭스(128)는 불투명한 유기물질을 도포하여 형성하며, 빛을 차단하는 역할과 함께 박막트랜지스터(T)를 보호하는 보호막의 역할을 하게 된다The black matrix 128 is formed by applying an opaque organic material, and serves as a protective film to protect the thin film transistor T and to block light.
또한, 도 3a에는 도시하지 않았지만, 본 발명에서는 블랙매트릭스(128)와 화소영역(P)에 형성되는 컬러필터(134a, 134b, 134c) 사이에는 보호층(도 4f의 130)이 형성된다. 이 보호층에는 컬러필터(134a, 134b, 134c) 형성 후 약에칭(slight etching)을 실시하여 화소전극(138) 형성시 접착력(adhesion)을 강화시켜 주며, 컬러필터(134a, 134b, 134c) 형성 후 잔류할지 모를 컬러레진(color resin)을 제거하는 방법으로 사용한다. Although not shown in FIG. 3A, a protective layer (130 in FIG. 4F) is formed between the black matrix 128 and the color filters 134a, 134b, and 134c formed in the pixel region P. In FIG. After forming the color filters 134a, 134b, and 134c, light etching is performed on the passivation layer to strengthen the adhesion when forming the pixel electrode 138, and to form the color filters 134a, 134b, and 134c. It is then used as a way to remove color resin which may remain.
또한, 전술한 구성에서, 상기 게이트 패드(106)와 데이터 패드(120)는 게이트 및 데이터 콘택홀(142, 144)을 통해 노출된 형상으로 공정이 완료된다.In addition, in the above-described configuration, the gate pad 106 and the data pad 120 are completed in a shape exposed through the gate and the data contact holes 142 and 144.
도 3a와 같은 COT 구조의 어레이 기판은 도 3b와 같은 구조로 변형이 가능하다. 이하 변형된 실시예를 도 3b를 참조하여 자세히 설명한다. 같은 구성요소에는 같은 도면부호를 사용하도록 한다. The array substrate having the COT structure as shown in FIG. 3A may be modified into the structure as shown in FIG. 3B. Modified embodiments will now be described in detail with reference to FIG. 3B. The same reference numerals are used for the same components.
도 3b는 본 발명에 따른 COT 구조의 액정표시장치용 어레이기판의 변형된 실시예를 개략적으로 도시한 도면이다.3B schematically illustrates a modified embodiment of an array substrate for a liquid crystal display device having a COT structure according to the present invention.
도시한 바와 같이, 기판(100)상에 일 방향으로 연장되고 일 끝단에 게이트 패드(106)를 포함하는 게이트 배선(102)을 서로 평행하게 구성하고, 상기 게이트 배선(102)과 수직하게 교차하여 다수의 화소영역(P)을 정의하고 일 끝단에 데이터패드(120)를 포함하는 데이터 배선(118)을 형성한다.As shown in the drawing, the gate wirings 102 extending in one direction on the substrate 100 and including the gate pads 106 at one end thereof are configured to be parallel to each other, and perpendicularly intersect the gate wirings 102. A plurality of pixel areas P are defined and data lines 118 including data pads 120 are formed at one end thereof.
상기 게이트 배선(102)과 데이터 배선(18)이 교차하는 지점에는 게이트 전극(104)과 액티브층(110)과 소스 및 드레인 전극(114, 116)을 포함하는 박막트랜지스터(T)를 구성한다.The thin film transistor T including the gate electrode 104, the active layer 110, and the source and drain electrodes 114 and 116 is formed at the point where the gate line 102 and the data line 18 cross each other.
상기 게이트 및 데이터 배선(102, 118)이 교차하여 정의되는 화소영역(P)에는 드레인 콘택홀(116b)을 통해 드레인 전극(116)과 접촉하는 투명 화소전극(138)과, 이 투명 화소전극(138, 140) 하부에 형성된 컬러필터(134a, 134b, 134c)를 구성한다.In the pixel region P defined by the intersection of the gate and the data lines 102 and 118, the transparent pixel electrode 138 contacting the drain electrode 116 through the drain contact hole 116b and the transparent pixel electrode ( Color filters 134a, 134b, and 134c formed under 138 and 140 are formed.
상기 투명 화소전극(138, 140)은 상기 게이트배선(102)의 상부에 구성된 스토리지 캐패시터(CST)와 스토리지 콘택홀(132a)을 통해 병렬로 연결된다. 도 3a의 구성과 달리, 도 3b의 구성에서는 드레인전극(116)과 스토리지 금속층(122)는 서로 연결되어 있지 않으며, 투명 화소전극(138)과도 각각 연결된 형성을 취하고 있다.The transparent pixel electrodes 138 and 140 are connected in parallel through the storage capacitor C ST and the storage contact hole 132a formed on the gate wiring 102. Unlike the configuration of FIG. 3A, in the configuration of FIG. 3B, the drain electrode 116 and the storage metal layer 122 are not connected to each other, and are also connected to the transparent pixel electrode 138.
스토리지 캐패시터(CST)는 상기 게이트 배선(102)의 일부 상부에 위치하여 상기 투명 화소전극(138)과 접촉하는 섬형상의 스토리지 금속층(122)을 제 1 전극으로 하고, 그 하부의 게이트 배선(102)을 제 2 전극으로 한다.The storage capacitor C ST has an island-shaped storage metal layer 122 positioned on a portion of the gate wiring 102 and in contact with the transparent pixel electrode 138 as a first electrode, and has a lower gate wiring ( 102 is used as the second electrode.
COT구조는 도시한 바와 같이, 상기 박막트랜지스터(T) 어레이부의 상부에 블랙매트릭스(128)와, 적(R), 녹(G), 청색(B)의 컬러필터(134a, 134b, 134c)가 구성된 형태이다. 또한, 블랙매트릭스(128)는 빛샘영역을 가리는 역할을 하며, 게이트 배선(102) 및 데이터 배선(118)과 박막트랜지스터(T)에 대응하여 구성하고, 상기 게이트 패드(106)와 데이터 패드(120)는 게이트 및 데이터 콘택홀(142, 144)을 통해 노출된 형상으로 공정이 완료된다.As shown in the figure, the black matrix 128 and the red (R), green (G), and blue (B) color filters 134a, 134b, and 134c are disposed on the thin film transistor (T) array unit. It is composed. In addition, the black matrix 128 serves to cover the light leakage region, and is configured to correspond to the gate wiring 102, the data wiring 118, and the thin film transistor T, and the gate pad 106 and the data pad 120. ) Is completed by the shape exposed through the gate and the data contact holes 142 and 144.
전술한 본 발명에 따른 도 3b의 구성에서도, 블랙매트릭스(128)와 화소영역(P)에 형성되는 컬러필터(134a, 134b, 134c) 사이에는 보호층(도 4f의 130)이 형성된다. 이 보호층에는 컬러필터(134a, 134b, 134c) 형성 후 약에칭(slight etching)을 실시하여 주어 화소전극(138) 형성시 접착력(adhesion)을 강화시켜 주며, 컬러필터(134a, 134b, 134c) 형성 후 잔류할지 모를 컬러레진(color resin)을 제거하여 준다. Also in the configuration of FIG. 3B according to the present invention described above, a protective layer (130 in FIG. 4F) is formed between the black matrix 128 and the color filters 134a, 134b, and 134c formed in the pixel region P. FIG. The protective layer is subjected to light etching after the formation of the color filters 134a, 134b, and 134c to reinforce the adhesion when forming the pixel electrode 138, and the color filters 134a, 134b, and 134c. Remove color resin that may remain after forming.
이하, 도 4a 내지 도 4g와 도 5a 내지 도 5g와 도 6a 내지 도 6g를 참조하여, 본 발명의 실시예에 따른 액정표시장치용 어레이기판의 제조방법을 설명한다.Hereinafter, a method of manufacturing an array substrate for a liquid crystal display device according to an exemplary embodiment of the present invention will be described with reference to FIGS. 4A to 4G, 5A to 5G, and 6A to 6G.
도 4a 내지 도 4g와, 도 5a 내지 도 5g와, 도 6a 내지 도 6g는 도 3a의 IV-IV, V-V, VI-VI를 절단하여, 본 발명의 제 1 실시예에 따른 공정 순서로 도시한 공정 단면도이다. 여기서, 도 3a의 절단선 IV-IV는 박막트랜지스터와 화소의 절단선이고, V-V는 게이트 패드부의 절단선이고, VI-VI은 데이터 패드부의 절단선이다.4A to 4G, FIGS. 5A to 5G, and FIGS. 6A to 6G are cut out IV-IV, VV, and VI-VI of FIG. 3A and shown in a process sequence according to the first embodiment of the present invention. It is a process cross section. Here, cut lines IV-IV of FIG. 3A are cut lines of the thin film transistor and the pixel, V-V is cut lines of the gate pad portion, and VI-VI is cut lines of the data pad portion.
도 4a와 도 5a와 도 6a에 도시한 바와 같이, 기판(100)상에 도전성 금속을 증착하고 패턴하여, 일 끝단에 게이트 패드(106)를 포함하는 게이트 배선(102)과, 게이트 배선(102)에서 연장된 게이트 전극(104)을 형성한다. As shown in FIGS. 4A, 5A, and 6A, a conductive metal is deposited and patterned on the substrate 100 to form a gate wiring 102 including a gate pad 106 at one end thereof, and a gate wiring 102. ) To form a gate electrode 104.
이때, 상기 게이트 배선(102)을 형성하는 물질은 신호 지연을 방지하기 위해 저항이 낮은 알루미늄계열의 금속을 사용하게 된다.At this time, the material forming the gate wiring 102 is to use a low-resistance aluminum-based metal to prevent signal delay.
상기 게이트 배선(102)과 게이트 전극(104)과 게이트 패드(106)가 형성된 기판(100)의 전면에 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하여, 제 1 절연층인 게이트 절연막(108)을 형성한다.One selected from the group of inorganic insulating materials including silicon nitride (SiN X ) and silicon oxide (SiO 2 ) on the entire surface of the substrate 100 on which the gate wiring 102, the gate electrode 104, and the gate pad 106 are formed. Is deposited to form a gate insulating film 108 which is a first insulating layer.
상기 게이트 절연막(108)상에 순수 비정질 실리콘(a-Si:H)과 불순물이 포함된 비정질 실리콘(n+a-Si:H)을 증착하고 패턴하여, 게이트 전극(104)상부의 게이트 절연막(108)상에 액티브층(active layer)(110)과 오믹 콘택층(ohmic contact layer)(112)을 형성한다.Pure amorphous silicon (a-Si: H) and amorphous silicon (n + a-Si: H) containing impurities are deposited on the gate insulating layer 108 and patterned to form a gate insulating layer on the gate electrode 104. An active layer 110 and an ohmic contact layer 112 are formed on 108.
다음으로 도4b와 도 5b와 도 6b에 도시한 바와 같이, 상기 액티브층(110)과 오믹 콘택층(112)이 형성된 기판(100)의 전면에 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 구리(Cu)를 포함하는 도전성 금속그룹 중 선택된 하나를 증착하고 패턴하여, 상기 오믹 콘택층(112)과 각각 접촉하는 소스 전극(114)과 드레인 전극(116)과, 상기 소스전극(112)과 연결되고 일 끝단에 데이터 패드(120)를 포함하는 데이터 배선(118)을 형성한다. 이때, 어레이 기판이 도 3a의 구성을 채택하였다면, 게이트배선의 상부에 스토리지 금속층(122)을 형성하는 것을 물론, 상기 스토리지 금속층(122)과 상기 드레인 전극(116)의 연결하는 연결전극(도 3a의 116a)을 형성한다. 한편, 어레이 기판이 도 3b의 구성을 채택하였다면, 도 3b에 도시한 바와 같이, 상기 게이트 배선(102)의 상부에 섬형상의 스토리지 금속층(122)을 형성하고, 드레인 전극(116) 또한 섬형상으로 형성한다. Next, as shown in FIGS. 4B, 5B, and 6B, chromium (Cr), molybdenum (Mo), and tungsten (Tr) are formed on the entire surface of the substrate 100 on which the active layer 110 and the ohmic contact layer 112 are formed. W), and depositing and patterning one selected from the group of conductive metals including titanium (Ti) and copper (Cu), and a source electrode 114 and a drain electrode 116 in contact with the ohmic contact layer 112, respectively. The data line 118 is connected to the source electrode 112 and includes a data pad 120 at one end thereof. In this case, if the array substrate adopts the configuration of FIG. 3A, the storage metal layer 122 is formed on the gate wiring, and the connection electrode connecting the storage metal layer 122 and the drain electrode 116 (FIG. 3A). 116a). On the other hand, if the array substrate adopts the configuration of FIG. 3B, as shown in FIG. 3B, an island-shaped storage metal layer 122 is formed on the gate wiring 102, and the drain electrode 116 is also island-shaped. To form.
이 같은 금속층의 패턴이 후, 소스 전극(114)과 드레인 전극(116)의 사이로 드러난 오믹 콘택층(112)을 패턴하여 하부의 액티브층(110)에 채널영역(channel region)을 형성한다. 이때, 상기 소스 전극(114)과 드레인 전극(116)은 식각 방지막으로서의 기능을 수행한다. After the pattern of the metal layer, the ohmic contact layer 112 exposed between the source electrode 114 and the drain electrode 116 is patterned to form a channel region in the lower active layer 110. In this case, the source electrode 114 and the drain electrode 116 function as an etch stop layer.
또한, 도 4a, 도 5a 및 도 6a에 도시한 바와 같이, 상기 소스 및 드레인 전극(114, 116)과 데이터 패드(120)를 포함하는 데이터 배선(118)이 형성된 기판(100)의 전면에 질화 실리콘(SiN2)과 산화 실리콘(SiO2)을 포함한 무기절연물질 그룹 중 선택된 하나를 증측하여 제 2 절연막(124)을 형성한다. 이때, 제 2 절연막(124)의 기능은 이후에 형성되는 유기막(미도시)과 상기 액티브층(110)사이에 발생할 수 있는 접촉불량을 방지하기 위한 기능을 한다. 제 2 절연막(124)은 이후 공정에서 형성되는 유기막(블랙매트릭스)과 액티브층(110)사이에 접촉불량이 발생하지 않는다면 굳이 형성하지 않아도 좋다.In addition, as illustrated in FIGS. 4A, 5A, and 6A, nitride is formed on the entire surface of the substrate 100 on which the data line 118 including the source and drain electrodes 114 and 116 and the data pad 120 are formed. The second insulating layer 124 is formed by thickening one selected from the group of inorganic insulating materials including silicon (SiN 2 ) and silicon oxide (SiO 2 ). In this case, the function of the second insulating layer 124 serves to prevent a poor contact that may occur between the organic layer (not shown) and the active layer 110 to be formed later. The second insulating layer 124 may not be formed unless contact failure occurs between the organic layer (black matrix) and the active layer 110 formed in a later step.
전술한 바와 같은 공정을 통해 박막트랜지스터(T) 어레이부를 형성하는 공정이 완료된다.Through the process as described above, the process of forming the thin film transistor (T) array unit is completed.
다음으로, 도 4c와 도 5c와 도 6c에 도시한 바와 같이, 상기 제 2 절연막(124)상부에 유전율이 낮은 불투명한 유기물질을 도포하여 블랙 유기층(126)을 형성하고 패턴하여, 상기 박막트랜지스터(T)의 상부와 상기 스토리지 금속층(122)의 상부와, 표시영역을 지나는 데이터 배선(118)과 게이트 배선(102)의 상부에 블랙매트릭스(128)를 형성한다. 상기 블랙매트릭스(128)는 박막트랜지스터(T)를 보호하는 역할을 수행하기도 한다. Next, as shown in FIGS. 4C, 5C, and 6C, an opaque organic material having a low dielectric constant is coated on the second insulating film 124 to form a black organic layer 126 and pattern the thin film transistor. The black matrix 128 is formed on the upper portion of the T, the upper portion of the storage metal layer 122, and the upper portion of the data line 118 and the gate line 102 that pass through the display area. The black matrix 128 also serves to protect the thin film transistor (T).
다음으로, 도 4d와 도 5d와 도 6d에 도시한 바와 같이, 상기 블랙매트릭스(128)가 형성된 기판(100)의 전면에 절연물질을 증착하여 제 3 절연막(130)을 형성한다. 상기 제 3 절연막(130)은 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하여 형성한다.Next, as illustrated in FIGS. 4D, 5D, and 6D, an insulating material is deposited on the entire surface of the substrate 100 on which the black matrix 128 is formed to form the third insulating layer 130. The third insulating layer 130 is formed by depositing one selected from the group of inorganic insulating materials including silicon nitride (SiN X ) and silicon oxide (SiO 2 ).
다음으로, 도 4e와 5e와 도 6e에 도시한 바와 같이, 상기 제 3 절연막(130)과 제 2 절연막(124)을 식각하여 스토리지 금속층(122)의 일부를 노출하는 스토리지 콘택홀(132a)을 형성함과 동시에 데이터 패드(120)를 노출하는 데이터패드 콘택홀(144)을 형성한다. 또한, 이 공정에서 제 3 절연막(130)과 제 2 절연막(124)과 제 1 절연막(게이트 절연막)(108)을 식각하여 게이트 패드(106)를 노출하는 게이트패드 콘택홀(142)을 형성한다. Next, as shown in FIGS. 4E, 5E, and 6E, the storage contact hole 132a exposing the portion of the storage metal layer 122 by etching the third insulating layer 130 and the second insulating layer 124. At the same time, the data pad contact hole 144 exposing the data pad 120 is formed. In this process, the third insulating film 130, the second insulating film 124, and the first insulating film (gate insulating film) 108 are etched to form a gate pad contact hole 142 exposing the gate pad 106. .
도 4f와 5f와 도 6f에 도시한 바와 같이, 상기 패턴된 제 3 절연막(130)이 형성된 기판(100)에 컬러수지를 도포하여 적색(R)과 녹색(G)과 청색(B)의 컬러필터(134a, 134b, 134c)를 각각 형성한다. 도 3a에 도시한 바와 같이, 각각의 적색(R)과 녹색(G)과 청색(B)의 컬러필터(134a, 134b, 134c)는 다수의 화소영역(P)에 각각 대응하여 형성한다. As shown in FIGS. 4F, 5F, and 6F, color resins are applied to the substrate 100 on which the patterned third insulating layer 130 is formed, thereby forming red (R), green (G), and blue (B) colors. Filters 134a, 134b, and 134c are formed, respectively. As shown in FIG. 3A, the color filters 134a, 134b, and 134c of red (R), green (G), and blue (B) are respectively formed corresponding to the plurality of pixel regions (P).
컬러필터(134a, 134b, 134c)의 형성 후에, 제 3 절연막(130)의 전면에 대해 약에칭(slightly etching)을 실시하여 노출된 제 3 절연막의 일부를 제거한다. 이같은 약에칭을 실시하는 이유는 후속공정에서 형성될 화소전극(도 4g의 138)의 접착력을 향상시키기 위함이다. 이 같은 약에칭 시, 기 형성된 컬러필터(134a, 134b, 134c)가 마스크(mask)의 역할을 하므로, 별도의 마스크 공정의 추가없이 하부층의 제 3 절연막(130)을 에칭할 수 있게 된다. After the color filters 134a, 134b, and 134c are formed, lightly etching is performed on the entire surface of the third insulating film 130 to remove a part of the exposed third insulating film. The reason for performing such weak etching is to improve the adhesion of the pixel electrode (138 in FIG. 4G) to be formed in a subsequent step. In such weak etching, the pre-formed color filters 134a, 134b, and 134c serve as masks, so that the third insulating layer 130 of the lower layer may be etched without the addition of a separate mask process.
또한, 이 같은 약에칭은 컬러필터(134a, 134b, 134c) 형성 후 콘택홀(132, 142, 144)에 잔류할지 모를 컬러레진(color resin)을 제거하는 역할을 수행하여, 이후 형성될 화소전극이나 패드전극들이 하부의 금속층과 보다 좋은 접촉력을 가지게 해 준다. 상기 제 3 절연막을 약에칭 하는 식각의 최소두께는 상기 제 3 절연막의 평균 표면 거칠기 이상으로 한다. 즉, AFM(Atomic Force Microscopy)을 이용한 RMS(Root Mean Square)값 이상으로 식각한다. 식각 방법에는 건식식각과 습식식각 모두 사용될 수 있다. In addition, such weak etching serves to remove color resins that may remain in the contact holes 132, 142, and 144 after the color filters 134a, 134b, and 134c are formed, thereby forming pixel electrodes to be formed later. In addition, the pad electrodes have better contact force with the underlying metal layer. The minimum thickness of the etching for etching the third insulating film is equal to or greater than the average surface roughness of the third insulating film. That is, etching is performed by root mean square (RMS) value using AFM (Atomic Force Microscopy). Etching methods can be used both dry and wet etching.
다음으로, 도 4g와 도 5g와 도 6g에 도시한 바와 같이, 상기 다수의 컬러필터 패턴(134b, 도 3a의 134a 및 134c)이 형성된 기판(100)의 전면에 인듐-틴-옥사이드(indium-tin-oxide; ITO)와 인듐-징크-옥사이드(indium-zinc-oxidel; IZO)를 포함하는 투명한 도전성 금속을 증착하고 패턴하여, 상기 화소영역(P)에 대응하는 화소전극(138)을 형성한다. Next, as shown in FIGS. 4G, 5G, and 6G, indium-tin-oxide (indium-) is formed on the entire surface of the substrate 100 on which the plurality of color filter patterns 134b and 134a and 134c of FIG. 3A are formed. A transparent conductive metal including tin-oxide (ITO) and indium-zinc-oxidel (IZO) is deposited and patterned to form a pixel electrode 138 corresponding to the pixel region P. FIG. .
또한, 화소전극(138)의 형성과 동시에, 게이트패드부에는 게이트패드 콘택홀(142)을 통해 게이트 패드(106)와 접촉하는 게이트패드 전극(146)을 형성하고, 데이터패드부에는 데이터패드 콘택홀(144)을 통해 데이터 패드(120)와 접촉하는 데이터패드 전극(148)을 형성한다. In addition, at the same time as the pixel electrode 138 is formed, a gate pad electrode 146 is formed in the gate pad part to contact the gate pad 106 through the gate pad contact hole 142, and a data pad contact is formed in the data pad part. The data pad electrode 148 is formed to contact the data pad 120 through the hole 144.
상기 화소전극(138)은 도 3a에 도시한 바와 같이 드레인 전극(116)과 연결된 스토리지 금속층(122)과 스토리지 콘택홀(132)를 통해 직접 접촉하게 된다. 따라서, 화소전극(138)은 상기 스토리지 금속층(122)을 통해 드레인 전극(116)으로부터 신호를 입력받게 된다. As illustrated in FIG. 3A, the pixel electrode 138 directly contacts the storage metal layer 122 connected to the drain electrode 116 through the storage contact hole 132. Accordingly, the pixel electrode 138 receives a signal from the drain electrode 116 through the storage metal layer 122.
또한, 상기 게이트 배선(102)의 상부에는 상기 화소전극(138)과 접촉하는 스토리지 금속층(122)을 제 1 전극으로 하고, 그 하부의 게이트 배선(102)을 제 2 전극으로 하는 스토리지 캐패시터(CST)가 형성된다.In addition, a storage capacitor C having a storage metal layer 122 in contact with the pixel electrode 138 as a first electrode and a gate electrode 102 below as a second electrode above the gate wiring 102. ST ) is formed.
전술한 바와 같은 공정으로 컬러필터(134b, 도3의 134a 및 134c)와 화소전극(138)을 형성할 수 있으며, 발명에 따른 COT구조의 액정표시장치용 기판을 제작할 수 있다. 앞서 설명한 바와 같이, 본 발명의 특징은 화소전극(138)이 형성되기 저에 하부의 제 3 절연막(130)에 약에칭(slightly etching)을 실시하여 화소전극(138)의 접촉력(adhesion)을 향상시키고 잔류 컬러레진(color resin)의 제거에 있다 하겠다. In the above-described process, the color filters 134b, 134a and 134c of FIG. 3 and the pixel electrode 138 may be formed, and a substrate for a liquid crystal display device having a COT structure according to the present invention may be manufactured. As described above, a feature of the present invention is to improve the contact force of the pixel electrode 138 by performing lightly etching on the lower third insulating layer 130 before the pixel electrode 138 is formed. And the removal of residual color resin.
이하, 도 7a 내지 도 7g, 도 8a 내지 도 8g 및 도 9a 내지 도 9g는 전술한 공정에서 콘택홀의 형성 및 절연막의 약에칭(slightly etching)에 대해 상세히 설명한 공정단면도 이다. 이하 설명한 공정에서는 도 4a 내지 도 4d 도 5a 내지 도 5d 및 도 6a 내지 도 6d 이후의 공정에 대해 상술한 것이다. 7A to 7G, 8A to 8G, and 9A to 9G are cross-sectional views illustrating in detail the formation of contact holes and lightly etching of the insulating layer in the above-described process. In the processes described below, the processes subsequent to FIGS. 4A to 4D, 5A to 5D, and 6A to 6D will be described above.
도 7a, 도 8a 및 도 9a에 도시한 바와 같이, 블렉메트릭스(128)를 덮는 제 3 절연막(130)을 기판(100)의 전면에 형성한 이후, 기판의 전면에 감광성 포토레지스트(photoresist)(150)를 제 3 절연막(130)의 상부에 형성한다. 다음으로, 포토레지스트(150)의 이격된 상부에 투과부(M1)와 차단부(M2)와 반투과부(M3)로 구성되 마스크(M)를 위치시킨다. As shown in FIGS. 7A, 8A, and 9A, after forming the third insulating layer 130 covering the black matrix 128 on the entire surface of the substrate 100, a photosensitive photoresist ( 150 is formed on the third insulating layer 130. Next, the mask M is formed of a transmissive part M1, a blocking part M2, and a transflective part M3 on a spaced upper portion of the photoresist 150.
상기 마스크(M)의 투과부(M1)는 빛을 완전히 투과시키는 영역으로, 이후 형성될 게이트 패드(106)를 노출시키는 게이트패드 콘택홀에 대응한다. 상기 반투과부(M3)는 투과부(M1)에 비해 빛을 절반정도만 투과시키는 영역으로, 이후 형성될 데이터패드 콘택홀 및 스토리지 콘택홀에 대응하는 영역이다. 또한, 상기 차단부(M2)는 빛을 완전히 차단하는 영역으로, 투과부(M1)과 반투과부(M3)를 제외한 영역이다. 반투과부(M3)는 슬릿(slit)이나 반투명한 물질로 이루어져 있어 빛을 일부만 투과하고, 노광이 부분적으로 일어나게 한다. The transmissive portion M1 of the mask M is a region that completely transmits light, and corresponds to a gate pad contact hole exposing a gate pad 106 to be formed later. The transflective portion M3 transmits only about half of light as compared to the transmissive portion M1 and corresponds to a data pad contact hole and a storage contact hole to be formed later. In addition, the blocking unit M2 is an area that completely blocks the light, except for the transmissive unit M1 and the transflective unit M3. The transflective portion M3 is made of a slit or a translucent material so that only part of the light is transmitted and the exposure is partially caused.
이러서 상기 상기 마스크(M)의 상부로 빛을 조사하여 하부의 포토레지스트(150)를 노광하는 공정을 실시한다. Thus, the process of exposing the lower photoresist 150 by irradiating light to the upper portion of the mask (M).
상기 노광공정 후 포토레지스트(150)을 형상하면, 도 7b, 도 8b 및 도 9b에 도시한 바와 같이, 데이터패드 콘택홀 및 스토리지 콘택홀에 대응하는 부분은 일부만 제거되고 게이트패드 콘택홀에 해당하는 부분은 완전히 제거된 포토레지스트 패턴(150a)을 얻을 수 있다. 즉, 상기 마스크(M)의 반투과부(M3)는 빛을 일부만 투과하고 노광이 부분적으로 일어나게 하므로, 반투과부(M3)에 대응하는 포토레지스트가 상부로부터 일부만 현상되어 데이터패드 콘택홀 및 스토리지 콘택홀에 대응하는 부분은 일부만 남게 된다. When the photoresist 150 is formed after the exposure process, as shown in FIGS. 7B, 8B, and 9B, portions corresponding to the data pad contact hole and the storage contact hole are partially removed and correspond to the gate pad contact hole. The portion can result in the photoresist pattern 150a completely removed. That is, since the semi-transmissive portion M3 of the mask M transmits only part of the light and partially exposes the light, the photoresist corresponding to the semi-transmissive portion M3 is partially developed from the top, thereby causing the data pad contact hole and the storage contact hole. The part corresponding to will remain.
다음으로, 도 7c, 8c 및 9c에 도시한 바와 같이, 게이트패드(106)의 상부에 위치하고 현상된 포토레지스트(150a)에 의해 완전히 노출된 제 3절연막이 식각된다. Next, as shown in FIGS. 7C, 8C, and 9C, the third insulating layer that is positioned on the gate pad 106 and completely exposed by the developed photoresist 150a is etched.
이후 도 7d, 도 8d 및 도 9d에 도시한 바와 같이 스토리지 콘택홀 및 데이터패드 콘택홀이 형성될 부분을 노출하기 위해 포토레지스터 패턴(150a)을 식각하는 애싱공정(ashing process)을 진행한다. 이 같은 애싱공정에 의해, 마스크의 반투과부(도 7a 및 9a의 M3)에 대응하여 일부만 노광된 부분이 제거되는 동안 상기 포토레지스터 패턴(150a)이 전체적으로 낮아진다. 즉, 상기 애싱공정은 일종의 건식식각 공정과 같으며, 이후 형성될 스토리지 콘택홀 및 데이터패드 콘택홀에 대응하는 부분이 완전히 제거된다. Subsequently, an ashing process of etching the photoresist pattern 150a is performed to expose portions of the storage contact hole and the data pad contact hole, as shown in FIGS. 7D, 8D, and 9D. By such an ashing process, the photoresist pattern 150a is lowered as a whole while the portions partially exposed in correspondence with the transflective portions (M3 in FIGS. 7A and 9A) of the mask are removed. That is, the ashing process is a kind of dry etching process, and portions corresponding to the storage contact hole and the data pad contact hole to be formed later are completely removed.
상기 포토레지스터 패턴(150a)을 애싱(ashing)하는 공정이 완료되면, 도 7e, 도 8e 및 도 9e에 도시한 바와 같이, 상기 스토리지 금속층(122) 상부의 노출된 절연막(130, 124)을 제거하는 공정을 실시한다. 이때, 노출된 제 3 절연막은 완전히 제거되는 반면, 제 2 절연막은 일부만 제거되어 하부의 스토리지 금속층(122)을 노출하지 않는다. 또한, 도 9e에 도시한 데이터 패드부에서도 노출된 제 3 절연막(130)을 완전히 식각되고 하부의 제 2 절연막(124)은 일부를 남긴채 식각된다. 한편, 도 8e에 도시한 게이트 배드부에서는 노출된 제 2 절연막(124)이 완전히 제거되고 하부의 제 1 절연막(108)은 일부만 제거된다. 이상과 같이 스토리지 금속층(122), 게이트 패드(106) 및 데이터 패드(120)의 상부에 절연막의 일부를 남기는 이유는 이후 진행되는 포토레지스트의 제거(strip) 및 컬러필터의 형성시 하부의 금속층에 일어날 수 있는 부식등과 같은 화학적 반응을 방지하기 위함이다. When the process of ashing the photoresist pattern 150a is completed, as shown in FIGS. 7E, 8E, and 9E, the exposed insulating layers 130 and 124 on the storage metal layer 122 are removed. To carry out the process. In this case, the exposed third insulating layer is completely removed, whereas only a portion of the second insulating layer is removed to not expose the underlying storage metal layer 122. In addition, the exposed third insulating film 130 is completely etched in the data pad part shown in FIG. 9E, and the lower second insulating film 124 is etched while leaving a part thereof. Meanwhile, in the gate bad part illustrated in FIG. 8E, the exposed second insulating film 124 is completely removed and only a portion of the lower first insulating film 108 is removed. The reason for leaving a portion of the insulating layer on the storage metal layer 122, the gate pad 106, and the data pad 120 as described above is that the photoresist strip and the color filter formed during the formation of the color filter are subsequently formed. This is to prevent chemical reactions such as corrosion which may occur.
다음으로, 도 7f, 도 8f 및 도 9f에 도시한 바와 같이, 포토레지스터 패턴(150a)을 제거하는 스트립(strip) 공정을 실시하여 기판(100)으로부터 포토레지스터를 완전히 제거한다. 이어, 기판(100)상에 컬러수지를 도포하여 적색(R)과 녹색(G)과 청색(B)의 컬러필터(134a, 134b, 134c)를 각각 형성한다. 도 3a 및 도 3b에 도시한 바와 같이, 각각의 적색(R)과 녹색(G)과 청색(B)의 컬러필터(134a, 134b, 134c)는 다수의 화소영역(P)에 각각 대응하여 형성한다. Next, as shown in FIGS. 7F, 8F, and 9F, a strip process of removing the photoresist pattern 150a is performed to completely remove the photoresist from the substrate 100. Subsequently, color resins are coated on the substrate 100 to form color filters 134a, 134b, and 134c of red (R), green (G), and blue (B), respectively. As shown in FIGS. 3A and 3B, the color filters 134a, 134b, and 134c of red (R), green (G), and blue (B), respectively, are formed corresponding to the plurality of pixel regions (P), respectively. do.
다음으로, 도 7g, 도 8g 및 도 9g에 도시한 바와 같이, 기판(100)의 전면에 대해 약애칭(slightly etching)을 실시한다. 이 약애칭 공정에서의해 컬러필터(134b, 도 3a의 134a 및 134c)에 의해 노출된 제 3 절연막의 일부를 제거함과 동시에 스토리지 금속층(122)을 노출하는 스토리지 콘택홀(132)과, 게이트 패드(106)를 노출하는 게이트패드 콘택홀(142)과, 데이터 패드(120)을 노출하는 게이트패드 콘택홀(144)을 형성한다. 그리하여, 도 4f, 도 5f 및 도 6f에서 보여 지는 것과 같은 공정 단면도를 얻을 수 있다. Next, as illustrated in FIGS. 7G, 8G and 9G, lightly etching is performed on the entire surface of the substrate 100. In this weak nicking process, a portion of the third insulating film exposed by the color filters 134b (134a and 134c in FIG. 3A) and a storage contact hole 132 exposing the storage metal layer 122 and a gate pad ( The gate pad contact hole 142 exposing the 106 and the gate pad contact hole 144 exposing the data pad 120 are formed. Thus, a cross-sectional view of the process as shown in FIGS. 4F, 5F, and 6F can be obtained.
앞서 설명한 바와 같이, 약에칭을 실시하는 이유는 후속공정에서 형성될 화소전극(도 4g의 138) 및 패드전극(도 5g의 146, 도 6g의 148)의 접착력을 향상시키기 위함이다. 이 같은 약에칭 시, 기 형성된 컬러필터(134a, 134b, 134c)가 마스크(mask)의 역할을 하므로, 별도의 마스크 공정의 추가 없이 하부층의 제 3 절연막(130)을 에칭할 수 있으며 콘택홀(132, 142, 144) 또한 형성할 수 있다. As described above, the reason for the weak etching is to improve the adhesion between the pixel electrode (138 in FIG. 4G) and the pad electrode (146 in FIG. 5G and 148 in FIG. 6G) to be formed in a subsequent process. In such weak etching, the pre-formed color filters 134a, 134b, and 134c serve as masks, so that the third insulating layer 130 of the lower layer may be etched without the addition of a separate mask process. 132, 142 and 144 may also be formed.
또한, 이 같은 약에칭은 컬러필터(134a, 134b, 134c) 형성 후 콘택홀(132, 142, 144)에 잔류할지 모를 컬러레진(color resin)을 완전히 제거하는 역할을 수행하여, 이후 형성될 화소전극(138)이나 패드전극(146, 148)들이 하부의 금속층과 보다 좋은 접촉력을 가지게 해 준다. In addition, such weak etching serves to completely remove color resins that may remain in the contact holes 132, 142, and 144 after the color filters 134a, 134b, and 134c are formed, thereby forming pixels to be formed thereafter. The electrodes 138 or the pad electrodes 146 and 148 have better contact force with the underlying metal layer.
본 발명에 따른 COT 구조의 액정표시장치용 어레이기판 제조방법은 블랙매트릭스와 컬러필터를 하부기판에 형성하므로, 액정표시장치를 설계할 때 합착오차를 위한 공정마진을 둘 필요가 없으므로 개구율을 개선하는 효과가 있다.In the method of manufacturing an array substrate for a liquid crystal display device having a COT structure according to the present invention, since the black matrix and the color filter are formed on the lower substrate, it is not necessary to provide a process margin for bonding error when designing the liquid crystal display device, thereby improving the aperture ratio. It works.
컬러필터 형성 후 화소전극을 형성하기 전에 약애칭(slightly etching)을 실시하므로, 화소전극과 하부의 절연막사이에 접착력(adhesion)을 향상시키며 컬러필터 형성 후 잔존하는 컬러레진(color resin)을 제거하는 효과를 거둘 수 있다. 또한, 패턴된 금속층의 상부에 절연막의 일부를 잔류시키므로, 스토리지 금속층과 게이트 패드 및 데이터 패드가 포토레지스트를 제거하는 약액이나 상기 컬러필터를 패턴하는 약액에 의해 부식되는 불량을 방지할 수 있는 효과가 있다.Light etching is performed after forming the color filter before forming the pixel electrode, thereby improving adhesion between the pixel electrode and the lower insulating film and removing color resin remaining after the color filter is formed. It can work. In addition, since a part of the insulating film is left on the patterned metal layer, the storage metal layer, the gate pad and the data pad can prevent the defects from being corroded by the chemical liquid removing the photoresist or the chemical liquid patterning the color filter. have.
도 1은 일반적인 액정표시장치의 구성을 개략적으로 도시한 도면이고,1 is a diagram schematically illustrating a configuration of a general liquid crystal display device.
도 2는 도 1의 II-II 를 절단하여 도시한 액정표시장치의 단면도이고,FIG. 2 is a cross-sectional view of the liquid crystal display device taken along the line II-II of FIG. 1;
도 3a는 본 발명에 따른 액정표시장치용 어레이기판의 구성을 개략적으로 도시한 도면이고, 3A is a view schematically showing the configuration of an array substrate for a liquid crystal display device according to the present invention;
도 3b는 본 발명에 따른 COT 구조의 액정표시장치용 어레이기판의 변형된 실시예를 개략적으로 도시한 도면이고, 3b schematically illustrates a modified embodiment of an array substrate for a liquid crystal display device having a COT structure according to the present invention;
도 4a 내지 도 4g와 도 5a 내지 도 5g와 도 6a 내지 도 6g는 도 3a의 IV-IV와 V-V와 VI-VI을 따라 절단하여 본 발명에 따른 공정 순서에 따라 도시한 공정 단면도이고,4A to 4G, 5A to 5G, and 6A to 6G are cross-sectional views illustrating a process sequence according to the present invention cut along IV-IV, V-V, and VI-VI of FIG. 3A,
도 7a 내지 도 7g, 도 8a 내지 도 8g 및 도 9a 내지 도 9g는 본 발명에 따른 공정 순서에서 콘택홀의 형성 및 절연막의 약에칭(slightly etching)에 대해 상세히 설명한 공정단면도 이다. 7A to 7G, 8A to 8G, and 9A to 9G are cross-sectional views illustrating details of formation of contact holes and lightly etching of an insulating layer in the process sequence according to the present invention.
<도면의 주요부분에 대한 간단한 설명><Brief description of the main parts of the drawing>
100 : 기판 102 : 게이트 배선100: substrate 102: gate wiring
104 : 게이트 전극 106 : 데이터 패드 104: gate electrode 106: data pad
114 : 소스 전극 116 : 드레인 전극114: source electrode 116: drain electrode
118 : 데이터 배선 120 : 데이터 패드118: data wiring 120: data pad
122 : 스토리지 금속층 128 : 블랙매트릭스122: storage metal layer 128: black matrix
134a, 134b, 134c : 컬러필터 138 : 화소전극134a, 134b, 134c: color filter 138: pixel electrode
142 : 게이트 패드 콘택홀 144 : 데이터 패드 콘택홀 142: gate pad contact hole 144: data pad contact hole
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