JP2004163933A - Array substrate for liquid crystal display device and method of manufacturing the same - Google Patents

Array substrate for liquid crystal display device and method of manufacturing the same Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To manufacture an array substrate for a liquid crystal display device by using a halftone mask and by three mask steps wherein a step of patterning a protective film to protect a thin film transistor into a specified shape, using it as a mask, and etching a lower side gate insulating film, and a step of forming a pixel electrode, a gate pad terminal and a data pad terminal progress. <P>SOLUTION: A gate electrode, gate wiring and a gate pad are formed in the first mask process. An active layer, source and drain electrodes, data wiring and a data pad are formed in the second mask process. The pixel electrode, the gate pad terminal and the data pad terminal are formed in the third mask process by patterning the protective film and subsequently using it as the mask. In the case the array substrate for the liquid crystal display device is fabricated with the three mask processes as described, the process yield is improved and the price competitiveness is heightened because process time is shortened and simultaneously the fabrication cost is reduced. <P>COPYRIGHT: (C)2004,JPO

Description

本発明は液晶表示装置に係り、特に液晶表示装置用アレイ基板及びその製造方法に関する。   The present invention relates to a liquid crystal display device, and more particularly, to an array substrate for a liquid crystal display device and a method of manufacturing the same.

図１は、一般的な液晶表示装置を概略的に示した平面図である。図示したように、一般的な液晶表示装置１１は、ブラックマトリックス６とカラーフィルター７、前記カラーフィルター７の上部に蒸着された透明電極である共通電極９が形成された上部基板５と、画素領域Ｐ上に形成された画素電極５６とスイッチング素子Ｔを含んだアレイ配線が形成された下部基板２２で構成され、前記上部基板５と下部基板２２間には液晶１５が充填されている。   FIG. 1 is a plan view schematically showing a general liquid crystal display device. 1, a general liquid crystal display device 11 includes a black matrix 6, a color filter 7, an upper substrate 5 on which a common electrode 9 which is a transparent electrode deposited on the color filter 7, and a pixel region. The lower substrate 22 is provided with a pixel electrode 56 formed on P and an array wiring including the switching element T. The liquid crystal 15 is filled between the upper substrate 5 and the lower substrate 22.

前記下部基板２２はアレイ基板とも称し、スイッチング素子である薄膜トランジスタＴがマトリックス形態で位置して、このような複数の薄膜トランジスタを交差して経由するゲート配線１２とデータ配線３４が形成される。   The lower substrate 22 is also called an array substrate, and the thin film transistors T, which are switching elements, are arranged in a matrix form, and the gate wiring 12 and the data wiring 34 which cross and pass through the plurality of thin film transistors are formed.

前記画素領域Ｐは、前記ゲート配線１２とデータ配線３４が交差して定義される領域である。前記画素領域Ｐ上に形成される画素電極５６は、インジウム−スズ−オキサイド（ＩＴＯ）のように光の透過率が比較的優れた透明導電性金属を用いる。   The pixel region P is a region defined by the intersection of the gate line 12 and the data line 34. The pixel electrode 56 formed on the pixel region P is made of a transparent conductive metal having relatively excellent light transmittance, such as indium-tin-oxide (ITO).

前述したように構成される液晶表示装置は、前記薄膜トランジスタＴと前記薄膜トランジスタに連結した画素電極５６がマトリックス形態で存在することによって映像を表示する。   The liquid crystal display device configured as described above displays an image when the thin film transistor T and the pixel electrode 56 connected to the thin film transistor exist in a matrix.

前記ゲート配線１２は、前記薄膜トランジスタＴの第１電極であるゲート電極を駆動するパルス電圧を伝達し、前記データ配線３４は、前記薄膜トランジスタＴの第２電極であるソース電極を駆動する信号電圧を伝達する手段である。   The gate line 12 transmits a pulse voltage for driving a gate electrode that is a first electrode of the thin film transistor T, and the data line 34 transmits a signal voltage for driving a source electrode that is a second electrode of the thin film transistor T. It is a means to do.

前述したような構成を有する液晶パネルの駆動は液晶の電気光学的効果に起因する。詳細に説明すれば、前記液晶層１５は、自発分極（Spontaneous Polarization）特性を有する誘電異方性物質であり、電圧が印加されると自発分極により双極子を形成することによって電界の印加方向によって分子の配列方向が変えられる特性を有する。したがって、このような配列状態によって光学的特性が変えられることによって電気的な光変調が生じる。このような液晶の光変調現象により、光を遮断または通過させる方法でイメージを具現するようになる。   The driving of the liquid crystal panel having the above-described configuration is caused by the electro-optical effect of the liquid crystal. More specifically, the liquid crystal layer 15 is a dielectric anisotropic material having spontaneous polarization (Spontaneous Polarization) characteristics. When a voltage is applied, the liquid crystal layer 15 forms a dipole by spontaneous polarization, thereby changing the direction of the electric field. It has the property that the direction of arrangement of molecules can be changed. Therefore, electric light modulation is caused by changing the optical characteristics depending on the arrangement state. Due to the light modulation phenomenon of the liquid crystal, an image can be realized by blocking or transmitting light.

前述したような動作を示す液晶表示装置は製造工程が非常に複雑であるため、工程を単純化することによって工程時間と製造原価を減らす努力が行われている。このような一環として、従来、前記薄膜トランジスタアレイ部の製造工程を５〜７マスク工程から４マスク工程で完了できる製造方法が提案された。   Since the manufacturing process of the liquid crystal display device that operates as described above is very complicated, efforts have been made to reduce the process time and the manufacturing cost by simplifying the process. As a part of this, conventionally, a manufacturing method has been proposed in which the manufacturing process of the thin film transistor array portion can be completed in 5 to 7 mask processes to 4 mask processes.

図２は、従来の４マスク工程で製作された液晶表示装置用アレイ基板の一部を概略的に示した拡大平面図である。図示したように、ゲート配線１２とデータ配線３４が直交して画素領域Ｐを定義し、前記ゲート配線１２とデータ配線３４の交差地点にはスイッチング素子として薄膜トランジスタＴを配置する。前記ゲート配線１２の一端にはゲートパッド１０が構成され、前記データ配線３４の一端にはデータパッド３６が構成される。   FIG. 2 is an enlarged plan view schematically showing a part of an array substrate for a liquid crystal display device manufactured by a conventional four mask process. As shown, the gate line 12 and the data line 34 are orthogonal to define a pixel region P, and a thin film transistor T is disposed at the intersection of the gate line 12 and the data line 34 as a switching element. A gate pad 10 is formed at one end of the gate line 12, and a data pad 36 is formed at one end of the data line 34.

前記各パッド１０、３６は、アイランド状の透明電極パターンであるゲートパッド端子５８とデータパッド端子６０と各々接触して構成される。前記薄膜トランジスタＴは、前記ゲート配線１２と連結して走査信号を印加受けるゲート電極１４と、前記データ配線３４と連結してデータ信号を印加受けるソース電極４０及びこれとは所定間隔離隔されたドレイン電極４２で構成される。また、前記ゲート電極１４上部に構成されて前記ソース電極４０及びドレイン電極４２と接触するアクティブ層３２を含む。   The pads 10 and 36 are configured to be in contact with a gate pad terminal 58 and a data pad terminal 60, respectively, which are island-shaped transparent electrode patterns. The thin film transistor T includes a gate electrode 14 connected to the gate line 12 to receive a scan signal, a source electrode 40 connected to the data line 34 to receive a data signal, and a drain electrode separated from the source electrode 40 by a predetermined distance. 42. In addition, an active layer 32 is formed on the gate electrode 14 and is in contact with the source electrode 40 and the drain electrode 42.

また、前記画素領域Ｐ上には前記ドレイン電極４２と接触する透明な画素電極５６を構成し、前記透明な画素電極５６の一部は前記ゲート配線１２の上部に延長して構成する。前記ゲート配線１２の上部にはアイランド状の金属パターン３８を形成し、前記金属パターン３８は前記ゲート配線１２の上部に延びた透明画素電極５６と接触する。   In addition, a transparent pixel electrode 56 that contacts the drain electrode 42 is formed on the pixel region P, and a part of the transparent pixel electrode 56 is formed to extend above the gate line 12. An island-shaped metal pattern 38 is formed on the gate line 12, and the metal pattern 38 contacts the transparent pixel electrode 56 extending on the gate line 12.

前述したような構成で、前記ゲート配線１２の一部を第１ストレージ電極にし、前記画素電極１７と接触する金属パターン３８を第２ストレージ電極にして、前記第１ストレージ電極及び第２ストレージ電極間に配置するゲート絶縁膜（図示せず）を誘電体にするストレージキャパシターＣｓｔが構成される。   In the above-described configuration, a part of the gate line 12 is used as a first storage electrode, and the metal pattern 38 in contact with the pixel electrode 17 is used as a second storage electrode. A storage capacitor Cst having a gate insulating film (not shown) disposed as a dielectric is formed.

この時、図示しなかったが、前記アクティブ層３２とソース電極４０及びドレイン電極４２間にはオーミックコンタクト層（図示せず）が構成され、前記データ配線３４とデータパッド電極３６の下部には純粋非晶質シリコンと不純物非晶質シリコンで構成された第１パターン３５が形成されており、前記金属パターン３８の下部には純粋非晶質シリコンと不純物非晶質シリコンで構成された第２パターン２９が形成されている。   At this time, although not shown, an ohmic contact layer (not shown) is formed between the active layer 32 and the source electrode 40 and the drain electrode 42, and a pure layer is formed below the data wiring 34 and the data pad electrode 36. A first pattern 35 made of amorphous silicon and impurity amorphous silicon is formed, and a second pattern made of pure amorphous silicon and impurity amorphous silicon is formed below the metal pattern 38. 29 are formed.

前述したようなアレイ基板の構成は、従来の４マスク工程で製作されたものであり、図面を参照して従来の４マスク工程を利用したアレイ基板の製造工程を説明する。図３Ａないし図３Ｇと、図４Ａないし図４Ｇと、図５Ａないし図５Ｇは、図２のIII-III、IV-IV、V-V線に沿って切断した従来の４マスク工程順序を示した工程断面図である。図３Ａないし図３Ｇはスイッチング素子と画素領域と補助容量部を示し、図４Ａないし図４Ｇはゲートパッド部を示し、図５Ａないし図５Ｇはデータパッド部を示す。   The configuration of the array substrate as described above is manufactured by a conventional four mask process, and a manufacturing process of the array substrate using the conventional four mask process will be described with reference to the drawings. FIGS. 3A to 3G, FIGS. 4A to 4G, and FIGS. 5A to 5G are cross-sectional views showing a conventional four-mask process sequence cut along lines III-III, IV-IV, and VV of FIG. FIG. 3A to 3G show a switching element, a pixel region, and an auxiliary capacitance unit, FIGS. 4A to 4G show a gate pad unit, and FIGS. 5A to 5G show a data pad unit.

まず、図３Ａと図４Ａと図５Ａに示したように、透明な絶縁基板２２上に第１金属層を形成した後、第１マスク工程で、一端にゲートパッド１０を含むゲート配線１２と、前記ゲート配線１２から突出して延びたゲート電極１４を形成する。   First, as shown in FIGS. 3A, 4A, and 5A, after forming a first metal layer on a transparent insulating substrate 22, in a first mask process, a gate wiring 12 including a gate pad 10 at one end; A gate electrode 14 protruding from the gate wiring 12 is formed.

前記ゲート電極物質は、アルミニウム（Ａｌ）、アルミニウム合金、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）のような多様な導電性金属を用いることができ、特に、アルミニウム（Ａｌ）とアルミニウム合金を用いる場合にはモリブデン（Ｍｏ）やクロム（Ｃｒ）等を用いて二重層で構成する。   As the gate electrode material, various conductive metals such as aluminum (Al), aluminum alloy, molybdenum (Mo), tungsten (W), and chromium (Cr) can be used. In particular, aluminum (Al) and aluminum When an alloy is used, a double layer is formed using molybdenum (Mo), chromium (Cr), or the like.

前記ゲート配線１２とゲートパッド１０、ゲート電極１４が形成された基板２２の全面に第１絶縁膜であるゲート絶縁膜１６と、純粋非晶質シリコン層１８と、不純物非晶質シリコン層２０と、第２金属層２４を積層する。   A gate insulating film 16, which is a first insulating film, a pure amorphous silicon layer 18, and an impurity amorphous silicon layer 20 are formed on the entire surface of the substrate 22 on which the gate wiring 12, the gate pad 10, and the gate electrode 14 are formed. Then, the second metal layer 24 is laminated.

この時、前記ゲート絶縁膜１６は、窒化シリコン（ＳｉＮx）と酸化シリコン（ＳｉＯ2）を含む無機絶縁物質グループのうちから選択された一つを蒸着して形成し、前記第２金属層２４はクロム（Ｃｒ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）などの導電性金属物質のうち選択された一つを蒸着して形成する。 At this time, the gate insulating film 16 is formed by depositing one selected from an inorganic insulating material group including silicon nitride (SiN x ) and silicon oxide (SiO 2 ), and forming the second metal layer 24. Is formed by depositing one selected from conductive metal materials such as chromium (Cr), molybdenum (Mo), tungsten (W), and tantalum (Ta).

次に、図３Ｂと図４Ｂと図５Ｂに示したように、第２金属層２４の上部にはフォトレジスト（photo-resist：以下"ＰＲ"層と称する）を塗布してＰＲ層２６を形成する。この時、前記ＰＲ層２６は光を受けた部分が露光されて現像されるポジティブ型（positive type）を用いるものとする。前記ＰＲ層２６が形成された基板２２の上部に透過領域Ａと遮断領域Ｂと半透過領域（スリット領域）Ｃで構成されたマスク７０を配置させる。   Next, as shown in FIGS. 3B, 4B, and 5B, a photoresist (photo-resist: hereinafter, referred to as a “PR” layer) is applied on the second metal layer 24 to form a PR layer 26. I do. At this time, the PR layer 26 uses a positive type in which a light-receiving portion is exposed and developed. A mask 70 including a transmission area A, a blocking area B, and a semi-transmission area (slit area) C is disposed on the substrate 22 on which the PR layer 26 is formed.

前記半透過領域Ｃは、ゲート電極１４の上部に対応して配置させて、前記遮断領域Ｂは以後データ配線とソース及びドレイン電極、データパッド、そしてストレージキャパシターの電極が形成される位置に対応する。この時、前記半透過領域Ｃに対応するＰＲ層２６は、前記透過領域Ａに比べて一部分だけ露光される特性がある。   The semi-transmissive region C is disposed above the gate electrode 14, and the cut-off region B corresponds to a position where a data line, a source and drain electrode, a data pad, and a storage capacitor electrode will be formed. . At this time, the PR layer 26 corresponding to the semi-transmissive region C has a characteristic of being partially exposed compared to the transmissive region A.

続いて、前記マスク７０の上部に光を照射する露光（exposure）工程と、露光された部分を除去する現像（develop）工程を行う。前述したような工程を行えば、図３Ｃと図４Ｄと図５Ｄに示したように、ＰＲパターン２６ａが形成される。ここでＰＲパターン２６ａはマスク（図３Ｂ、図４Ｂ、図５Ｂの７０）の遮断領域Ｂに対応する第１厚さと半透過領域Ｃに対応する第２厚さを有する。   Subsequently, an exposure step of irradiating the upper portion of the mask 70 with light and a development step of removing an exposed portion are performed. By performing the above-described steps, the PR pattern 26a is formed as shown in FIGS. 3C, 4D, and 5D. Here, the PR pattern 26a has a first thickness corresponding to the blocking area B and a second thickness corresponding to the transflective area C of the mask (70 in FIGS. 3B, 4B, and 5B).

続いて、前記ＰＲパターン２６ａ間に露出した第２金属層２４を湿式エッチング方式でエッチングした後、下部の不純物非晶質シリコン層２０と純粋非晶質シリコン層１８を乾式エッチングを通じて除去する工程を行えば、図３Ｄと図４Ｄと図５Ｄに示したように、ソース／ドレイン電極パターン２８と、ソース／ドレイン電極パターン２８から延びたデータ配線（図２の３４）と、データ配線３４の一端に配置するデータパッド３６、不純物半導体パターン３２ａ及びアクティブ層３０が形成される。同時に、前記ゲート配線１２の一部上部にはアイランド状の金属パターン３８が形成される。   Subsequently, the second metal layer 24 exposed between the PR patterns 26a is etched by a wet etching method, and then the lower impurity amorphous silicon layer 20 and the pure amorphous silicon layer 18 are removed by dry etching. 3D, 4D and 5D, the source / drain electrode pattern 28, the data wiring (34 in FIG. 2) extending from the source / drain electrode pattern 28, and one end of the data wiring 34 The data pad 36 to be arranged, the impurity semiconductor pattern 32a, and the active layer 30 are formed. At the same time, an island-shaped metal pattern 38 is formed on a part of the gate line 12.

一方、前記パターニングされた純粋非晶質シリコン層と不純物非晶質シリコン層で構成されて前記データ配線３４とデータパッド３６の下部に延びた第１パターン３５と、前記金属パターン３８の下部にアイランド状で構成された第２パターン２９が形成される。   On the other hand, a first pattern 35 composed of the patterned pure amorphous silicon layer and the impurity amorphous silicon layer and extending below the data wiring 34 and the data pad 36, and an island below the metal pattern 38 Thus, a second pattern 29 having a shape is formed.

次に、図３Ｅと図４Ｅと図５Ｅに示したように、第２厚さのＰＲパターン２６ａを除去するための灰化工程（ashing processing）を行う。前記灰化工程を行えば、前記ゲート電極１４上部の第２厚さを有するＰＲパターン２６ａが除去されて前記ソース／ドレイン電極パターン２８が露出する。この時、前記ＰＲパターン２６ａの縁も削られて下部の金属パターン２８、３８、３６が露出する。   Next, as shown in FIG. 3E, FIG. 4E, and FIG. 5E, an ashing process for removing the second-thickness PR pattern 26a is performed. If the ashing process is performed, the PR pattern 26a having the second thickness on the gate electrode 14 is removed, and the source / drain electrode pattern 28 is exposed. At this time, the edges of the PR pattern 26a are also shaved and the lower metal patterns 28, 38, 36 are exposed.

続いて、前記ＰＲパターン２６ａ間に露出した金属層であるソース／ドレイン電極パターン（図３Ｅの２８）とその下部の不純物非晶質シリコン層である不純物半導体パターン（図３Ｅの３２ａ）を乾式エッチングを通じて除去する工程を行い下部のアクティブ層３０を露出する工程を行う。   Subsequently, the source / drain electrode pattern (28 in FIG. 3E) as a metal layer exposed between the PR patterns 26a and the impurity semiconductor pattern (32a in FIG. 3E) as an impurity amorphous silicon layer thereunder are dry-etched. Through which the lower active layer 30 is exposed.

この時、ＰＲパターン２６ａ間に露出した金属層がモリブデン（Ｍｏ）の場合には、前述したように、乾式エッチングで露出した金属層とその下部の不純物非晶質シリコン層を一度に除去することが可能であるが、前記金属層がクロム（Ｃｒ）の場合には、前記ＰＲパターン間に露出した金属層をまず湿式エッチングを通じて除去した後、続いて乾式エッチングでその下部の不純物非晶質シリコン層を除去する工程を行う。ここで、金属層と不純物非晶質シリコン層の縁も除去されて下部の純粋非晶質シリコン層が現われる。   At this time, if the metal layer exposed between the PR patterns 26a is molybdenum (Mo), as described above, the exposed metal layer and the impurity amorphous silicon layer thereunder are removed at a time by dry etching. However, if the metal layer is chromium (Cr), the metal layer exposed between the PR patterns is first removed by wet etching, and then the underlying amorphous silicon is removed by dry etching. Performing a step of removing the layer; Here, the edges of the metal layer and the impurity amorphous silicon layer are also removed, and a lower pure amorphous silicon layer appears.

このような工程を通じて、図３Ｆと図４Ｆと図５Ｆに示したように、相互に離隔されたソース電極４０とドレイン電極４２が構成され、オーミックコンタクト層３２が形成されてアクティブ層３２が露出する。露出したアクティブ層３２は薄膜トランジスタのチャネルＣＨになる。   Through these steps, as shown in FIGS. 3F, 4F and 5F, the source electrode 40 and the drain electrode 42 are separated from each other, the ohmic contact layer 32 is formed, and the active layer 32 is exposed. . The exposed active layer 32 becomes a channel CH of the thin film transistor.

以上のように第２マスク工程を通じて、アクティブ層３２とソース電極４０及びドレイン電極４２とデータ配線３４とデータパッド３６と前記ゲート配線１２の上部にアイランド状の金属パターン３８が形成される。   As described above, through the second mask process, the island-shaped metal pattern 38 is formed on the active layer 32, the source electrode 40, the drain electrode 42, the data wiring 34, the data pad 36, and the gate wiring 12.

続いて、前記ソース電極４０及びドレイン電極４２とデータ配線３４とデータパッド３６とアイランド状の金属パターン３８が形成された基板２２の全面に、ベンゾシクロブテン（ＢＣＢ）とアクリル（ａｃｒｙｌ）系樹脂（ｒｅｓｉｎ）を含んだ透明な有機絶縁物質グループのうちから選択された一つを塗布して形成したり、窒化シリコン（ＳｉＮx）と酸化シリコン（ＳｉＯ2）を含む無機絶縁物質グループのうちから選択された一つを蒸着して第２絶縁膜である保護膜４６を形成する。 Subsequently, benzocyclobutene (BCB) and acryl-based resin (acrylic resin) are formed on the entire surface of the substrate 22 on which the source electrode 40 and the drain electrode 42, the data wiring 34, the data pad 36, and the island-shaped metal pattern 38 are formed. (resin) and a transparent organic insulating material group selected from the group consisting of a transparent organic insulating material group and an inorganic insulating material group including silicon nitride (SiN x ) and silicon oxide (SiO 2 ). Then, a protective film 46 serving as a second insulating film is formed by depositing one of the layers.

次に、前記保護膜４６を第３マスク工程でパターニングして、前記ドレイン電極４２の一部を露出するドレインコンタクトホール４８と、前記金属パターン３８の一部を露出するストレージコンタクトホール５０と、前記ゲートパッド１０とデータパッド３６の一部を露出するゲートパッドコンタクトホール５２とデータパッドコンタクトホール５４を形成する。   Next, the protection film 46 is patterned in a third mask process to form a drain contact hole 48 exposing a part of the drain electrode 42, a storage contact hole 50 exposing a part of the metal pattern 38, A gate pad contact hole 52 and a data pad contact hole 54 exposing a part of the gate pad 10 and the data pad 36 are formed.

続いて、図３Ｇと図４Ｇと図５Ｇに示したように、前記保護膜４６の上部にインジウム−スズ−オキサイド（ＩＴＯ）とインジウム−ジンク−オキサイド（ＩＺＯ）を含んだ透明導電性金属物質のうち選択された一つを蒸着して第４マスク工程でパターニングして、前記ドレイン電極４２と接触しながら前記画素領域Ｐを経由し前記アイランド状の金属パターン３８と接触する透明画素電極５６と、前記ゲートパッド１０と接触するゲートパッド端子５８と前記データパッド３６と接触するデータパッド端子６０を形成する。
前述したような工程で従来の方法による液晶表示装置用アレイ基板を製作できる。 Subsequently, as shown in FIGS. 3G, 4G and 5G, a transparent conductive metal material containing indium-tin-oxide (ITO) and indium-zinc-oxide (IZO) is formed on the protective layer 46. A transparent pixel electrode 56, which is selected from the above, is vapor-deposited and patterned by a fourth mask process, and contacts the island-shaped metal pattern 38 via the pixel region P while being in contact with the drain electrode 42; A gate pad terminal 58 that contacts the gate pad 10 and a data pad terminal 60 that contacts the data pad 36 are formed.
An array substrate for a liquid crystal display device according to a conventional method can be manufactured through the steps described above.

本発明は前述した４マスク工程をさらに単純化して改善された工程収率を確保して材料費を節減するための目的で案出されたものであって、本発明によるアレイ基板製造方法はハーフトーン（halftone）マスクを用いると同時に、前記薄膜トランジスタを保護する保護膜を所定の形状にパターニングしてこれをマスクにして下部のゲート絶縁膜をエッチングする工程と、前記画素電極とゲートパッド端子とデータパッド端子を形成する工程を行い３マスク工程で液晶表示装置用アレイ基板を製作する。   The present invention has been devised for the purpose of further simplifying the above-described four mask process to secure an improved process yield and to reduce material costs. Simultaneously using a halftone mask, patterning a protective film for protecting the thin film transistor into a predetermined shape, and using the mask as a mask to etch a lower gate insulating film; A process of forming pad terminals is performed, and an array substrate for a liquid crystal display device is manufactured by three mask processes.

前述したような目的を達成するための本発明による液晶表示装置用アレイ基板は、基板上に構成されて、一端にゲートパッドを含むゲート配線と；前記ゲート配線とは絶縁膜を挟んで垂直に交差して画素領域を定義して、一端にデータパッドを含むデータ配線と；前記ゲート配線とデータ配線の交差地点に構成されて、アクティブ層とゲート電極とソース電極とドレイン電極を含む薄膜トランジスタと；前記薄膜トランジスタが形成された基板の全面に構成されて、前記ドレイン電極の一部と前記ゲートパッドと、データパッドと、画素領域に対応する基板を露出する保護膜と；前記露出したドレイン電極と接触しながら画素領域に構成された透明な画素電極と、前記露出したゲートパッドと接触する透明なゲートパッド端子と、前記露出したデータパッドと接触する透明なデータパッド端子を含む。   An array substrate for a liquid crystal display according to the present invention for achieving the above-mentioned object is provided on a substrate, and has a gate wiring including a gate pad at one end; and the gate wiring is vertically formed with an insulating film interposed therebetween. A data line including a data pad at one end, defining a pixel region to intersect; a thin film transistor including an active layer, a gate electrode, a source electrode, and a drain electrode at an intersection of the gate line and the data line; A protective film formed on the entire surface of the substrate on which the thin film transistor is formed, exposing a part of the drain electrode, the gate pad, the data pad, and a substrate corresponding to a pixel region; and contacting the exposed drain electrode. A transparent pixel electrode formed in a pixel area, a transparent gate pad terminal in contact with the exposed gate pad, and Comprising a transparent data pad terminal contacting the data pad.

ここで、前記保護膜は逆テーパー付けられた側面を有し、保護膜の表面は円弧形態を有することができる。   Here, the protection film may have a reverse tapered side surface, and the surface of the protection film may have an arc shape.

前記保護膜はパターニングされており、前記画素電極とゲートパッド端子及びデータパッド端子は前記保護膜のパターン間に配置する。   The protection film is patterned, and the pixel electrode, the gate pad terminal and the data pad terminal are arranged between the patterns of the protection film.

前記画素電極は前記画素領域内に位置する基板と接触できる。   The pixel electrode can be in contact with a substrate located in the pixel area.

前記データ配線とデータパッドの下部には非晶質シリコン層と不純物が含まれた非晶質シリコン層が積層されて構成される。この時、前記データ配線とデータパッド下部の非晶質シリコン層は縁が露出して構成される。   An amorphous silicon layer and an amorphous silicon layer containing impurities are stacked below the data line and the data pad. At this time, the edges of the amorphous silicon layer below the data wiring and the data pad are exposed.

前記ゲート配線の一部上部にアイランド状の金属パターンがさらに含むことができ、前記保護膜は前記アイランド状の金属パターンの一部を露出するように構成される。前記画素電極は前記露出した金属パターンと接触して、前記金属パターンは前記ゲート配線と共にストレージキャパシターを構成する。   An island-shaped metal pattern may be further included on a part of the gate line, and the protection layer is configured to expose a part of the island-shaped metal pattern. The pixel electrode contacts the exposed metal pattern, and the metal pattern forms a storage capacitor together with the gate line.

前記保護膜上部に前記画素電極と同一な物質で構成された導電パターンをさらに含むことができる。   A conductive pattern formed of the same material as the pixel electrode may be further formed on the passivation layer.

前記アクティブ層は、前記ソース及びドレイン電極と同一な形態を有し、前記ソース及びドレイン電極間に対応する部分をさらに含むことができる。   The active layer has the same form as the source and drain electrodes, and may further include a portion corresponding to a portion between the source and drain electrodes.

本発明による液晶表示装置用アレイ基板は、前記薄膜トランジスタ、ゲート配線及びデータ配線と前記保護膜間に配置して、前記保護膜とは同一な形状を有する無機絶縁パターンをさらに含むことができる。   The array substrate for a liquid crystal display according to the present invention may further include an inorganic insulating pattern disposed between the thin film transistor, the gate line and the data line and the protective film, and having the same shape as the protective film.

本発明による液晶表示装置用アレイ基板の製造方法は、基板上に、一端にゲートパッドを含むゲート配線と、ゲート配線から延びたゲート電極を形成する第１マスク工程と；前記ゲート配線とは絶縁膜を挟んで垂直に交差して画素領域を定義して、一端にデータパッドを含むデータ配線と、データ配線から延びたソース電極とこれとは所定間隔離隔されたドレイン電極と、ソース及びドレイン電極の下部にアクティブ層を形成する第２マスク工程と；前記ソース及びドレイン電極とデータ配線が形成された基板の全面に保護膜を形成してパターニングしてドレイン電極の一部と画素領域と、ゲートパッドとデータパッドを露出する第３マスク工程；及び前記パターニングされた保護膜の全面に透明電極を蒸着して、前記露出したドレイン電極と接触しながら画素領域に形成された画素電極と、前記露出したゲートパッドと接触するゲートパッド端子と、前記露出したデータパッドと接触するデータパッド端子を形成する工程を含む。   A method of manufacturing an array substrate for a liquid crystal display device according to the present invention includes a first masking step of forming a gate wiring including a gate pad at one end and a gate electrode extending from the gate wiring on a substrate; A pixel region is defined by vertically intersecting the film, and a data line including a data pad at one end, a source electrode extending from the data line, a drain electrode separated from the source electrode by a predetermined distance, and a source and drain electrode A second masking process for forming an active layer underneath; forming a protective film on the entire surface of the substrate on which the source and drain electrodes and the data wiring are formed and patterning the same to form a part of the drain electrode, a pixel region, and a gate; A third masking process for exposing the pad and the data pad; and depositing a transparent electrode on the entire surface of the patterned passivation layer to form the exposed drain electrode. Comprising contacting a pixel electrode formed in the pixel region while a gate pad terminal in contact with the gate pad the exposed, forming a data pad terminal contacting the exposed data pad.

前記第２マスク工程は、前記ゲート配線とゲート電極が形成された基板の全面にゲート絶縁膜を形成する段階と；前記ゲート絶縁膜上部に純粋非晶質シリコン層と、不純物非晶質シリコン層と、金属層を逐次形成する段階と；前記金属層上部に第１厚さと前記第１厚さより薄い第２厚さを有するフォトレジストパターンを形成する段階と；前記フォトレジストパターンによって前記金属層と前記不純物非晶質シリコン層及び純粋非晶質シリコン層を選択的にエッチングする段階と；前記第２厚さを有するフォトレジストパターンを除去する段階と；前記第２厚さを有するフォトレジストパターンを除去して露出した前記金属層と不純物非晶質シリコン層を選択的にエッチングする段階と；そして残っている前記フォトレジストパターンを除去する段階を含む。   Forming a gate insulating film on the entire surface of the substrate on which the gate wiring and the gate electrode are formed; a pure amorphous silicon layer and an impurity amorphous silicon layer on the gate insulating film; Sequentially forming a metal layer; forming a photoresist pattern having a first thickness and a second thickness smaller than the first thickness on the metal layer; and forming the metal layer on the metal layer by the photoresist pattern. Selectively etching the impurity amorphous silicon layer and the pure amorphous silicon layer; removing the photoresist pattern having the second thickness; and removing the photoresist pattern having the second thickness. Selectively etching the exposed metal layer and the impurity amorphous silicon layer; and removing the remaining photoresist pattern Including that stage.

前記画素電極を形成する段階以前に前記保護膜の側面が逆テーパー付けられるように焼成（curing）する段階をさらに含むことができる。前記保護膜は円弧（circular arc）形態の表面を有することができる。   The method may further include, before forming the pixel electrode, curing the side surface of the passivation layer so that the side surface of the passivation layer is reversely tapered. The protective layer may have a surface in the form of a circular arc.

前記データ配線とデータパッドの下部には純粋非晶質シリコン層と不純物が含まれた非晶質シリコン層が積層されていることができる。この時、前記データ配線とデータパッド下部の純粋非晶質シリコン層は縁が露出している場合もある。   A pure amorphous silicon layer and an amorphous silicon layer containing impurities may be stacked below the data line and the data pad. At this time, the edges of the data wiring and the pure amorphous silicon layer under the data pad may be exposed.

前記第２マスク工程は、前記ゲート配線の一部上部にアイランド状の金属パターンを形成する段階をさらに含むことができ、前記保護膜は前記アイランド状の金属パターンの一部を露出するように形成される。前記画素電極は前記露出した金属パターンと接触して、前記金属パターンは前記ゲート配線及びゲート絶縁膜と共にストレージキャパシターを形成する。   The second mask process may further include forming an island-shaped metal pattern on a portion of the gate line, and the protection film is formed to expose a part of the island-shaped metal pattern. Is done. The pixel electrode contacts the exposed metal pattern, and the metal pattern forms a storage capacitor with the gate line and the gate insulating layer.

前記第２マスク工程は、遮断部と半透過部及び透過部を含むマスクを利用できて、前記半透過部はスリットを含むことができる。   The second mask process may use a mask including a blocking part, a semi-transmission part, and a transmission part, and the semi-transmission part may include a slit.

前記フォトレジストパターンは、光に露出した部分が現像後除去されるポジティブ型を利用できる。   The photoresist pattern may be of a positive type in which a portion exposed to light is removed after development.

前記アクティブ層は、前記ソース及びドレイン電極と同一な形態を有し、前記ソース及びドレイン電極間に対応する部分をさらに含む。   The active layer has the same form as the source and drain electrodes, and further includes a portion corresponding to between the source and drain electrodes.

本発明による液晶表示装置用アレイ基板の製造方法は、前記データ配線とソース及びドレイン電極を含む基板全面に無機絶縁膜を形成する段階をさらに含み、前記無機絶縁膜は前記保護膜をエッチング防止膜にしてパターニングされて前記保護膜と同一な形態を有することができる。この時、前記画素電極とゲートパッドターミナル及びデータパッドターミナルを形成する段階の次に前記保護膜を除去する段階をさらに含む場合もあり、前記保護膜はリフトオフ方法により除去できる。   The method of manufacturing an array substrate for a liquid crystal display device according to the present invention further comprises forming an inorganic insulating film on the entire surface of the substrate including the data wiring and the source and drain electrodes, wherein the inorganic insulating film forms an etching prevention film on the protective film. And may have the same form as the protective film. At this time, the method may further include, after forming the pixel electrode, the gate pad terminal, and the data pad terminal, removing the protective layer, and the protective layer may be removed by a lift-off method.

本発明による３マスク工程でアレイ基板を製作するようになれば、材料費節減と共に工程時間を短縮することができて価格競争力を高めることができる効果があって、複数の工程のうち発生する工程誤差を最大限減らすことができるために工程収率を改善する効果がある。   When an array substrate is manufactured in three mask processes according to the present invention, material costs can be reduced, the process time can be reduced, and price competitiveness can be improved. Since the process error can be reduced to the maximum, there is an effect of improving the process yield.

以下、添附した図面を参照しながら本発明の望ましい実施例を詳細に説明する。
−−実施例−−
本発明の特徴は、３マスク工程で液晶表示装置用アレイ基板を製作するものである。 Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
--- Example--
A feature of the present invention is to manufacture an array substrate for a liquid crystal display device in a three-mask process.

図６は、本発明による液晶表示装置用アレイ基板の一部を概略的に示した平面図である。図示したように、基板１００上に、ゲート配線１０２とデータ配線１３２が直交して画素領域Ｐを定義し、前記ゲート配線１０２とデータ配線１３２の直交点にスイッチング素子として薄膜トランジスタＴを形成する。   FIG. 6 is a plan view schematically showing a part of an array substrate for a liquid crystal display according to the present invention. As shown, a gate line 102 and a data line 132 are orthogonal to each other to define a pixel region P on a substrate 100, and a thin film transistor T is formed as a switching element at a point where the gate line 102 and the data line 132 are orthogonal to each other.

前記ゲート配線１０２の一端にはゲートパッド１０６を構成し、前記データ配線１３２の一端にはデータパッド１４２を構成し、前記各パッド１０６、１４２はアイランド状の透明電極パターンであるゲートパッド端子１６４及びデータパッド端子１６６と各々平面的に重ねて構成する。   A gate pad 106 is formed at one end of the gate line 102, and a data pad 142 is formed at one end of the data line 132. Each of the pads 106 and 142 is a gate pad terminal 164 which is an island-shaped transparent electrode pattern. The data pad terminals 166 are each superimposed two-dimensionally.

前記薄膜トランジスタＴは、前記ゲート配線１０２と連結して走査信号の印加を受けるゲート電極１０４と、前記データ配線１３２と連結してデータ信号の印加を受けるソース電極１３６及びこれとは所定間隔離隔されたドレイン電極１３８で構成する。一方、ゲート電極１０４とソース電極１３６及びドレイン電極１３８間には純粋非晶質シリコンで構成されたアクティブ層１２６が位置する。   The thin film transistor T includes a gate electrode 104 connected to the gate line 102 to receive a scan signal, a source electrode 136 connected to the data line 132 to receive a data signal, and is separated from the source electrode 136 by a predetermined distance. It is composed of a drain electrode 138. On the other hand, an active layer 126 made of pure amorphous silicon is located between the gate electrode 104 and the source electrode 136 and the drain electrode 138.

前記画素領域Ｐには前記ドレイン電極１３８と接触する画素電極１６２を形成し、前記画素領域Ｐを定義するゲート配線１０２の一部上部にはアイランド状の金属パターン１３４を形成する。   A pixel electrode 162 that contacts the drain electrode 138 is formed in the pixel region P, and an island-shaped metal pattern 134 is formed over a part of the gate line 102 that defines the pixel region P.

前記金属パターン１３４は、下部のゲート配線１０２と共にストレージキャパシターＣｓｔを構成し、ゲート配線１０２はストレージキャパシターの第１電極としての役割を有するようになり、金属パターン１３４は前記画素電極１６２と接触してストレージキャパシターの第２電極としての役割を有するようになる。   The metal pattern 134 forms a storage capacitor Cst together with the lower gate line 102, and the gate line 102 functions as a first electrode of the storage capacitor, and the metal pattern 134 contacts the pixel electrode 162. The storage capacitor functions as a second electrode.

前述した構成において、前記ソース電極１３６及びドレイン電極１３８と金属パターン１３４、データ配線１３２、データパッド１４２をパターニングする工程のうち、下部の不純物非晶質シリコン層と純粋非晶質シリコン層がパターニングされ、したがって、データ配線１３２及びデータパッド１４２の下部に延びた第１パターン１３０と、前記金属パターン１３４の下部に構成された第２パターン１３１が形成される。   In the above-described configuration, in the step of patterning the source electrode 136 and the drain electrode 138, the metal pattern 134, the data wiring 132, and the data pad 142, the lower impurity amorphous silicon layer and the pure amorphous silicon layer are patterned. Accordingly, a first pattern 130 extending below the data line 132 and the data pad 142 and a second pattern 131 extending below the metal pattern 134 are formed.

この時、前記第１パターン１３０と第２パターン１３１の純粋非晶質シリコン層は縁が露出する。   At this time, the edges of the pure amorphous silicon layers of the first pattern 130 and the second pattern 131 are exposed.

前述したような構成において、本発明の特徴は、画素電極１６２と、データパッド端子１６４とゲートパッド端子１６６が形成される位置だけを露出した状態で基板１００の全面に保護膜１６０が形成されるものである。   In the above-described configuration, a feature of the present invention is that the protective film 160 is formed on the entire surface of the substrate 100 with only the positions where the pixel electrodes 162, the data pad terminals 164, and the gate pad terminals 166 are formed exposed. Things.

これは、前記保護膜をマスクにして、前記画素電極１６２とデータパッド端子１６４とゲートパッド端子１６６を形成することによって、３マスク工程でアレイ基板を製作する。以下、工程を通じて説明できる。図７Ａないし図７Ｈと、図８Ａないし図８Ｈと、図９Ａないし図９Ｈを参照しながら、本発明による液晶表示装置の製造工程を説明する。   In this method, the pixel electrode 162, the data pad terminal 164, and the gate pad terminal 166 are formed using the protective layer as a mask, thereby manufacturing an array substrate in a three-mask process. Hereinafter, description can be made through the steps. 7A to 7H, 8A to 8H, and 9A to 9H, a description will be given of a manufacturing process of a liquid crystal display according to the present invention.

図７Ａないし図７Ｈと、図８Ａないし図８Ｈと、図９Ａないし図９Ｈは、図６のVII−VII、VIII−VIII、IX−IX線に沿って切断した本発明の工程順序を示した工程断面図である。図７Ａないし図７Ｈは、スイッチング領域と画素領域と補助容量領域の断面図であって、図８Ａないし図８Ｈは、ゲートパッド部の断面図であって、図９Ａないし図９Ｈは、データパッド部の断面図である。   FIGS. 7A to 7H, FIGS. 8A to 8H, and FIGS. 9A to 9H illustrate steps of the present invention cut along the lines VII-VII, VIII-VIII, and IX-IX of FIG. It is sectional drawing. 7A to 7H are cross-sectional views of a switching region, a pixel region, and an auxiliary capacitance region. FIGS. 8A to 8H are cross-sectional views of a gate pad portion, and FIGS. 9A to 9H are data pad portions. FIG.

図７Ａと図８Ａと図９Ａに示したように、基板１００上に、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）等の導電性金属を蒸着して第１金属層を形成した後、これをパターニングして、第１マスク工程でゲート配線１０２と前記ゲート配線１０２から一方向へ突出延びたゲート電極１０４とゲート配線１０２の一端にゲートパッド１０６を形成する。   As shown in FIGS. 7A, 8A and 9A, a conductive metal such as aluminum (Al), tungsten (W), molybdenum (Mo), and chromium (Cr) is deposited on a substrate 100 to form a first metal. After the layer is formed, the layer is patterned to form a gate wiring 102, a gate electrode 104 protruding from the gate wiring 102 in one direction, and a gate pad 106 at one end of the gate wiring 102 in a first mask process.

この時、アクティブマトリックス液晶表示装置の動作に重要なゲート電極１０４物質は、ＲＣディレー（delay）を小さくするために抵抗が小さいアルミニウムが主流を形成しているが、純粋アルミニウムは化学的に耐蝕性が弱くて、後続の高温工程で小丘（hillock）形成による配線欠陥問題の原因になるので、アルミニウム配線の場合は合金の形態で使われたり積層構造が適用される。   At this time, the main material of the gate electrode 104, which is important for the operation of the active matrix liquid crystal display device, is aluminum, which has a low resistance in order to reduce the RC delay, but pure aluminum is chemically resistant to corrosion. In the case of aluminum wiring, it is used in the form of an alloy or a laminated structure is used because it is weak and causes a wiring defect problem due to hillock formation in a subsequent high temperature process.

次に、図７Ｂと図８Ｂと図９Ｂに示したように、前記ゲート配線１０２とゲート電極１０４及びゲートパッド１０６が形成された基板１００の全面に、酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮx）等の無機絶縁物質と場合によってはベンゾシクロブテン（ＢＣＢ）とアクリル系樹脂のような有機絶縁物質を蒸着して、ゲート絶縁膜１０８を形成する。 Next, as shown in FIGS. 7B, 8B, and 9B, silicon oxide (SiO 2 ) and silicon nitride (SiN) are formed on the entire surface of the substrate 100 on which the gate wiring 102, the gate electrode 104, and the gate pad 106 are formed. x ) and an organic insulating material such as benzocyclobutene (BCB) and an acrylic resin may be deposited to form the gate insulating film 108.

続いて、前記ゲート絶縁膜１０８上部に純粋非晶質シリコン層（ａ−Ｓｉ：Ｈ）１１０と不純物非晶質シリコン層（ｎ+ａ−Ｓｉ：Ｈ）１１２と第２金属層１１４を形成する。続いて、前記第２金属層の上部にフォトレジスト（ｐｈｏｔｏ−ｒｅｓｉｓｔ：以下ＰＲと称する）を塗布してＰＲ層１１６を形成する。前記第２金属層１１４は、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）などの導電性金属グループのうちから選択された一つを蒸着して形成する。   Subsequently, a pure amorphous silicon layer (a-Si: H) 110, an impurity amorphous silicon layer (n + a-Si: H) 112, and a second metal layer 114 are formed on the gate insulating film 108. . Subsequently, a photoresist (photo-resist: hereinafter, referred to as PR) is applied on the second metal layer to form a PR layer 116. The second metal layer 114 is formed by depositing one selected from a conductive metal group such as chromium (Cr), molybdenum (Mo), tungsten (W), and tantalum (Ta).

続いて、前記基板１００の離隔された上部に透過部Ｅと遮断部Ｆ及び半透過部Ｇで構成されたマスク１７０を配置させる。この時、前記マスク１７０の遮断部Ｆは、以後データ配線とソース及びドレイン電極、データパッドそしてストレージキャパシターの電極が形成される位置に対応して、前記半透過部Ｇは前記ゲート電極１０４の上部に対応して配置させる。   Subsequently, a mask 170 including a transmissive portion E, a blocking portion F, and a semi-transmissive portion G is disposed on the separated upper portion of the substrate 100. At this time, the blocking portion F of the mask 170 corresponds to a position where a data line, source and drain electrodes, a data pad, and an electrode of a storage capacitor are formed, and the semi-transmissive portion G is located above the gate electrode 104. Are arranged corresponding to.

前記マスク１７０の上部から光を照射して、前記基板１００上に形成したＰＲ層１１６を露光して現像する工程を行う。その結果、図７Ｃと図８Ｃと図９Ｃに示したように、相異なった第１厚さ及び第２厚さを有するＰＲパターン１２０ａを形成する。マスク１７０の半透過部Ｇに対応する第２厚さは第１厚さより薄く形成される。   A step of irradiating light from above the mask 170 to expose and develop the PR layer 116 formed on the substrate 100 is performed. As a result, as shown in FIGS. 7C, 8C and 9C, PR patterns 120a having different first and second thicknesses are formed. The second thickness corresponding to the semi-transmissive portion G of the mask 170 is formed smaller than the first thickness.

次に、前記ＰＲパターン１２０ａ間に露出した第２金属層１１４と不純物非晶質シリコン層１１２と純粋非晶質シリコン層１１０を除去した後続いて、灰化工程を進行する。   Next, following the removal of the second metal layer 114, the impurity amorphous silicon layer 112, and the pure amorphous silicon layer 110 exposed between the PR patterns 120a, an ashing process is performed.

このようにすれば、前記図７Ｄと図８Ｄと図９Ｄに示したように、データ配線１３２とソース／ドレイン金属パターン１２４、データパッド１４２、不純物半導体パターン１２８ａ及びアクティブ層１２６が形成される。この時、ゲート配線１０２の上部にはアイランド状の金属パターン１３４が残るようになる。   Thus, as shown in FIGS. 7D, 8D, and 9D, the data wiring 132, the source / drain metal pattern 124, the data pad 142, the impurity semiconductor pattern 128a, and the active layer 126 are formed. At this time, an island-shaped metal pattern 134 remains on the gate wiring 102.

一方、灰化工程により第２厚さのＰＲパターン１２０ａが除去されて下部のソース／ドレイン金属パターン１２４が現われる。ここで、ＰＲパターン１２０ａの第１厚さも一部除去されて薄くなり、縁のＰＲパターン１２０ａも除去されて下部の金属層１２４、１３４、１４２が露出する。   On the other hand, the second thickness PR pattern 120a is removed by the ashing process, and the lower source / drain metal pattern 124 appears. Here, the first thickness of the PR pattern 120a is also partially removed to reduce the thickness, and the PR pattern 120a at the edge is also removed, exposing the lower metal layers 124, 134, and 142.

この時、データ配線１３２及びデータパッド１４２下部には第１パターン１３０が形成され、金属パターン１３４下部には第２パターン１３１が形成される。第１パターン１３０及び第２パターン１３１は各々下部の純粋非晶質シリコン層１３０ａ、１３１ａと上部の不純物非晶質シリコン層１３０ｂ、１３１ｂを含む。   At this time, the first pattern 130 is formed below the data line 132 and the data pad 142, and the second pattern 131 is formed below the metal pattern 134. The first pattern 130 and the second pattern 131 include lower pure amorphous silicon layers 130a and 131a and upper impurity amorphous silicon layers 130b and 131b, respectively.

続いて、前記ＰＲパターン１２０ａ間に露出した金属とその下部の不純物非晶質シリコン層を除去した後、前記残されたＰＲパターン１２０ａを除去する工程を進行する。
このようにすれば、図７Ｅと図８Ｅと図９Ｅに示したように、相互に所定間隔離隔されたソース電極１３６とドレイン電極１３８が形成されて、オーミックコンタクト層１２８が完成される。金属パターン１３４はストレージキャパシターの１電極役割をするので、ストレージ電極と称する。 Subsequently, after removing the metal exposed between the PR patterns 120a and the impurity amorphous silicon layer thereunder, a process of removing the remaining PR patterns 120a is performed.
Thus, as shown in FIGS. 7E, 8E and 9E, the source electrode 136 and the drain electrode 138 are separated from each other by a predetermined distance, and the ohmic contact layer 128 is completed. Since the metal pattern 134 serves as one electrode of the storage capacitor, it is called a storage electrode.

この時、前記データ配線１３２及びデータパッド１４２とソース電極１３６及びドレイン電極１３８と、ストレージ電極１３４の周辺に下部の非晶質シリコン層１３０ａ、１２６、１３１ａが露出した形状になる。   At this time, the lower amorphous silicon layers 130a, 126, and 131a are exposed around the data wiring 132 and the data pad 142, the source electrode 136 and the drain electrode 138, and the storage electrode 134.

次に、前記ソース電極１３６及びドレイン電極１３８とデータ配線１３２とデータパッド１４２とストレージ電極１３４が形成された基板１００の全面に感光性有機絶縁膜を塗布して保護膜１６０を形成する。感光性有機膜としてはベンゾシクロブテン（ＢＣＢ）とアクリル系樹脂がある。   Next, a protective organic layer 160 is formed by coating a photosensitive organic insulating layer on the entire surface of the substrate 100 on which the source electrode 136 and the drain electrode 138, the data line 132, the data pad 142, and the storage electrode 134 are formed. As the photosensitive organic film, there are benzocyclobutene (BCB) and an acrylic resin.

続いて、第３マスク工程で前記保護膜１６０を露光して現像し、図７Ｆと図８Ｆと図９Ｆに示したように、データ配線１３２とソース電極１３６及びドレイン電極１３８そしてストレージ電極１３４を覆い、画素領域とゲートパッド１０６上部のゲート絶縁膜１０８及びデータパッド１４２をさらけ出すようにする。この時、保護膜１６０はドレイン電極１３８及びストレージ電極１３４の一部も露出させる。   Subsequently, the protection film 160 is exposed and developed in a third mask process to cover the data wiring 132, the source electrode 136, the drain electrode 138, and the storage electrode 134 as shown in FIGS. 7F, 8F, and 9F. Then, the pixel region and the gate insulating film 108 above the gate pad 106 and the data pad 142 are exposed. At this time, the protection film 160 also exposes part of the drain electrode 138 and the storage electrode 134.

この時、前記パターニングされた保護膜１６０を所定の温度でキュアリング（curing）して保護膜１６０の表面が断面積で丸い形状（円弧）になるようにする。すなわち、パターニングされた保護膜１６０の一側が９０度未満の角になるように、すなわち、逆テーパー（ｔａｐｅｒ）付けられるように形成しなければならない。このようにするためには、前記キュアリングを一度に行うものでなく、分けて行う方法を用いればよい。   At this time, the patterned protective film 160 is cured at a predetermined temperature so that the surface of the protective film 160 has a round shape (arc) in cross-sectional area. That is, the patterned protective layer 160 must be formed so that one side of the patterned protective layer 160 has an angle of less than 90 degrees, that is, has a reverse taper. In order to do this, it is only necessary to use a method in which the curing is performed not separately but at once.

図７Ｇと図８Ｇと図９Ｇに示したように、前記パターニングされた保護膜１６０間に露出したゲート絶縁膜１０８をエッチングして前記ゲートパッド１０６を露出する工程を進行する。この時、画素領域のゲート絶縁膜１０８も除去されて下部の基板１００を露出させる。   7G, 8G and 9G, a process of exposing the gate pad 106 by etching the gate insulating layer 108 exposed between the patterned protective layers 160 is performed. At this time, the gate insulating film 108 in the pixel region is also removed, exposing the lower substrate 100.

続いて、図７Ｈと図８Ｈと図９Ｈに示したように、前記パターニングされた保護膜１６０が形成された基板１００の全面にインジウム−スズ−オキサイド（ＩＴＯ）とインジウム−ジンク−オキサイド（ＩＺＯ）を含む透明な導電性金属を蒸着して、前記露出したドレイン電極１３８及びストレージ電極１４６と接触しながら前記画素領域に配置する画素電極１６２と、前記露出したゲートパッド１０６を覆いかぶせる形状であるゲートパッド端子１６４と、前記データパッド１４２を覆いかぶせる形状であるデータパッド端子１６６を形成する。   Subsequently, as shown in FIGS. 7H, 8H and 9H, indium-tin-oxide (ITO) and indium-zinc-oxide (IZO) are formed on the entire surface of the substrate 100 on which the patterned protective film 160 is formed. A transparent conductive metal containing, for example, a pixel electrode 162 disposed in the pixel region while being in contact with the exposed drain electrode 138 and the storage electrode 146; and a gate having a shape covering the exposed gate pad 106. A pad terminal 164 and a data pad terminal 166 shaped to cover the data pad 142 are formed.

この時、前記保護膜１６０の側面が逆テーパー付けられるように形成されるために、前記透明電極は基板１００の全面に蒸着されることにもかかわらず、保護膜の逆テーパーにより切れて、別途の写真エッチング工程なく各々独立的なパターンで形成されることができる。一方、保護膜１６０上部にも画素電極１６２と同じ物質で構成された透明導電パターン１６３が形成される。   At this time, since the side surface of the protective layer 160 is formed to have a reverse taper, the transparent electrode is cut by the reverse taper of the protective layer even though the transparent electrode is deposited on the entire surface of the substrate 100. Can be formed in independent patterns without any photo-etching process. On the other hand, a transparent conductive pattern 163 made of the same material as the pixel electrode 162 is also formed on the protective film 160.

したがって、前述したように感光性有機膜である保護膜マスクとして利用すれば３マスク工程で液晶表示装置用アレイ基板を製作することが可能である。   Therefore, as described above, when used as a protective film mask which is a photosensitive organic film, an array substrate for a liquid crystal display device can be manufactured in three mask processes.

前述した工程は、前記薄膜トランジスタＴの上部に直接有機膜材質の保護膜１６０を形成したが、前記保護膜１６０と薄膜トランジスタＴのアクティブ層１２６ａとの接触特性を改善するために、前記保護膜１６０と薄膜トランジスタ間に無機絶縁膜パターンをさらに形成することができる。   In the above-described process, the protection layer 160 made of an organic material is formed directly on the thin film transistor T. In order to improve the contact characteristics between the protection layer 160 and the active layer 126a of the thin film transistor T, the protection layer 160 is formed. An inorganic insulating film pattern may be further formed between the thin film transistors.

以下、図１０と図１１と図１２を参照しながら説明する。図１０と図１１と図１２は、図６のVII−VII、VIII−VIII、IX−IX線に沿って切断した断面図である。図示したように、前記薄膜トランジスタＴと有機保護膜１６０間に無機絶縁パターン１４３が形成される。前記無機絶縁パターン１４３は前記有機保護膜１６０をエッチング防止膜にしてパターニングする工程を通じて形成される。   Hereinafter, description will be made with reference to FIGS. 10, 11 and 12. FIGS. 10, 11, and 12 are cross-sectional views taken along lines VII-VII, VIII-VIII, and IX-IX of FIG. As shown, an inorganic insulating pattern 143 is formed between the thin film transistor T and the organic protective layer 160. The inorganic insulating pattern 143 is formed through a patterning process using the organic protective layer 160 as an etch stop layer.

以下詳細に説明すれば、薄膜トランジスタＴのソース及びドレイン電極１３６、１３８とデータ配線１３２を形成した後、窒化シリコン(ＳｉＮX）と酸化シリコン(ＳｉＯ2）を含む無機絶縁物質グループのうちから選択された一つを蒸着して無機絶縁膜を形成する。 More specifically, after the source and drain electrodes 136 and 138 of the thin film transistor T and the data line 132 are formed, the source and drain electrodes 136 and 138 are selected from an inorganic insulating material group including silicon nitride (SiN x ) and silicon oxide (SiO 2 ). One of them is deposited to form an inorganic insulating film.

次に、前述した実施例において説明したように、前記無機絶縁膜の上部にパターニングされた有機保護膜１６０を形成した後、保護膜１６０をエッチング防止膜にして保護膜間に露出した前記無機絶縁膜と下部のゲート絶縁膜をエッチングする工程を進行すればよい。   Next, as described in the above embodiment, after the patterned organic protective film 160 is formed on the inorganic insulating film, the inorganic insulating film exposed between the protective films is formed by using the protective film 160 as an etching prevention film. The step of etching the film and the lower gate insulating film may be performed.

続いて、保護膜１６０が形成された基板１００の全面にインジウム−スズ−オキサイド(ＩＴＯ)とインジウム−ジンク−オキサイド(ＩＺＯ)を含む透明な導電性金属を蒸着して、前記露出したドレイン電極１３８及びストレージ電極１４６と接触しながら前記画素領域Ｐに配置する画素電極１６２と、前記露出したゲートパッド１０６を覆いかぶせる形状であるゲートパッド端子１６４と、前記データパッド１４２を覆いかぶせる形状であるデータパッド端子１６６を形成する。   Subsequently, a transparent conductive metal including indium-tin-oxide (ITO) and indium-zinc-oxide (IZO) is deposited on the entire surface of the substrate 100 on which the protective film 160 is formed, and the exposed drain electrode 138 is formed. A pixel electrode 162 arranged in the pixel region P while being in contact with the storage electrode 146; a gate pad terminal 164 shaped to cover the exposed gate pad 106; and a data pad shaped to cover the data pad 142. A terminal 166 is formed.

前述したように、薄膜トランジスタＴ、データ配線１３２そしてゲート配線１０２と保護膜１６０間に無機絶縁パターン１４３をさらに構成するようになり、前記無機膜絶縁膜パターン１４３が有機膜に比べて薄膜トランジスタＴのアクティブ層１２６ａとの界面特性が良いために薄膜トランジスタＴの動作特性が改善される長所がある。   As described above, the inorganic insulating pattern 143 is further formed between the thin film transistor T, the data line 132, the gate line 102, and the protective film 160, and the inorganic film insulating film pattern 143 is more active than the organic film. There is an advantage that the operation characteristics of the thin film transistor T are improved because the interface characteristics with the layer 126a are good.

また、前記無機絶縁パターン１４３により前記ゲート及びデータ配線１０２、１３２の上部で前記有機保護膜１６０が浮き上がる不良を防止することができる。   In addition, the inorganic insulating pattern 143 may prevent the organic protective layer 160 from floating above the gate and data lines 102 and 132.

ここで、以後駆動回路を前記アレイ基板のパッドに付着させる時、前記有機保護膜１６０の厚さにより隣接したパッド間に短絡が生じることがある。したがって、このような短絡を防止するために有機保護膜１６０を除去することが望ましい。前記有機保護膜１６０はリフトオフ(liftoff)方法で除去できる。すなわち、アレイ基板を有機保護膜１６０用ストリッパー(stripper)に浸して有機保護膜１６０を除去するが、この時有機保護膜１６０が除去されるために有機保護膜１６０上部にあった透明導電パターン１６３もアレイ基板から落ちて出てくるようになる。
前述したような工程で本発明による液晶表示装置用アレイ基板を製作できる。 Here, when a driving circuit is attached to a pad of the array substrate, a short circuit may occur between adjacent pads due to the thickness of the organic protection layer 160. Therefore, it is desirable to remove the organic protective film 160 in order to prevent such a short circuit. The organic protective layer 160 can be removed by a lift-off method. That is, the array substrate is immersed in a stripper for the organic protection film 160 to remove the organic protection film 160. At this time, since the organic protection film 160 is removed, the transparent conductive pattern 163 on the organic protection film 160 is removed. Also come down from the array substrate.
An array substrate for a liquid crystal display according to the present invention can be manufactured through the above-described processes.

一般的な液晶表示装置を概略的に示した平面図である。FIG. 2 is a plan view schematically showing a general liquid crystal display device. 従来の液晶表示装置用アレイ基板の一部を概略的に示した拡大平面図である。FIG. 4 is an enlarged plan view schematically showing a part of a conventional array substrate for a liquid crystal display device. 図２のIII−III線に沿って切断した従来の工程順序を説明する工程断面図である。FIG. 3 is a process cross-sectional view illustrating a conventional process sequence cut along a line III-III in FIG. 2. 図３Ａに続く工程順序を説明する工程断面図である。FIG. 3B is a process cross-sectional view illustrating a process sequence following FIG. 3A. 図３Ｂに続く工程順序を説明する工程断面図である。FIG. 3C is a process sectional view illustrating a process order following FIG. 3B; 図３Ｃに続く工程順序を説明する工程断面図である。FIG. 3C is a process cross-sectional view illustrating a process sequence following FIG. 3C. 図３Ｄに続く工程順序を説明する工程断面図である。FIG. 3D is a process cross-sectional view illustrating a process sequence following FIG. 3D. 図３Ｅに続く工程順序を説明する工程断面図である。FIG. 3C is a process cross-sectional view illustrating a process sequence following FIG. 3E. 図３Ｆに続く工程順序を説明する工程断面図である。FIG. 3C is a process cross-sectional view illustrating a process sequence following FIG. 3F. 図２のIV−IV線に沿って切断した従来の工程順序を説明する工程断面図である。FIG. 4 is a process cross-sectional view illustrating a conventional process sequence cut along the line IV-IV in FIG. 2. 図４Ａに続く工程順序を説明する工程断面図である。FIG. 4B is a process cross-sectional view illustrating a process sequence following FIG. 4A. 図４Ｂに続く工程順序を説明する工程断面図である。FIG. 4B is a process cross-sectional view illustrating a process sequence following FIG. 4B. 図４Ｃに続く工程順序を説明する工程断面図である。FIG. 4C is a process cross-sectional view illustrating a process sequence following FIG. 4C. 図４Ｄに続く工程順序を説明する工程断面図である。FIG. 4D is a process cross-sectional view illustrating a process sequence following FIG. 4D. 図４Ｅに続く工程順序を説明する工程断面図である。FIG. 4C is a process cross-sectional view illustrating a process sequence following FIG. 4E. 図４Ｆに続く工程順序を説明する工程断面図である。FIG. 4C is a process cross-sectional view illustrating a process sequence following FIG. 4F. 図２のＶ−Ｖ線に沿って切断した従来の工程順序を説明する工程断面図である。FIG. 5 is a process cross-sectional view illustrating a conventional process sequence cut along the line VV of FIG. 2. 図５Ａに続く工程順序を説明する工程断面図である。FIG. 5B is a process cross-sectional view illustrating a process sequence following FIG. 5A. 図５Ｂに続く工程順序を説明する工程断面図である。FIG. 5B is a process cross-sectional view illustrating a process sequence following FIG. 5B. 図５Ｃに続く工程順序を説明する工程断面図である。FIG. 5C is a process cross-sectional view illustrating a process sequence following FIG. 5C. 図５Ｄに続く工程順序を説明する工程断面図である。FIG. 5D is a process sectional view illustrating a process order following FIG. 5D. 図５Ｅに続く工程順序を説明する工程断面図である。FIG. 5C is a process cross-sectional view illustrating a process sequence following FIG. 5E. 図５Ｆに続く工程順序を説明する工程断面図である。FIG. 5C is a process cross-sectional view illustrating a process sequence following FIG. 5F. 本発明による液晶表示装置用アレイ基板の一部を拡大した拡大平面図である。FIG. 2 is an enlarged plan view showing a part of an array substrate for a liquid crystal display device according to the present invention. 図６のVII−VII線に沿って切断した本発明の工程順序を説明する工程断面図である。FIG. 7 is a process sectional view illustrating the process sequence of the present invention, cut along the line VII-VII in FIG. 6. 図７Ａに続く工程順序を説明する工程断面図である。FIG. 7B is a process cross-sectional view illustrating a process sequence following FIG. 7A. 図７Ｂに続く工程順序を説明する工程断面図である。FIG. 7B is a process cross-sectional view illustrating a process sequence following FIG. 7B. 図７Ｃに続く工程順序を説明する工程断面図である。FIG. 7C is a process cross-sectional view illustrating a process sequence following FIG. 7C. 図７Ｄに続く工程順序を説明する工程断面図である。FIG. 7D is a process cross-sectional view illustrating a process sequence following FIG. 7D. 図７Ｅに続く工程順序を説明する工程断面図である。FIG. 7C is a process cross-sectional view illustrating a process sequence following FIG. 7E. 図７Ｆに続く工程順序を説明する工程断面図である。FIG. 7C is a process cross-sectional view illustrating a process sequence following FIG. 7F. 図７Ｇに続く工程順序を説明する工程断面図である。FIG. 7G is a process cross-sectional view illustrating a process sequence following FIG. 7G. 図６のVIII−VIII線に沿って切断した本発明の工程順序を説明する工程断面図である。FIG. 7 is a process cross-sectional view illustrating a process sequence of the present invention, taken along a line VIII-VIII in FIG. 6. 図８Ａに続く工程順序を説明する工程断面図である。FIG. 8B is a process cross-sectional view illustrating a process sequence following FIG. 8A. 図８Ｂに続く工程順序を説明する工程断面図である。FIG. 9B is a process cross-sectional view illustrating a process sequence following FIG. 8B. 図８Ｃに続く工程順序を説明する工程断面図である。FIG. 8C is a process cross-sectional view illustrating a process sequence following FIG. 8C. 図８Ｄに続く工程順序を説明する工程断面図である。FIG. 8D is a process cross-sectional view illustrating a process sequence following FIG. 8D. 図８Ｅに続く工程順序を説明する工程断面図である。FIG. 8B is a process cross-sectional view illustrating a process sequence following FIG. 8E. 図８Ｆに続く工程順序を説明する工程断面図である。FIG. 8C is a process cross-sectional view illustrating a process sequence following FIG. 8F. 図８Ｇに続く工程順序を説明する工程断面図である。FIG. 8G is a process cross-sectional view illustrating a process sequence following FIG. 8G. 図６のIX−IX線に沿って切断した本発明の工程順序を説明する工程断面図である。FIG. 7 is a process cross-sectional view illustrating the process sequence of the present invention, cut along the line IX-IX in FIG. 6. 図９Ａに続く工程順序を説明する工程断面図である。FIG. 9B is a process sectional view illustrating a process order following FIG. 9A. 図９Ｂに続く工程順序を説明する工程断面図である。FIG. 9B is a process cross-sectional view illustrating a process sequence following FIG. 9B. 図９Ｃに続く工程順序を説明する工程断面図である。FIG. 10C is a process cross-sectional view illustrating a process sequence following FIG. 9C. 図９Ｄに続く工程順序を説明する工程断面図である。FIG. 9D is a process sectional view illustrating a process order following FIG. 9D. 図９Ｅに続く工程順序を説明する工程断面図である。FIG. 10C is a process sectional view illustrating a process order following FIG. 9E. 図９Ｆに続く工程順序を説明する工程断面図である。FIG. 9C is a process cross-sectional view illustrating a process sequence following FIG. 9F. 図９Ｇに続く工程順序を説明する工程断面図である。FIG. 9C is a process sectional view illustrating a process order following FIG. 9G. 本発明の他の実施例による液晶表示装置用アレイ基板を示し、図６のVII−VII線に沿って切断した断面図である。FIG. 7 is a cross-sectional view of an array substrate for a liquid crystal display according to another embodiment of the present invention, taken along line VII-VII of FIG. 6. 本発明の他の実施例による液晶表示装置用アレイ基板を示し、図６のVII−VIII線に沿って切断した断面図である。FIG. 7 is a cross-sectional view illustrating an array substrate for a liquid crystal display according to another embodiment of the present invention, taken along line VII-VIII of FIG. 6. 本発明の他の実施例による液晶表示装置用アレイ基板を示し、図６のIX−IX線に沿って切断した断面図である。FIG. 9 is a cross-sectional view illustrating an array substrate for a liquid crystal display according to another embodiment of the present invention, taken along line IX-IX of FIG. 6.

符号の説明Explanation of reference numerals

１００：基板、１０２：ゲート配線、１０４：ゲート電極、１０６：ゲートパッド、１３４：ストレージ、１３６：ソース電極、１３８：ドレイン電極、１３２：データ配線、１４２：データパッド、１６０：保護膜、１６２：画素電極、１６４：ゲートパッド端子、１６６：データパッド端子。   100: substrate, 102: gate wiring, 104: gate electrode, 106: gate pad, 134: storage, 136: source electrode, 138: drain electrode, 132: data wiring, 142: data pad, 160: protective film, 162: Pixel electrode, 164: gate pad terminal, 166: data pad terminal.

Claims (29)

基板上に構成されて、一端にゲートパッドを含むゲート配線と；
前記ゲート配線とは絶縁膜を挟んで垂直に交差して画素領域を定義して、一端にデータパッドを含むデータ配線と；
前記ゲート配線とデータ配線の交差地点に構成されて、アクティブ層とゲート電極とソース電極とドレイン電極を含む薄膜トランジスタと；
前記薄膜トランジスタが形成された基板の全面に構成されて、前記ドレイン電極の一部と前記ゲートパッドと、データパッドと、画素領域に対応する基板を露出する保護膜と；
前記露出したドレイン電極と接触しながら画素領域に構成された透明な画素電極と、前記露出したゲートパッドと接触する透明なゲートパッド端子と、前記露出したデータパッドと接触する透明なデータパッド端子とを含むことを特徴とする液晶表示装置用アレイ基板。 A gate wiring formed on the substrate and including a gate pad at one end;
A data line including a data pad at one end; defining a pixel region by vertically intersecting the gate line with an insulating film interposed therebetween;
A thin film transistor configured at an intersection of the gate line and the data line and including an active layer, a gate electrode, a source electrode, and a drain electrode;
A protective film formed on the entire surface of the substrate on which the thin film transistor is formed, exposing a part of the drain electrode, the gate pad, the data pad, and a substrate corresponding to a pixel region;
A transparent pixel electrode formed in a pixel area while being in contact with the exposed drain electrode, a transparent gate pad terminal in contact with the exposed gate pad, and a transparent data pad terminal in contact with the exposed data pad; An array substrate for a liquid crystal display device, comprising: 前記保護膜は、逆テーパー付けられた側面を有することを特徴とする請求項１に記載の液晶表示装置用アレイ基板。   2. The array substrate according to claim 1, wherein the protective film has a side surface that is inversely tapered. 前記保護膜は、円弧形態の表面を有することを特徴とする請求項１に記載の液晶表示装置用アレイ基板。   2. The array substrate according to claim 1, wherein the protective film has an arc-shaped surface. 前記保護膜は、パターニングされており、前記画素電極とゲートパッド端子及びデータパッド端子は、前記保護膜のパターン間に配置することを特徴とする請求項１に記載の液晶表示装置用アレイ基板。   2. The array substrate according to claim 1, wherein the protection film is patterned, and the pixel electrode, the gate pad terminal and the data pad terminal are arranged between the patterns of the protection film. 前記画素電極は、前記画素領域内に位置する基板と接触することを特徴とする請求項１に記載の液晶表示装置用アレイ基板。   The array substrate according to claim 1, wherein the pixel electrode contacts a substrate located in the pixel region. 前記データ配線とデータパッドの下部には、非晶質シリコン層と不純物が含まれた非晶質シリコン層が積層されて構成されたことを特徴とする請求項１に記載の液晶表示装置用アレイ基板。   2. The array according to claim 1, wherein an amorphous silicon layer and an amorphous silicon layer containing impurities are stacked below the data line and the data pad. substrate. 前記データ配線とデータパッド下部の非晶質シリコン層は、縁が露出して構成されたことを特徴とする請求項６に記載の液晶表示装置用アレイ基板。   7. The array substrate of claim 6, wherein an edge of the amorphous silicon layer below the data line and the data pad is exposed. 前記ゲート配線の一部上部にアイランド状の金属パターンがさらに構成されたことを特徴とする請求項１に記載の液晶表示装置用アレイ基板。   2. The array substrate of claim 1, wherein an island-shaped metal pattern is further formed on a part of the gate line. 前記保護膜は、前記アイランド状の金属パターンの一部を露出するように構成されたことを特徴とする請求項８に記載の液晶表示装置用アレイ基板。   9. The array substrate according to claim 8, wherein the protection film is configured to expose a part of the island-shaped metal pattern. 前記画素電極は、前記露出した金属パターンと接触し、前記金属パターンは前記ゲート配線と共にストレージキャパシターを構成することを特徴とする請求項９に記載の液晶表示装置用アレイ基板。   10. The array substrate of claim 9, wherein the pixel electrode is in contact with the exposed metal pattern, and the metal pattern forms a storage capacitor together with the gate line. 前記保護膜上部に前記画素電極と同一な物質で構成された導電パターンをさらに含むことを特徴とする請求項１に記載の液晶表示装置用アレイ基板。   2. The array substrate according to claim 1, further comprising a conductive pattern formed of the same material as the pixel electrode on the passivation layer. 前記アクティブ層は、前記ソース及びドレイン電極と同一な形態を有し、前記ソース及びドレイン電極間に対応する部分をさらに含むことを特徴とする請求項１に記載の液晶表示装置用アレイ基板。   2. The array substrate of claim 1, wherein the active layer has the same shape as the source and drain electrodes, and further includes a portion corresponding to between the source and drain electrodes. 前記薄膜トランジスタ、ゲート配線及びデータ配線と前記保護膜間に配置して、前記保護膜とは同一な形状を有する無機絶縁パターンをさらに含むことを特徴とする請求項１に記載の液晶表示装置用アレイ基板。   2. The array according to claim 1, further comprising an inorganic insulating pattern disposed between the thin film transistor, the gate line and the data line and the protective film, and having the same shape as the protective film. substrate. 基板上に、一端にゲートパッドを含むゲート配線と、ゲート配線から延びたゲート電極を形成する第１マスク工程と；
前記ゲート配線とは絶縁膜を挟んで垂直に交差して画素領域を定義して、一端にデータパッドを含むデータ配線と、データ配線から延びたソース電極とこれとは所定間隔離隔されたドレイン電極と、ソース及びドレイン電極の下部にアクティブ層を形成する第２マスク工程と；
前記ソース及びドレイン電極とデータ配線が形成された基板の全面に保護膜を形成してパターニングし、ドレイン電極の一部と画素領域と、ゲートパッドとデータパッドを露出する第３マスク工程；及び
前記パターニングされた保護膜の全面に透明電極を蒸着して、前記露出したドレイン電極と接触しながら画素領域に形成された画素電極と、前記露出したゲートパッドと接触するゲートパッド端子と、前記露出したデータパッドと接触するデータパッド端子を形成する工程とを含むことを特徴とする液晶表示装置用アレイ基板の製造方法。 A first mask step of forming a gate wiring including a gate pad at one end on a substrate and a gate electrode extending from the gate wiring;
The gate line vertically intersects with an insulating film interposed therebetween to define a pixel region, a data line including a data pad at one end, a source electrode extending from the data line, and a drain electrode separated from the source line by a predetermined distance. And a second mask process for forming an active layer below the source and drain electrodes;
Forming a protective film on the entire surface of the substrate on which the source and drain electrodes and the data wiring are formed and patterning the same to expose a part of the drain electrode, a pixel region, a gate pad and a data pad; A transparent electrode is deposited on the entire surface of the patterned protective film, and a pixel electrode formed in a pixel region while being in contact with the exposed drain electrode; a gate pad terminal in contact with the exposed gate pad; Forming a data pad terminal in contact with the data pad. 前記第２マスク工程は、前記ゲート配線とゲート電極が形成された基板の全面にゲート絶縁膜を形成する段階と；前記ゲート絶縁膜上部に純粋非晶質シリコン層と、不純物非晶質シリコン層と、金属層を逐次形成する段階と；前記金属層上部に第１厚さと前記第１厚さより薄い第２厚さを有するフォトレジストパターンを形成する段階と；前記フォトレジストパターンによって前記金属層と前記不純物非晶質シリコン層及び純粋非晶質シリコン層を選択的にエッチングする段階と；前記第２厚さを有するフォトレジストパターンを除去する段階と；前記第２厚さを有するフォトレジストパターンを除去して露出した前記金属層と不純物非晶質シリコン層を選択的にエッチングする段階と；そして残っている前記フォトレジストパターンを除去する段階を含むことを特徴とする請求項１４に記載の液晶表示装置用アレイ基板の製造方法。   Forming a gate insulating film on the entire surface of the substrate on which the gate wiring and the gate electrode are formed; a pure amorphous silicon layer and an impurity amorphous silicon layer on the gate insulating film; Sequentially forming a metal layer; forming a photoresist pattern having a first thickness and a second thickness smaller than the first thickness on the metal layer; and forming the metal layer on the metal layer by the photoresist pattern. Selectively etching the impurity amorphous silicon layer and the pure amorphous silicon layer; removing the photoresist pattern having the second thickness; and removing the photoresist pattern having the second thickness. Selectively etching the exposed metal layer and the impurity amorphous silicon layer; and removing the remaining photoresist pattern The liquid crystal display device for an array substrate manufacturing method according to claim 14, characterized in that it comprises a that step. 前記画素電極を形成する段階以前に前記保護膜の側面が逆テーパー付けられるように焼成する段階をさらに含むことを特徴とする請求項１４に記載の液晶表示装置用アレイ基板の製造方法。   15. The method of claim 14, further comprising baking the side surface of the passivation layer to have a reverse taper before forming the pixel electrode. 前記保護膜は、円弧形態の表面を有することを特徴とする請求項１６に記載の液晶表示装置用アレイ基板の製造方法。   17. The method according to claim 16, wherein the protective film has an arc-shaped surface. 前記データ配線とデータパッドの下部には純粋非晶質シリコン層と不純物が含まれた非晶質シリコン層が積層されることを特徴とする請求項１４に記載の液晶表示装置用アレイ基板の製造方法。   The method according to claim 14, wherein a pure amorphous silicon layer and an amorphous silicon layer containing impurities are stacked below the data lines and the data pads. Method. 前記データ配線とデータパッド下部の純粋非晶質シリコン層は、縁が露出していることを特徴とする請求項１８に記載の液晶表示装置用アレイ基板の製造方法。   20. The method of claim 18, wherein edges of the data wiring and the pure amorphous silicon layer below the data pad are exposed. 前記第２マスク工程は、前記ゲート配線の一部上部にアイランド状の金属パターンを形成する段階をさらに含むことを特徴とする請求項１９に記載の液晶表示装置用アレイ基板の製造方法。   20. The method as claimed in claim 19, wherein the second masking step further comprises forming an island-shaped metal pattern on a part of the gate line. 前記保護膜は、前記アイランド状の金属パターンの一部を露出するように形成されたことを特徴とする請求項２０に記載の液晶表示装置用アレイ基板の製造方法。   21. The method of claim 20, wherein the protection film is formed to expose a part of the island-shaped metal pattern. 前記画素電極は、前記露出した金属パターンと接触して、前記金属パターンは前記ゲート配線及びゲート絶縁膜と共にストレージキャパシターを形成することを特徴とする請求項２１に記載の液晶表示装置用アレイ基板の製造方法。   22. The array substrate according to claim 21, wherein the pixel electrode is in contact with the exposed metal pattern, and the metal pattern forms a storage capacitor together with the gate wiring and the gate insulating film. Production method. 前記第２マスク工程は、遮断部と半透過部及び透過部を含むマスクを利用することを特徴とする請求項１４に記載の液晶表示装置用アレイ基板の製造方法。   15. The method of claim 14, wherein the second mask process uses a mask including a blocking part, a semi-transmission part, and a transmission part. 前記半透過部は、スリットを含むことを特徴とする請求項２３に記載の液晶表示装置用アレイ基板の製造方法。   24. The method of claim 23, wherein the transflective portion includes a slit. 前記フォトレジストパターンは、光に露出した部分が現像後除去されるポジティブ型であることを特徴とする請求項１４に記載の液晶表示装置用アレイ基板の製造方法。   The method according to claim 14, wherein the photoresist pattern is a positive type in which a portion exposed to light is removed after development. 前記アクティブ層は、前記ソース及びドレイン電極と同一な形態を有し、前記ソース及びドレイン電極間に対応する部分をさらに含むことを特徴とする請求項１４に記載の液晶表示装置用アレイ基板の製造方法。   The method of claim 14, wherein the active layer has the same shape as the source and drain electrodes, and further includes a portion corresponding to a position between the source and drain electrodes. Method. 前記データ配線とソース及びドレイン電極を含む基板全面に無機絶縁膜を形成する段階をさらに含み、前記無機絶縁膜は、前記保護膜をエッチング防止膜にしてパターニングされて前記保護膜と同一な形態を有することを特徴とする請求項１４に記載の液晶表示装置用アレイ基板の製造方法。   Forming an inorganic insulating layer on the entire surface of the substrate including the data lines and the source and drain electrodes, wherein the inorganic insulating layer is patterned using the protective layer as an etch-stop layer to have the same form as the protective layer. The method for manufacturing an array substrate for a liquid crystal display device according to claim 14, comprising: 前記画素電極とゲートパッドターミナル及びデータパッドターミナルを形成する段階の次に前記保護膜を除去する段階をさらに含むことを特徴とする請求項２７に記載の液晶表示装置用アレイ基板の製造方法。   28. The method of claim 27, further comprising removing the passivation layer after forming the pixel electrode, the gate pad terminal and the data pad terminal. 前記保護膜は、リフトオフ方法により除去されることを特徴とする請求項２８に記載の液晶表示装置用アレイ基板の製造方法。   29. The method according to claim 28, wherein the protection film is removed by a lift-off method.
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