KR20050054345A - 박막트랜지스터 어레이 기판 및 그 제조 방법 - Google Patents

박막트랜지스터 어레이 기판 및 그 제조 방법 Download PDF

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엘지.필립스 엘시디 주식회사
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Abstract

본 발명은 공통전극의 에지영역을 줄여 디스크리네이션 발생을 줄일 수 있는 박막트랜지스터 어레이 기판 및 그 제조 방법에 관한 것이다.
본 발명에 따른 박막트랜지스터 어레이 기판은 게이트라인과; 상기 게이트라인과 절연되게 교차하여 화소영역을 결정하는 데이터라인과; 상기 게이트라인과 나란하게 형성된 공통라인과; 상기 게이트라인과 나란하게 상기 화소영역을 가로질러 형성되는 스토리지라인과; 상기 게이트라인 및 데이터라인의 교차부에 형성된 박막트랜지스터와; 상기 박막트랜지스터와 접속되며 상기 화소영역에서 분리되어 형성된 적어도 두 개의 핑거부를 가지는 화소전극과; 상기 화소전극과 수평전계를 이루며 상기 화소전극의 핑거부들 사이에서 상기 스토리지라인을 가로질러 형성되는 공통전극을 구비하는 것을 특징으로 한다.

Description

박막트랜지스터 어레이 기판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND FABRICATING METHOD THEREOF}
본 발명은 수평 전계를 이용하는 액정 표시 패널에 관한 것으로, 특히 공통전극의 에지영역을 줄여 디스크리네이션 발생을 줄일 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 대별된다.
수직 전계형 액정 표시 장치는 상부기판 상에 형성된 공통전극과 하부기판 상에 형성된 화소전극이 서로 대향되게 배치되어 이들 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.
수평 전계형 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위치(In Plane Switch; 이하, IPS라 함) 모드의 액정을 구동하게 된다. 이러한 수평 전계형 액정 표시 장치는 시야각이 160도 정도로 넓은 장점을 가진다. 이하, 수평 전계형 액정 표시 장치에 대하여 상세히 살펴보기로 한다.
수평 전계형 액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 어레이 기판 및 칼러 필터 어레이 기판과, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 스페이서에 의해 마련된 액정공간에 채워진 액정을 구비한다.
칼라 필터 어레이 기판은 칼러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 박막 트랜지스터 어레이 기판은 화소 단위의 수평 전계 형성을 위한 다수의 신호 라인들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.
도 1은 수평 전계형 액정 표시 장치의 박막 트랜지스터 어레이 기판을 나타낸 평면도이며, 도 2는 도 1에서 선"Ⅱ-Ⅱ'"를 따라 절취한 박막 트랜지스터 어레이 기판을 나타낸 단면도이다.
도 1 및 도 2를 참조하면, 종래 수평 전계형 액정표시장치의 박막 트랜지스터 어레이 기판은 하부 기판(1) 상에 교차되게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(30)와, 그 교차 구조로 마련된 화소 영역(5)에 수평 전계를 이루도록 형성된 화소 전극(22) 및 공통 전극(32)과, 공통 전극(32)과 접속된 공통 라인(28)을 구비한다. 또한, 종래 박막 트랜지스터 어레이 기판은 화소 전극(22)과 스토리지 라인(26)의 중첩부에 형성된 스토리지 캐패시터(40)를 추가로 구비한다.
게이트라인(2)은 박막트랜지스터(30)의 게이트전극(6)에 게이트신호를 공급한다. 데이터라인(4)은 박막트랜지스터(30)의 드레인전극(10)을 통해 화소전극(22)에 화소신호를 공급한다. 게이트라인(2)과 데이터라인(4)은 교차구조로 형성되어 화소영역을 정의한다.
공통라인(28)은 게이트라인(2)과 나란하게 형성되며 액정 구동을 위한 기준전압을 공통전극(32)에 공급한다.
박막 트랜지스터(30)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극(22)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(30)는 게이트 라인(2)에 접속된 게이트 전극(6)과, 데이터 라인(4)에 접속된 소스 전극(8)과, 화소 전극(22)에 전기적으로 접속된 드레인 전극(10)을 구비한다. 드레인전극(10)은 소스전극(8)과 채널을 사이에 두고 마주보는 제1 드레인전극(10a)과, 제1 및 제2 보호막(38,18)을 관통하는 콘택홀(22)을 통해 노출되는 제3 드레인전극(10c)과, 그 제1 및 제3 드레인전극(10a,10c)에서 수직으로 신장하여 제1 및 제3 드레인전극(10a,10c)을 전기적으로 접속시키는 제2 드레인전극(10b)을 포함한다. 여기서, 제1 보호막(38)은 무기절연물질로 형성되며, 제2 보호막(18)은 유기절연물질로 형성되어 개구율을 높일 수 있다.
또한, 박막 트랜지스터(30)는 게이트 전극(6)과 게이트 절연막(12)을 사이에 두고 중첩되면서 소스 전극(8)과 드레인 전극(10) 사이에 채널을 형성하는 활성층(14)을 더 구비한다. 활성층(14)은 데이터 라인(4) 및 제3 드레인 전극(10c)과 중첩되게 형성된다. 이러한 활성층(14) 위에는 데이터 라인(4), 소스 전극(8), 드레인 전극(10)과 오믹 접촉을 위한 오믹 접촉층(16)이 더 형성된다.
화소 전극(22)은 제3 드레인전극(10c)과 대응되는 영역의 제1 및 제2 보호막(18)을 관통하는 콘택홀(32)을 통해 박막 트랜지스터(30)의 드레인 전극(10)과 접속되어 화소 영역에 형성된다. 특히, 화소 전극(22)은 데이터라인(4)과 나란하게 형성된 제1 핑거부(22a)와, 제1 핑거부(22a)와 나란하게 형성된 제2 핑거부(22b)와, 제1 및 제2 핑거부(22a,22b) 사이에 스토리지라인(26)과 중첩되게 형성된 수평부(22c)를 구비한다.
공통 전극(32)은 공통 라인(28)과 접속되어 화소 영역에 형성된다. 특히, 공통 전극(32)은 화소 영역에서 화소 전극(22)과 나란하게 형성된다. 이러한 공통전극(32)은 화소전극의 수평부(22c)를 사이에 두고 이격된 제1 수직부(32a)와, 제1 및 제2 공통라인(28a,28b) 사이에서 화소전극의 제1 및 제2 핑거부(22a,22b)와 나란하게 형성된 제2 수직부(32b)을 구비한다.
이에 따라, 박막 트랜지스터(30)를 통해 화소 신호가 공급된 화소 전극(22)과 공통 라인(28)을 통해 기준 전압이 공급된 공통 전극(32) 사이에는 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.
스토리지 캐패시터(40)는 스토리지라인(26)과, 그 스토리지라인(26)과 게이트절연막(12), 활성층(14), 그리고 오믹 접촉층(16)을 사이에 두고 중첩되는 제3 드레인전극(10c)과, 그 제3 드레인전극(28)과 제1 및 제2 보호막(38,18)을 관통하는 콘택홀(20)을 통해 접속된 화소 전극(22)으로 구성된다. 이러한 스토리지 캐패시터(40)는 화소 전극(22)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
이와 같은 종래 박막 트랜지스터 어레이 기판은 스토리지캐패시터를 화소영역을 가로지도록 형성된다. 이 경우, 도 3a 및 도 3b에 도시된 바와 같이 공통전극(32)의 끝단과 화소전극(22) 사이에, 공통전극(32)과 화소전극(22)의 끝단 사이에 위치하는 액정은 전계가 인가되면 다른 영역(정상부)에 위치하는 액정과 다른 회전방향으로 기울어지게 된다. 즉, 화소전극의 제1 및 제2 핑거부(22a,22b)의 끝단과 공통라인(28) 사이에 위치하는 제1 액정들(24a)과, 화소전극의 수평부(22c)와 공통전극의 제1 수직부(32a)의 끝단 사이에 위치하는 제2 액정들(24b)은 다른 영역에 위치하는 액정과 다른 회전방향으로 기울어지게 된다.
이를 상세히 설명하면, 제1 및 제2 액정들(24a,24b) 중 러빙방향과 평행한 방향으로 마주보는 화소전극(22)과 공통전극(32) 사이에 위치하는 액정은 도 3a 및 도 3b에 도시된 바와 같이 정상부에 위치하는 액정과 회전각도는 동일하지 않지만 회전방향이 동일하여 이상회질을 느끼지 못한다. 반면에 제1 및 제2 액정들(24a,24b) 중 러빙방향과 다른 방향으로 마주보는 화소전극(22)과 공통전극(32) 사이에 위치하는 액정들은 회전각도와 회전방향이 정상부에 위치하는 액정과 동일하지 않아 디스크리네이션(disclination)을 포함하는 화질저하가 발생된다.
이를 해결하기 위하여, 도 4 및 도 5에 도시된 수평 전계 인가형 액정표시패널이 제안되었다.
도 4 및 도 5에 도시된 수평 전계 인가형 액정표시패널은 스토리지라인(26)이 공통전극(32)쪽으로 수직신장되어 공통전극(32)과 일부 중첩된 돌출전극(34)을 구비한다. 이 돌출전극(34)에는 스토리지전압 또는 공통전압이 공급된다. 이러한 돌출전극(34)에 의해 도 3a 및 도 3b에 도시된 공통전극(32)의 끝단과 화소전극(22) 사이에서 분포하는 전계는 다른 영역에 분포하는 전계와 동일한 방향으로 구성된다. 이에 따라, 전계가 인가되면 공통전극(32)의 끝단과 화소전극(22)의 수평부 사이에 위치하는 액정은 다른 액정과 동일한 방향으로 회전하게 된다.
그러나, 공통전극(32)과 화소전극(22)은 동일 평면 상에 위치하는 반면에 돌출전극(34)과 화소전극(22)은 게이트절연막(12), 제1 및 제2 보호막(38,18)을 사이에 두고 위치하게 된다. 이에 따라, 공통전극(32)과 화소전극(22) 사이에 위치하는 제1 액정분자가 느끼는 전압과 돌출전극(34)과 화소전극(33) 사이에 위치하는 제2 액정분자가 느끼는 전압이 달라진다. 이로 인해, 전계가 인가되면 제1 및 제2 액정분자의 회전각도가 서로 달라 여전히 디스크리네이션을 포함하는 화질저하가 발생된다.
따라서, 본 발명의 목적은 공통전극의 에지영역을 줄여 디스크리네이션 발생을 줄일 수 있는 박막트랜지스터 어레이 기판 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 박막트랜지스터 어레이 기판은 게이트라인과; 상기 게이트라인과 절연되게 교차하여 화소영역을 결정하는 데이터라인과; 상기 게이트라인과 나란하게 형성된 공통라인과; 상기 게이트라인과 나란하게 상기 화소영역을 가로질러 형성되는 스토리지라인과; 상기 게이트라인 및 데이터라인의 교차부에 형성된 박막트랜지스터와; 상기 박막트랜지스터와 접속되며 상기 화소영역에서 분리되어 형성된 적어도 두 개의 핑거부를 가지는 화소전극과; 상기 화소전극과 수평전계를 이루며 상기 화소전극의 핑거부들 사이에서 상기 스토리지라인을 가로질러 형성되는 공통전극을 구비하는 것을 특징으로 한다.
상기 박막트랜지스터는 상기 게이트라인과 접속된 게이트전극과; 상기 데이터라인과 접속된 소스전극과; 상기 화소전극과 접속된 드레인전극과; 상기 게이트 전극과 상기 게이트 절연막을 사이에 두고 중첩되고 상기 소스 전극 및 드레인 전극 사이에 채널부를 형성하는 반도체층을 구비하는 것을 특징으로 한다.
상기 드레인전극은 상기 소스전극과 상기 채널부를 사이에 두고 마주보는 제1 드레인전극과; 상기 스토리지라인과 절연되게 중첩되는 제2 드레인전극과; 상기 제1 및 제2 드레인전극에서 수직으로 신장되어 이들을 연결시키는 제3 드레인전극을 포함하는 것을 특징으로 한다.
상기 박막트랜지스터 어레이 기판은 상기 제2 드레인전극을 노출시키는 제1 및 제2 콘택홀을 가지는 보호막을 추가로 구비하는 것을 특징으로 한다.
상기 화소전극은 상기 공통전극을 사이에 두고 분리되어 형성된 제1 및 제2 핑거부를 구비하며, 상기 제1 핑거부는 상기 제1 콘택홀을 통해 상기 제2 드레인전극과 접속되며, 상기 제2 핑거부는 상기 제2 콘택홀을 통해 상기 제2 드레인전극과 접속되는 것을 특징으로 한다.
상기 보호막은 상기 박막트랜지스터를 덮도록 무기절연물질로 형성된 제1 보호막과; 상기 제1 보호막 상에 유기절연물질로 형성된 제2 보호막을 포함하는 것을 특징으로 한다.
상기 화소전극과 공통전극은 동일평면 상에 동일금속으로 형성되는 것을 특징으로 한다.
상기 박막트랜지스터 어레이 기판은 상기 스토리지라인, 그 스토리지라인과 절연되게 중첩되며 상기 화소전극과 접속된 상기 제2 드레인전극을 포함하는 스토리지캐패시터를 추가로 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판 상에 게이트라인, 게이트전극 및 스토리지라인을 포함하는 제1 도전패턴군을 형성하는 단계와; 상기 제1 도전패턴군이 형성된 기판 상에 상기 제1 도전패턴군과 게이트절연막을 사이에 두고 반도체층을 형성하는 단계와; 상기 반도체층이 형성된 기판 상에 상기 게이트라인과 교차되게 위치하여 화소영역을 결정하는 데이터라인, 소스전극 및 드레인전극을 포함하는 제2 도전패턴군을 형성하는 단계와; 상기 박막트랜지스터를 보호하기 위해 상기 기판 전면에 적어도 한 층의 보호막을 형성하는 단계와; 상기 보호막 상에 상기 박막트랜지스터와 접속되며 상기 화소영역에서 분리되어 형성된 적어도 두개의 핑거부를 가지는 화소전극과, 상기 화소전극의 핑거부들 사이에서 상기 스토리지라인을 가로질러 형성되는 공통전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 박막트랜지스터를 보호하기 위해 상기 기판 전면에 적어도 한 층의 보호막을 형성하는 단계는 상기 드레인전극을 노출시키는 제1 및 제2 콘택홀을 가지는 보호막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 보호막 상에 화소전극을 형성하는 단계는 상기 제1 콘택홀을 통해 상기 드레인전극과 접속된 제1 핑거부, 상기 제1 핑거부와 공통전극을 사이에 두고 분리되며 상기 제2 콘택홀을 통해 상기 드레인전극과 접속된 제2 핑거부를 가지는 화소전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 보호막은 상기 박막트랜지스터를 덮도록 무기절연물질로 형성된 제1 보호막과; 상기 제1 보호막 상에 유기절연물질로 형성된 제2 보호막을 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 6 내지 도 13b를 참조하여 상세하게 설명하기로 한다.
도 6은 본 발명에 따른 수평 전계 인가형 액정표시장치의 박막트랜지스터 어레이 기판을 나타내는 평면도이며, 도 7는 도 6에서 선"Ⅶ-Ⅶ'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 6 및 도 7을 참조하면, 본 발명에 따른 수평 전계 인가형 액정표시장치의 박막 트랜지스터 어레이 기판은 하부 기판(101) 상에 교차되게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(130)와, 그 교차 구조로 마련된 화소 영역(105)에 수평 전계를 이루도록 형성된 화소 전극(122) 및 공통 전극(132)과, 공통 전극(132)과 접속된 공통 라인(128)을 구비한다. 또한, 본 발명에 따른 수평 전계 인가형 액정표시장치의 박막 트랜지스터 어레이 기판은 화소 전극(122)과 스토리지 라인(126)의 중첩부에 형성된 스토리지 캐패시터(140)를 추가로 구비한다.
게이트라인(102)은 박막트랜지스터(130)의 게이트전극(106)에 게이트신호를 공급한다. 데이터라인(104)은 박막트랜지스터(130)의 드레인전극(110)을 통해 화소전극(122)에 화소신호를 공급한다. 게이트라인(102)과 데이터라인(104)은 교차구조로 형성되어 화소영역(105)을 정의한다.
공통라인(128)은 게이트라인(102)과 나란하게 형성되며 액정 구동을 위한 기준전압을 공통전극(132)에 공급한다.
박막 트랜지스터(130)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(130)는 게이트 라인(102)에 접속된 게이트 전극(106)과, 데이터 라인(104)에 접속된 소스 전극(108)과, 화소 전극(122)과 전기적으로 접속된 드레인 전극(110)을 구비한다. 드레인전극(110)은 소스전극(108)과 채널을 사이에 두고 마주보는 제1 드레인전극(110a)과, 적어도 한 층의 보호막을 관통하는 제1 및 제2 콘택홀(122a,122b)을 통해 노출되는 제3 드레인전극(110c)과, 그 제1 및 제3 드레인전극(110a,110c)에서 수직으로 신장하여 제1 및 제3 드레인전극(110a,110c)을 전기적으로 접속시키는 제2 드레인전극(110b)을 포함한다. 여기서, 적어도 한 층의 보호막은 무기절연물질로 형성된 제1 보호막(138)과, 제1 보호막(138) 상에 개구율을 높히기 위해 유기절연물질로 형성된 제2 보호막(118)을 포함한다.
또한, 박막 트랜지스터(130)는 게이트 전극(106)과 게이트 절연막(112)을 사이에 두고 중첩되면서 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성하는 활성층(114)을 더 구비한다. 이러한 활성층(114) 위에는 데이터 라인(104), 소스 전극(108), 드레인 전극(110)과 오믹 접촉을 위한 오믹 접촉층(116)이 더 형성된다.
화소 전극(122)은 제3 드레인전극(110c)과 대응되는 영역의 적어도 한 층의 보호막을 관통하는 제1 및 제2 콘택홀(132)을 통해 박막 트랜지스터(130)의 드레인 전극(110)과 접속되어 화소 영역에 형성된다. 특히, 화소 전극(122)은 데이터라인(104)과 나란하게 형성된 제1 핑거부(122a)와, 제1 핑거부(122a)와 공통전극(132)을 사이에 두고 이격된 제2 핑거부(122b)를 구비한다. 이러한 화소전극의 제1 핑거부(122a)는 제1 콘택홀(120a)을 통해 드레인전극(110)과 접속되며, 화소전극의 제2 핑거부(122b)는 제2 콘택홀(120b)을 통해 드레인전극(110)과 접속된다.
공통 전극(132)은 공통 라인(128)과 접속되어 화소 영역(105)에 형성된다. 특히, 공통 전극(132)은 화소 전극의 핑거부(122a,122b)들 사이에서 스토리지라인(126)을 가로지르도록 형성된다. 또한, 공통전극(132)은 화소 영역(105)에서 화소 전극의 핑거부(122a,122b)들 사이에 화소전극(122)과 나란하게 형성된다.
이에 따라, 박막 트랜지스터(130)를 통해 화소 신호가 공급된 화소 전극(122)과 공통 라인(128)을 통해 기준 전압이 공급된 공통 전극(132) 사이에는 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.
스토리지 캐패시터(140)는 게이트라인(102)과 나란한 방향으로 화소영역(105)을 가로질러 형성된 스토리지라인(126)과, 그 스토리지라인(126)과 게이트절연막(112), 활성층(114), 그리고 오믹 접촉층(116)을 사이에 두고 중첩되는 제3 드레인전극(110c)과, 그 제3 드레인전극(128)과 제1 및 제2 보호막(138,118)을 관통하는 제1 및 제2 콘택홀(120a,120b)을 통해 접속된 화소 전극(122)으로 구성된다. 이러한 스토리지 캐패시터(140)는 화소 전극(122)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
이와 같이, 본 발명에 따른 수평 전계 인가형 박막트랜지스터 어레이 기판은 종래 화소전극의 제1 및 제2 핑거부를 서로 연결하는 수평부를 제거한다. 이에 따라, 화소전극의 제1 및 제2 핑거부(122a,122b)는 분리되어 형성되며 분리된 제1 및 제2 핑거부(122a,122b)는 드레인전극(110)과 제1 및 제2 콘택홀(120a,120b)을 통해 서로 전기적으로 연결된다. 또한, 종래 화소전극의 수평부를 사이에 두고 분리되어 형성된 공통전극(132)은 스토리지라인(126)을 가로질러 서로 연결되어 디스크리네이션이 주로 발생되는 공통전극(132)의 에지영역이 없어진다. 즉, 화소 영역 내에 위치하는 모든 공통전극(132)과 화소전극(122) 사이에 분포하는 전계는 동일하다. 이에 따라, 전계 미인가시 러빙방향과 동일한 방향으로 배열된 화소전극(122)과 공통전극(132) 사이에 위치하는 액정분자는 전계가 인가되면 도 8a 및 도 8b에 도시된 바와 같이 소정 각도의 회전방향을 가지고 회전하게 된다. 특히, 종래 화소전극의 수평부에 해당하는 영역에 위치하는 액정분자는 정상부와 동일한 회전방향을 가지게 된다. 이로 인해, 종래 화소전극의 수평부에 해당하는 영역의 공통전극(132)과 화소전극(122) 사이에서 발생되는 디스크리네이션(disclination)을 포함하는 화질저하를 방지할 수 있다.
도 9a 내지 도 13b는 본 발명에 따른 수평 전계 인가형 박막트랜지스터 어레이 기판의 제조방법을 나타내는 평면도 및 단면도이다.
도 9a 및 도 9b를 참조하면, 하부 기판(101) 상에 게이트 라인(102), 게이트 전극(106) 및 스토리지라인(126)을 포함하는 제1 도전패턴군이 형성된다.
이를 위해, 하부기판(101) 상에 스퍼터링 등의 증착방법을 통해 게이트금속층이 형성된다. 여기서, 게이트금속층은 알루미늄/네오듐(AlNd)을 포함하는 알루미늄(Al)계 금속, 구리(Cu) 등과 같은 금속이 이용된다. 이어서, 게이트 금속층이 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 게이트 라인(102), 게이트 전극(106) 및 스토리지라인(126)을 포함하는 제1 도전패턴군이 형성된다.
도 10a 및 도 10b를 참조하면, 제1 도전패턴군이 형성된 하부기판(101) 상에 게이트절연막(112)과; 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체패턴이 형성된다.
이를 위해, 제1 도전패턴군이 형성된 하부 기판(101) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(112)이 형성된다. 여기서, 게이트 절연막(112)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용된다. 게이트절연막(112)이 형성된 하부기판(101) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 제1 및 제2 반도체층이 순차적으로 형성된다. 제1 반도체층은 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 반도체층은 N형 또는 P형의 불순물이 도핑된 비정질실리콘이 이용된다. 이어서, 제1 및 제2 반도체층이 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 활성층(114) 및 오믹접촉층(116)이 형성된다.
도 11a 및 도 11b를 참조하면, 반도체패턴이 형성된 하부기판(101) 상에 데이터라인(104), 소스전극(108), 드레인전극(110)을 포함하는 제2 도전패턴군이 형성된다.
이를 위해, 반도체패턴이 형성된 하부기판(101) 상에 스퍼터링 등의 증착 방법을 데이터금속층이 순차적으로 형성된다. 여기서, 데이터금속층은 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진다. 이 데이터금속층이 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 데이터 라인(104), 데이터 라인(104)과 접속된 소스전극(108) 및 그 소스전극(108)과 소정간격을 사이에 두고 이격된 드레인 전극(110)을 포함하는 제2 도전패턴군이 형성된다. 그런 다음, 소스 및 드레인전극(108,110)을 마스크로 이용하여 소스 및 드레인전극(108,110) 사이의 박막트랜지스터의 채널부에 형성된 오믹접촉층(116)이 제거됨으로써 활성층(114)이 노출된다.
도 12a 및 도 12b를 참조하면, 제2 도전패턴군이 형성된 하부기판(101) 상에 제1 및 제2 콘택홀(120a,120b)을 가지는 제1 및 제2 보호막(138,118)이 형성된다.
이를 위해, 제2 도전패턴군이 형성된 하부기판(101) 상에 제1 및 제2 보호막(138,118)이 순차적으로 형성된다. 제1 보호막(138)으로는 게이트 절연패턴(112)과 같은 무기 절연 물질이 이용되며, 제2 보호막(118)으로는 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다. 이어서, 제1 및 제2 보호막(138,118)이 포토리소그래패공정과 식각공정에 의해 패터닝됨으로써 스토리지라인(126)과 중첩되는 영역의 드레인전극(110)을 각각 노출시키는 제1 및 제2 콘택홀(120a,120b)이 형성된다.
도 13a 및 도 13b를 참조하면, 제1 및 제2 콘택홀(120a,120b)을 가지는 보호막(118)이 형성된 하부기판(101) 상에 화소전극(122), 공통전극(132) 및 공통라인(128)을 포함하는 제3 도전패턴군이 형성된다.
이를 위해, 하부기판(101) 상에 스퍼터링 등의 증착방법을 통해 투명도전막이 순차적으로 형성된다. 여기서, 투명도전막은 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO)등과 같은 투명도전성물질이 이용된다. 이어서, 투명도전막이 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 화소전극(122), 공통전극(132) 및 공통라인(128)을 포함하는 제3 도전패턴군이 형성된다.
한편, 본 발명에 따른 수평 전계 인가형 박막트랜지스터 어레이 기판의 제조방법은 최대 5개의 마스크공정을 이용하여 형성된다.
상술한 바와 같이, 본 발명에 박막트랜지스터 어레이 기판 및 그 제조방법은 종래 화소전극의 제1 및 제2 핑거부를 서로 연결하는 수평부를 제거함으로써 종래 화소전극의 수평부를 사이에 두고 분리되어 형성된 공통전극은 스토리지라인을 가로질러 서로 연결된다. 이로 인해, 디스크리네이션이 주로 발생되는 공통전극의 에지영역이 줄어들어 화소 영역 내에 위치하는 공통전극과 화소전극 사이에 분포하는 전계는 위치에 상관없이 동일하다. 이에 따라, 디스크리네이션이 발생되는 영역이 줄어들어 휘도가 향상된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 종래의 수평 전계 인가형 박막 트랜지스터 어레이 기판을 나타내는 평면도이다.
도 2는 도 1에서 선 "Ⅱ-Ⅱ'"를 따라 절취한 박막트랜지스터 어레이기판을 나타내는 단면도이다.
도 3a 및 도 3b는 전계 인가시 액정의 초기 배열 방향과 전계의 방향에 따른 도 1에 도시된 공통전극과 화소전극 사이에 위치하는 액정의 배열방향을 나타내는 도면이다.
도 4는 종래의 수평 전계 인가형 박막트랜지스터 어레이 기판의 다른 형태를 나타내는 평면도이다.
도 5는 도 4에서 선"Ⅴ-Ⅴ'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 6은 본 발명에 따른 수평 전계 인가형 박막트랜지스터 어레이 기판을 나타내는 평면도이다.
도 7은 도 6에서 선 "Ⅶ-Ⅶ'"를 따라 절취한 박막 트랜지스터 어레이 기판을 나타내는 단면도이다.
도 8a 및 도 8b는 전계 인가시 액정의 초기 배열 방향과 전계의 방향에 따른 도 6에 도시된 공통전극과 화소전극 사이에 위치하는 액정의 배열방향을 나타내는 도면이다.
도 9a 및 도 9b는 본 발명에 따른 수평 전계 인가형 박막트랜지스터 어레이 기판의 제조방법 중 제1 도전패턴군을 형성하기 위한 제조방법을 나타내는 평면도 및 단면도이다.
도 10a 및 도 10b는 본 발명에 따른 수평 전계 인가형 박막트랜지스터 어레이 기판의 제조방법 중 반도체패턴을 형성하기 위한 제조방법을 나타내는 평면도 및 단면도이다.
도 11a 및 도 11b는 본 발명에 따른 수평 전계 인가형 박막트랜지스터 어레이 기판의 제조방법 중 제2 도전패턴군을 형성하기 위한 제조방법을 나타내는 평면도 및 단면도이다.
도 12a 및 도 12b는 본 발명에 따른 수평 전계 인가형 박막트랜지스터 어레이 기판의 제조방법 중 제1 및 제2 콘택홀을 가지는 적어도 한 층의 보호막을 형성하기 위한 제조방법을 나타내는 평면도 및 단면도이다.
도 13a 및 도 13b는 본 발명에 따른 수평 전계 인가형 박막트랜지스터 어레이 기판의 제조방법 중 제3 도전패턴군을 형성하기 위한 제조방법을 나타내는 평면도 및 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
2,102 : 게이트라인 4,104 : 데이터라인
6,106 : 게이트전극 8,108 : 소스전극
10,110 : 드레인전극 14,114 : 활성층
16,116 : 오믹접촉층 18,38,118,138 : 보호막
20,120 : 콘택홀 22,122 : 화소전극
26,126 : 스토리지라인 28,128 : 공통라인
30,130 : 박막트랜지스터 32,132 : 공통전극
34 : 돌출전극 40,140 : 스토리지캐패시터

Claims (12)

  1. 게이트라인과;
    상기 게이트라인과 절연되게 교차하여 화소영역을 결정하는 데이터라인과;
    상기 게이트라인과 나란하게 형성된 공통라인과;
    상기 게이트라인과 나란하게 상기 화소영역을 가로질러 형성되는 스토리지라인과;
    상기 게이트라인 및 데이터라인의 교차부에 형성된 박막트랜지스터와;
    상기 박막트랜지스터와 접속되며 상기 화소영역에서 분리되어 형성된 적어도 두 개의 핑거부를 가지는 화소전극과;
    상기 화소전극과 수평전계를 이루며 상기 화소전극의 핑거부들 사이에서 상기 스토리지라인을 가로질러 형성되는 공통전극을 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  2. 제 1 항에 있어서,
    상기 박막트랜지스터는
    상기 게이트라인과 접속된 게이트전극과;
    상기 데이터라인과 접속된 소스전극과;
    상기 화소전극과 접속된 드레인전극과;
    상기 게이트 전극과 상기 게이트 절연막을 사이에 두고 중첩되고 상기 소스 전극 및 드레인 전극 사이에 채널부를 형성하는 반도체층을 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  3. 제 2 항에 있어서,
    상기 드레인전극은
    상기 소스전극과 상기 채널부를 사이에 두고 마주보는 제1 드레인전극과;
    상기 스토리지라인과 절연되게 중첩되는 제2 드레인전극과;
    상기 제1 및 제2 드레인전극에서 수직으로 신장되어 이들을 연결시키는 제3 드레인전극을 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  4. 제 3 항에 있어서,
    상기 제2 드레인전극을 노출시키는 제1 및 제2 콘택홀을 가지는 보호막을 추가로 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  5. 제 4 항에 있어서,
    상기 화소전극은 상기 공통전극을 사이에 두고 분리되어 형성된 제1 및 제2 핑거부를 구비하며,
    상기 제1 핑거부는 상기 제1 콘택홀을 통해 상기 제2 드레인전극과 접속되며, 상기 제2 핑거부는 상기 제2 콘택홀을 통해 상기 제2 드레인전극과 접속되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  6. 제 4 항에 있어서,
    상기 보호막은
    상기 박막트랜지스터를 덮도록 무기절연물질로 형성된 제1 보호막과;
    상기 제1 보호막 상에 유기절연물질로 형성된 제2 보호막을 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  7. 제 1 항에 있어서,
    상기 화소전극과 공통전극은 동일평면 상에 동일금속으로 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  8. 제 3 항에 있어서,
    상기 스토리지라인, 그 스토리지라인과 절연되게 중첩되며 상기 화소전극과 접속된 상기 제2 드레인전극을 포함하는 스토리지캐패시터를 추가로 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  9. 기판 상에 게이트라인, 게이트전극 및 스토리지라인을 포함하는 제1 도전패턴군을 형성하는 단계와;
    상기 제1 도전패턴군이 형성된 기판 상에 상기 제1 도전패턴군과 게이트절연막을 사이에 두고 반도체층을 형성하는 단계와;
    상기 반도체층이 형성된 기판 상에 상기 게이트라인과 교차되게 위치하여 화소영역을 결정하는 데이터라인, 소스전극 및 드레인전극을 포함하는 제2 도전패턴군을 형성하는 단계와;
    상기 박막트랜지스터를 보호하기 위해 상기 기판 전면에 적어도 한 층의 보호막을 형성하는 단계와;
    상기 보호막 상에 상기 박막트랜지스터와 접속되며 상기 화소영역에서 분리되어 형성된 적어도 두개의 핑거부를 가지는 화소전극과, 상기 화소전극의 핑거부들 사이에서 상기 스토리지라인을 가로질러 형성되는 공통전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  10. 제 9 항에 있어서,
    상기 박막트랜지스터를 보호하기 위해 상기 기판 전면에 적어도 한 층의 보호막을 형성하는 단계는
    상기 드레인전극을 노출시키는 제1 및 제2 콘택홀을 가지는 보호막을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  11. 제 10 항에 있어서,
    상기 보호막 상에 화소전극을 형성하는 단계는
    상기 제1 콘택홀을 통해 상기 드레인전극과 접속된 제1 핑거부, 상기 제1 핑거부와 공통전극을 사이에 두고 분리되며 상기 제2 콘택홀을 통해 상기 드레인전극과 접속된 제2 핑거부를 가지는 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  12. 제 9 항에 있어서,
    상기 보호막은
    상기 박막트랜지스터를 덮도록 무기절연물질로 형성된 제1 보호막과;
    상기 제1 보호막 상에 유기절연물질로 형성된 제2 보호막을 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
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