KR20050050241A - Thin film transistor array substrate and manufacturing method of the same - Google Patents
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Abstract
본 발명은 개구율 및 화질이 향상됨과 아울러 기판 구조 및 제조공정을 단순화시킬 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다. The present invention relates to a thin film transistor array substrate and a method of manufacturing the same, which can improve aperture ratio and image quality, and can simplify a substrate structure and a manufacturing process.
본 발명에 따른 박막 트랜지스터 어레이 기판은 액정셀과 접속된 박막 트랜지스터를 구비하고, 상기 박막 트랜지스터는 소스/드레인 전극과 게이트 전극 사이에 협지된 100~300 정도의 유전율을 갖는 강유전층을 포함하는 것을 특징으로 한다. The thin film transistor array substrate according to the present invention includes a thin film transistor connected to a liquid crystal cell, and the thin film transistor includes a ferroelectric layer having a dielectric constant of about 100 to 300 sandwiched between a source / drain electrode and a gate electrode. It is done.
Description
본 발명은 박막 트랜지스터 어레이 기판에 관한 것으로, 특히 개구율 및 화질이 향상됨과 아울러 기판 구조 및 제조공정을 단순화시킬 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor array substrate, and more particularly, to a thin film transistor array substrate and a method of manufacturing the same, which can improve aperture ratio and image quality, and simplify a substrate structure and manufacturing process.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 액정패널을 구동하기 위한 구동회로를 구비한다. Conventional liquid crystal display devices display an image by adjusting the light transmittance of the liquid crystal using an electric field. To this end, the liquid crystal display includes a liquid crystal panel in which liquid crystal cells are arranged in a matrix, and a driving circuit for driving the liquid crystal panel.
액정패널은 서로 대향하는 박막 트랜지스터 어레이 기판 및 칼러필터 어레이 기판과, 두 기판 사이에 일정한 셀갭 유지를 위해 위치하는 스페이서와, 그 셀갭에 채워진 액정을 구비한다. The liquid crystal panel includes a thin film transistor array substrate and a color filter array substrate facing each other, a spacer positioned to maintain a constant cell gap between the two substrates, and a liquid crystal filled in the cell gap.
박막 트랜지스터 어레이 기판은 게이트 라인들 및 데이터 라인들과, 그 게이트 라인들과 데이터 라인들의 교차부마다 스위치소자로 형성된 박막 트랜지스터와, 액정셀 단위로 형성되어 박막 트랜지스터에 접속된 화소 전극 등과, 그들 위에 도포된 배향막으로 구성된다. 게이트 라인들과 데이터 라인들은 각각의 패드부를 통해 구동회로들로부터 신호를 공급받는다. 박막 트랜지스터는 게이트 라인에 공급되는 스캔신호에 응답하여 데이터 라인에 공급되는 화소전압신호를 화소 전극에 공급한다.The thin film transistor array substrate includes a gate line and a data line, a thin film transistor formed of a switch element at each intersection of the gate lines and the data lines, a pixel electrode formed of a liquid crystal cell and connected to the thin film transistor, and the like. It consists of the applied alignment film. The gate lines and the data lines receive signals from the driving circuits through the respective pad parts. The thin film transistor supplies the pixel voltage signal supplied to the data line to the pixel electrode in response to the scan signal supplied to the gate line.
칼라필터 어레이 기판은 액정셀 단위로 형성된 칼라필터들과, 칼러필터들간의 구분 및 외부광 반사를 위한 블랙 매트릭스와, 액정셀들에 공통적으로 기준전압을 공급하는 공통 전극 등과, 그들 위에 도포되는 배향막으로 구성된다.The color filter array substrate includes color filters formed in units of liquid crystal cells, a black matrix for distinguishing between color filters and reflecting external light, a common electrode for supplying a reference voltage to the liquid crystal cells in common, and an alignment layer applied thereon. It consists of.
액정패널은 박막 트랜지스터 어레이 기판과 칼라필터 어레이 기판을 별도로 제작하여 합착한 다음 액정을 주입하고 봉입함으로써 완성하게 된다.The liquid crystal panel is completed by separately manufacturing a thin film transistor array substrate and a color filter array substrate, and then injecting and encapsulating a liquid crystal.
도 1은 종래의 박막 트랜지스터 어레이 기판을 도시한 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다. 1 is a plan view illustrating a conventional thin film transistor array substrate, and FIG. 2 is a cross-sectional view of the thin film transistor array substrate illustrated in FIG. 1 taken along the line II ′.
도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판은 하부기판(42) 위에 게이트 절연막(44)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(Thin Film Transistor ; 이하 "TFT"라 함)(6)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(18)을 구비한다. 그리고, TFT 어레이 기판은 화소전극(18)과 이전단 게이트 라인(2)의 중첩부에 형성된 스토리지 캐패시터(20)와, 게이트 라인(2)에 접속되는 게이트 패드부(도시하지 않음)와, 데이터 라인(4)에 접속되는 데이터 패드부(도시하지 않음)를 구비한다. The thin film transistor array substrate shown in FIGS. 1 and 2 includes a gate line 2 and a data line 4 intersecting each other with a gate insulating film 44 interposed on the lower substrate 42, and a thin film formed at each intersection thereof. A transistor (Thin Film Transistor, hereinafter referred to as " TFT ") 6 and a pixel electrode 18 formed in a cell region provided in a cross structure thereof are provided. The TFT array substrate includes a storage capacitor 20 formed at an overlapping portion of the pixel electrode 18 and the previous gate line 2, a gate pad portion (not shown) connected to the gate line 2, and data. A data pad portion (not shown) connected to the line 4 is provided.
TFT(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(16)에 접속된 드레인 전극(12)과, 게이트 전극(8)과 중첩되고 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(14)을 구비한다. 활성층(14)은 스토리지 상부전극(22), 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 중첩되게 형성되고 소스 전극(10)과 드레인 전극(12) 사이의 채널부를 더 포함한다. 활성층(14) 위에는 스토리지 전극(22), 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 오믹접촉을 위한 오믹접촉층(48)이 더 형성된다. The TFT 6 includes a gate electrode 8 connected to the gate line 2, a source electrode 10 connected to the data line 4, a drain electrode 12 connected to the pixel electrode 16, The active layer 14 overlaps the gate electrode 8 and forms a channel between the source electrode 10 and the drain electrode 12. The active layer 14 is formed to overlap the storage upper electrode 22, the data line 4, the source electrode 10, and the drain electrode 12, and further has a channel portion between the source electrode 10 and the drain electrode 12. Include. An ohmic contact layer 48 for ohmic contact with the storage electrode 22, the data line 4, the source electrode 10, and the drain electrode 12 is further formed on the active layer 14.
이러한 TFT(6)는 게이트 라인(2)에 공급되는 게이트 신호에 응답하여 데이터 라인(4)에 공급되는 화소전압 신호가 화소 전극(18)에 충전되어 유지되게 한다. The TFT 6 causes the pixel voltage signal supplied to the data line 4 to be charged and held in the pixel electrode 18 in response to the gate signal supplied to the gate line 2.
화소전극(18)은 보호막(50)을 관통하는 제1 컨택홀(16)을 통해 TFT(6)의 드레인 전극(12)과 접속된다. 화소 전극(18)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 TFT 어레이 기판과 컬러필터 어레이 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소전극(18)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다. The pixel electrode 18 is connected to the drain electrode 12 of the TFT 6 through the first contact hole 16 penetrating the protective film 50. The pixel electrode 18 generates a potential difference from the common electrode formed on the upper substrate (not shown) by the charged pixel voltage. Due to this potential difference, the liquid crystal positioned between the TFT array substrate and the color filter array substrate is rotated by dielectric anisotropy and transmits the light incident through the pixel electrode 18 from the light source (not shown) toward the upper substrate.
스토리지 캐패시터(20)는 전단 게이트라인(2)과, 그 게이트라인(2)과 게이트 절연막(44), 활성층(14) 및 오믹접촉층(48)을 사이에 두고 중첩되는 스토리지 상부전극(22)과, 그 스토리지 상부전극(22)과 보호막(50)을 사이에 두고 중첩됨과 아울러 그 보호막(50)에 형성된 제2 컨택홀(24)을 경유하여 접속된 화소전극(22)으로 구성된다. 이러한 스토리지 캐패시터(20)는 화소 전극(18)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 유지되도록 도움을 주게 된다.The storage capacitor 20 overlaps the front gate line 2 with the gate line 2 interposed therebetween with the gate insulating layer 44, the active layer 14, and the ohmic contact layer 48 interposed therebetween. And the pixel electrode 22 which is overlapped with the storage upper electrode 22 and the passivation layer 50 interposed therebetween and connected via the second contact hole 24 formed in the passivation layer 50. The storage capacitor 20 helps the pixel voltage charged in the pixel electrode 18 to be maintained until the next pixel voltage is charged.
게이트 라인(2)은 게이트 패드부(도시하지 않음)를 통해 게이트 드라이버와 접속되고 데이터 라인(4)은 데이터 패드부(도시하지 않음)를 통해 데이터 드라이버와 접속된다. The gate line 2 is connected to the gate driver through a gate pad portion (not shown), and the data line 4 is connected to the data driver through a data pad portion (not shown).
이하, 도 3a 내지 도 3d를 참조하여 TFT 어레이 기판의 제조방법을 설명하면 다음과 같다. Hereinafter, a method of manufacturing a TFT array substrate will be described with reference to FIGS. 3A to 3D.
먼저, 하부기판(42) 상에 스퍼터링 방법 등의 증착방법을 통해 게이트 금속층이 형성된다. 이어서, 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 게이트 금속층이 패터닝됨으로써 도 3a에 도시된 바와 같이, 게이트라인(2), 게이트전극(8)을 포함하는 게이트 패턴들이 형성된다. 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다. First, a gate metal layer is formed on the lower substrate 42 through a deposition method such as a sputtering method. Subsequently, the gate metal layer is patterned by a photolithography process and an etching process using a mask to form gate patterns including the gate line 2 and the gate electrode 8, as shown in FIG. 3A. As the gate metal, chromium (Cr), molybdenum (Mo), aluminum-based metal, etc. are used in a single layer or a double layer structure.
게이트 패턴들이 형성된 하부기판(42) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연막(44)이 형성된다. 여기서, 게이트 절연막(44)은 유전체물질로써 TFT(6)에 인가되는 전압에 따라 기생캐패시터(Cgd)가 형성되고 전압이 제거되면 캐패시터(Cgd)가 사라지는 상유전 특성을 지니고 있다. 게이트 절연막(44)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. The gate insulating layer 44 is formed on the lower substrate 42 on which the gate patterns are formed by a deposition method such as PECVD or sputtering. Here, the gate insulating film 44 has a phase dielectric property in which the parasitic capacitor Cgd is formed according to the voltage applied to the TFT 6 as the dielectric material, and the capacitor Cgd disappears when the voltage is removed. As the material of the gate insulating film 44, an inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx) is used.
게이트 절연막(44)이 형성된 하부기판(42) 상에 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다. An amorphous silicon layer, an n + amorphous silicon layer, and a source / drain metal layer are sequentially formed on the lower substrate 42 on which the gate insulating layer 44 is formed.
소스/드레인 금속층 위에 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 마스크로는 TFT(6)의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.A photoresist pattern is formed on the source / drain metal layer by a photolithography process using a mask. In this case, by using a diffraction exposure mask having a diffraction exposure portion in the channel portion of the TFT 6 as a mask, the photoresist pattern of the channel portion has a lower height than other source / drain pattern portions.
이어서, 포토레지스트 패턴을 이용한 습식 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(4), 소스 전극(10), 그 소스 전극(10)과 일체화된 드레인 전극(12), 스토리지 하부전극(22)을 포함하는 소스/드레인 패턴들이 형성된다.Subsequently, the source / drain metal layer is patterned by a wet etching process using a photoresist pattern so that the data line 4, the source electrode 10, the drain electrode 12 integrated with the source electrode 10, and the storage lower electrode 22 are formed. Source / drain patterns are formed.
그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹접촉층(48)과 활성층(14)이 형성된다.Next, the n + amorphous silicon layer and the amorphous silicon layer are simultaneously patterned by a dry etching process using the same photoresist pattern to form the ohmic contact layer 48 and the active layer 14.
그리고, 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 애싱(Ashing) 공정으로 제거된 후 건식 식각공정으로 채널부의 소스/드레인 패턴 및 오믹접촉층(48)이 식각된다. 이에 따라, 도 3b에 도시된 바와 같이 채널부의 활성층(14)이 노출됨과 아울러 소스 전극(10)과 드레인 전극(12)이 전기적으로 분리된다. The photoresist pattern having a relatively low height in the channel portion is removed by an ashing process, and then the source / drain pattern and the ohmic contact layer 48 of the channel portion are etched by a dry etching process. Accordingly, as shown in FIG. 3B, the active layer 14 of the channel portion is exposed and the source electrode 10 and the drain electrode 12 are electrically separated.
이어서, 스트립 공정으로 소스/드레인 패턴부 위에 남아 있는 포토레지스트 패턴이 제거된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy), 구리(Cu), 알루미늄계 금속 등이 이용된다. Subsequently, the photoresist pattern remaining on the source / drain pattern portion is removed by a stripping process. As the source / drain metal, molybdenum (Mo), titanium, tantalum, molybdenum alloy (Mo alloy), copper (Cu), aluminum-based metal and the like are used.
소스/드레인 패턴들이 형성된 게이트 절연막(44) 상에 PECVD 등의 증착방법으로 보호막(50)이 전면 형성된다. 보호막(50)은 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 도 3c에 도시된 바와 같이 제1 및 제2 컨택홀들(16, 24)이 형성된다. 제1 컨택홀(16)은 보호막(50)을 관통하여 드레인 전극(12)이 노출되게 형성되고, 제2 컨택홀(24)은 보호막(50)을 관통하여 스토리지 상부전극(22)이 노출되게 형성된다. The passivation layer 50 is entirely formed on the gate insulating layer 44 on which the source / drain patterns are formed by a deposition method such as PECVD. The passivation layer 50 is patterned by a photolithography process and an etching process using a mask to form first and second contact holes 16 and 24, as shown in FIG. 3C. The first contact hole 16 penetrates the passivation layer 50 to expose the drain electrode 12, and the second contact hole 24 penetrates the passivation layer 50 to expose the storage upper electrode 22. Is formed.
보호막(50)의 재료로는 게이트 절연막(94)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다.As the material of the protective film 50, an inorganic insulating material such as the gate insulating film 94 or an organic insulating material such as an acryl-based organic compound having a low dielectric constant, BCB, or PFCB is used.
보호막(50) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된다. 이어서 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전극 물질이 패텅님됨으로써 도 3d에 도시된 바와 같이 화소전극(18)을 포함하는 투명전극 패턴들이 형성된다. 화소 전극(18)은 제1 컨택홀(16)을 통해 드레인 전극(12)과 전기적으로 접속되고, 제2 컨택홀(24)을 통해 전단 게이트라인(2)과 중첩되는 스토리지 상부전극(22)과 전기적으로 접속된다. 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다. The transparent electrode material is entirely deposited on the passivation layer 50 by a deposition method such as sputtering. Subsequently, the transparent electrode material is patched through a photolithography process and an etching process using a mask, thereby forming transparent electrode patterns including the pixel electrode 18 as illustrated in FIG. 3D. The pixel electrode 18 is electrically connected to the drain electrode 12 through the first contact hole 16 and overlaps the front gate line 2 through the second contact hole 24. And electrically connected. Indium tin oxide (ITO), tin oxide (TO) or indium zinc oxide (IZO) is used as the transparent electrode material.
이러한, TFT 어레이 기판은 TFT(6)의 게이트 전극(8)에 도 4에 도시된 바와 같이 게이트 전압(Vg)이 공급되며, 소스전극(10)에는 데이터 전압(Vd)이 공급된다. TFT(6)의 게이트 전극(8)에 TFT(6)의 문턱전압 이상의 게이트 전압(Vg)이 인가되면 소스전극(10)과 드레인 전극(12) 사이에 채널이 형성되면서 테이터 전압(Vd)이 TFT의 소스전극(10)과 드레인 전극(12)을 경유하여 액정셀(Clc)과 스토리지 캐패시터(Cst)에 충전된다. In the TFT array substrate, the gate voltage Vg is supplied to the gate electrode 8 of the TFT 6 as shown in FIG. 4, and the data voltage Vd is supplied to the source electrode 10. When a gate voltage Vg equal to or greater than the threshold voltage of the TFT 6 is applied to the gate electrode 8 of the TFT 6, a channel is formed between the source electrode 10 and the drain electrode 12, and the data voltage Vd is increased. The liquid crystal cell Clc and the storage capacitor Cst are charged via the source electrode 10 and the drain electrode 12 of the TFT.
여기서, 데이터전압(Vd)과 액정셀(Clc)에 충전되는 전압(Vlc)의 차인 피드 쓰로우 전압(Feed Through Voltage ; △Vp)은 아래의 수학식 1로 정의된다. Here, a feed through voltage (ΔVp), which is a difference between the data voltage Vd and the voltage Vlc charged in the liquid crystal cell Clc, is defined by Equation 1 below.
여기서, Cgd는 TFT의 게이트단자와 드레인단자사이에 형성되는 기생캐패시터이고, △Vg는 Vgh 전압과 Vgl 전압의 차전압이다. Here, Cgd is a parasitic capacitor formed between the gate terminal and the drain terminal of the TFT, and ΔVg is the difference voltage between the Vgh voltage and the Vgl voltage.
이러한, 피드 쓰로우 전압(△Vp)은 플리커와 같은 화질 저하 요인이됨으로 피드 쓰로우 전압(△Vp)을 최소화 하기 위해 스토리지 캐패시터(Cst) 용량을 최대화 함으로써 플리커 발생을 감소시킬 수 있다. 그러나, 스토리지 캐패시터(Cst)의 용량을 크게 하면 할수록 그 만큼 스토리지 캐패시터가 차지하는 면적이 커지게 됨으로써 개구율이 작아지는 문제가 발생된다. Since the feed through voltage ΔVp is a deterioration factor such as flicker, the flicker may be reduced by maximizing the storage capacitor Cst capacity in order to minimize the feed through voltage ΔVp. However, the larger the capacity of the storage capacitor Cst is, the larger the area occupied by the storage capacitor is, so that the aperture ratio becomes small.
따라서, 본 발명의 목적은 개구율 및 화질이 향상됨과 아울러 기판 구조 및 제조공정을 단순화시킬 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법을 제공하는 것이다. Accordingly, an object of the present invention is to provide a thin film transistor array substrate and a method of manufacturing the same, which can improve aperture ratio and image quality, and can simplify a substrate structure and manufacturing process.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 어레이 기판은 액정셀과 접속된 박막 트랜지스터를 구비하고, 상기 박막 트랜지스터는 소스/드레인 전극과 게이트 전극 사이에 협지된 100~300 정도의 유전율을 갖는 강유전층을 포함하는 것을 특징으로 한다.In order to achieve the above object, the thin film transistor array substrate according to the present invention includes a thin film transistor connected to the liquid crystal cell, the thin film transistor has a dielectric constant of about 100 ~ 300 sandwiched between the source / drain electrode and the gate electrode It characterized in that it comprises a ferroelectric layer.
상기 게이트 전극과 강유전층 사이에 게이트 절연막을 추가로 구비하는 것을 특징으로 한다.A gate insulating film is further provided between the gate electrode and the ferroelectric layer.
상기 강유전층은 상기 박막 트랜지스터에 위치하는 강유전층 패턴을 구비하는 것을 특징으로 한다.The ferroelectric layer may include a ferroelectric layer pattern positioned in the thin film transistor.
상기 소스/드레인 전극과 강유전층 사이에 형성된 반도체 패턴을 추가로 구비하는 것을 특징으로 한다. And a semiconductor pattern formed between the source / drain electrodes and the ferroelectric layer.
상기 강유전층은 (PbxZr1-x)TiO3, Sr(BixTa1-x)O3 중 적어도 어느 하나를 포함하는 것을 특징으로 한다.The ferroelectric layer is characterized in that it comprises at least one of (PbxZr1-x) TiO 3 , Sr (BixTa1-x) O 3 .
본 발명에 따른 박막 트랜지스터 어레이 기판은 기판 상에 형성된 박막 트랜지스터의 게이트 전극과; 상기 게이트 전극 상에 형성된 100~300 정도의 유전율을 갖는 강유전층과; 상기 강유전층 상에 형성된 반도체 패턴과; 상기 반도체 패턴 상에 형성된 소스전극 및 드레인 전극과; 상기 드레인 전극과 접속된 화소전극을 구비하는 것을 특징으로 한다.The thin film transistor array substrate according to the present invention includes a gate electrode of a thin film transistor formed on the substrate; A ferroelectric layer having a dielectric constant of about 100 to 300 formed on the gate electrode; A semiconductor pattern formed on the ferroelectric layer; A source electrode and a drain electrode formed on the semiconductor pattern; And a pixel electrode connected to the drain electrode.
본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법은 소스/드레인 전극과 게이트 전극을 구비하는 박막 트랜지스터를 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조방법에 있어서, 상기 박막 트랜지스터를 형성하는 단계는 상기 소스/드레인 전극과 게이트 전극 사이에 100~300 정도의 유전율을 갖는 강유전층을 형성하는 단계를 포함하는 것을 특징으로 한다.The method of manufacturing a thin film transistor array substrate according to the present invention includes forming a thin film transistor having a source / drain electrode and a gate electrode, wherein the forming of the thin film transistor comprises: Forming a ferroelectric layer having a dielectric constant of about 100 ~ 300 between the source / drain electrode and the gate electrode.
상기 박막 트랜지스터를 형성하는 단계는 상기 게이트 전극과 강유전층 사이에 게이트 절연막을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.The forming of the thin film transistor may further include forming a gate insulating film between the gate electrode and the ferroelectric layer.
상기 강유전층은 상기 박막 트랜지스터에 위치하도록 패턴되는 것을 특징으로 한다.The ferroelectric layer is patterned to be located in the thin film transistor.
상기 박막 트랜지스터를 형성하는 단계는 상기 소스/드레인 전극과 강유전층 사이에 반도체 패턴을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.The forming of the thin film transistor may further include forming a semiconductor pattern between the source / drain electrode and the ferroelectric layer.
상기 강유전층은 (PbxZr1-x)TiO3, Sr(BixTa1-x)O3 중 적어도 어느 하나를 포함하는 것을 특징으로 한다.The ferroelectric layer is characterized in that it comprises at least one of (PbxZr1-x) TiO 3 , Sr (BixTa1-x) O 3 .
본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법은 기판 상에 박막 트랜지스터의 게이트 전극을 형성하는 단계와; 상기 게이트 전극 상에 100~300 정도의 유전율을 갖는 강유전층을 형성하는 단계와; 상기 강유전층 상에 반도체 패턴을 형성하는 단계와; 상기 반도체 패턴 상에 소스전극 및 드레인 전극을 포함하는 소스/드레인 패턴을 형성하는 단계와; 상기 드레인 전극과 접속되는 화소전극을 형성하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a thin film transistor array substrate according to the present invention includes forming a gate electrode of a thin film transistor on a substrate; Forming a ferroelectric layer having a dielectric constant of about 100 to about 300 on the gate electrode; Forming a semiconductor pattern on the ferroelectric layer; Forming a source / drain pattern including a source electrode and a drain electrode on the semiconductor pattern; And forming a pixel electrode connected to the drain electrode.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다. Other objects and advantages of the present invention in addition to the above object will be apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.
이하, 본 발명의 바람직한 실시 예를 도 5 내지 도 10b를 참조하여 상세하게 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 5 to 10B.
도 5는 본 발명의 실시 예에 따른 TFT 어레이 기판을 도시한 평면도이고, 도 6는 도 5에 도시된 TFT 어레이 기판을 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다. 5 is a plan view illustrating a TFT array substrate according to an exemplary embodiment of the present invention, and FIG. 6 is a cross-sectional view of the TFT array substrate illustrated in FIG. 5 taken along a line II-II '.
도 5 및 도 6에 도시된 TFT 어레이 기판은 하부기판(142) 위에 강유전성(ferroelectric)물질이 포함된 강유전층(145)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 TFT(106)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(118)을 구비한다. 그리고, 게이트 라인(102)에 접속되는 게이트 패드부(도시하지 않음)와, 데이터 라인(104)에 접속되는 데이터 패드부(도시하지 않음)를 구비한다. The TFT array substrate illustrated in FIGS. 5 and 6 includes a gate line 102 and a data line 104 formed on the lower substrate 142 so as to intersect with a ferroelectric layer 145 containing ferroelectric material therebetween. And a TFT 106 formed at each intersection thereof, and a pixel electrode 118 formed at a cell region provided at the intersection structure. A gate pad portion (not shown) connected to the gate line 102 and a data pad portion (not shown) connected to the data line 104 are provided.
TFT(106)는 게이트 라인(102)에 접속된 게이트 전극(108)과, 데이터 라인(104)에 접속된 소스 전극(110)과, 화소 전극(116)에 접속된 드레인 전극(112)과, 게이트 전극(108)과 중첩되고 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(114)을 구비한다. 활성층(114)은 데이터 라인(104), 소스 전극(110) 및 드레인 전극(112)과 중첩되게 형성되고 소스 전극(110)과 드레인 전극(112) 사이의 채널부를 더 포함한다. 활성층(114) 위에는 데이터 라인(104), 소스 전극(110) 및 드레인 전극(112)과 오믹접촉을 위한 오믹접촉층(418)이 더 형성된다. The TFT 106 includes a gate electrode 108 connected to the gate line 102, a source electrode 110 connected to the data line 104, a drain electrode 112 connected to the pixel electrode 116, The active layer 114 overlaps the gate electrode 108 and forms a channel between the source electrode 110 and the drain electrode 112. The active layer 114 is formed to overlap the data line 104, the source electrode 110, and the drain electrode 112, and further includes a channel portion between the source electrode 110 and the drain electrode 112. An ohmic contact layer 418 for ohmic contact with the data line 104, the source electrode 110, and the drain electrode 112 is further formed on the active layer 114.
이러한 TFT(106)는 게이트 라인(102)에 공급되는 게이트 신호에 응답하여 데이터 라인(104)에 공급되는 화소전압 신호가 화소 전극(118)에 충전되어 유지되게 한다. The TFT 106 causes the pixel voltage signal supplied to the data line 104 to be charged and held in the pixel electrode 118 in response to the gate signal supplied to the gate line 102.
화소전극(118)은 보호막(150)을 관통하는 제1 컨택홀(116)을 통해 박막 트랜지스터(106)의 드레인 전극(112)과 접속된다. 화소 전극(118)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소전극(118)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다. The pixel electrode 118 is connected to the drain electrode 112 of the thin film transistor 106 through the first contact hole 116 penetrating the passivation layer 150. The pixel electrode 118 generates a potential difference with the common electrode formed on the upper substrate (not shown) by the charged pixel voltage. Due to this potential difference, the liquid crystal positioned between the thin film transistor substrate and the upper substrate rotates due to dielectric anisotropy, and transmits light incident through the pixel electrode 118 from the light source (not shown) toward the upper substrate.
게이트 라인(102)은 게이트 패드부(도시하지 않음)를 통해 게이트 드라이버와 접속되고 데이터 라인(104)은 데이터 패드부(도시하지 않음)를 통해 데이터 드라이버와 접속된다. The gate line 102 is connected to the gate driver through a gate pad portion (not shown), and the data line 104 is connected to the data driver through a data pad portion (not shown).
이러한, 구성을 갖는 TFT 어레이 기판은 종래대비 스토리지 캐패시터(Cst)가 제거되고 종래의 게이트 절연막(44) 대신 강유전성(ferroelectric)물질이 포함된 강유전층(145)이 형성됨으로써 게이트 전압(Vg)이 인가된 후 제거된 후에도 강유전층(145)내의 강유전성(ferroelectric)물질에 의해 잔류분극이 남아있게 된다. 이러한, 잔류분극은 TFT(106)의 채널에 전류가 계속 흐를 수 있도록 하는 역할을 하게 된다. 이로써, 종래의 화소 전극(118)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 유지되게 하는 스토리지 캐피시터(Cst)가 필요없게 된다. 또한, 잔류분극은 기생캐패시터(Cgd)의 용량을 급격이 상승시키는 역할을 함으로써 플리커 등이 방지된다. 여기서, 강유전 물질은 (PbxZr1-x)TiO3, Sr(BixTa1-x)O3 중 적어도 어느 하나를 포함하며, 100~300 정도의 유전율을 갖는다.The TFT array substrate having such a structure has a gate voltage Vg applied by removing the storage capacitor Cst and forming a ferroelectric layer 145 including ferroelectric material instead of the conventional gate insulating film 44. After the removal, the residual polarization remains due to the ferroelectric material in the ferroelectric layer 145. This residual polarization serves to keep current flowing in the channel of the TFT 106. This eliminates the need for the storage capacitor Cst to keep the pixel voltage charged in the conventional pixel electrode 118 until the next pixel voltage is charged. In addition, the residual polarization serves to rapidly increase the capacity of the parasitic capacitor Cgd, thereby preventing flicker and the like. Here, the ferroelectric material includes at least one of (PbxZr1-x) TiO 3 and Sr (BixTa1-x) O 3 , and has a dielectric constant of about 100 to 300.
도 7에 도시된 히스테레시스(Hyteresis) 곡선을 참조하여 구체적으로 설명하면, 액정셀에 소정의 게이트 전압(Vg)이 인가(A)되면 강유전층(145)에 포함된 강유전성 물질에는 유전분극(B)이 일어나게 되고 게이트 전압(Vg)이 제거(0)되어도 한방향의 극성을 갖는 소정의 잔류분극(C)이 잔존하게 된다. 이러한, 잔류분극(C)은 게이트 전극(108)과 소스/드레인 전극(112) 사이에 형성되는 기생캐패시터(Cgd)의 용량을 급격이 상승시키는 역할을 하게 된다. 이와 같이, 기생캐패시터(Cgd)의 용량이 급격히 상승하게되면 수학식 2 에 나타난 바와 같이 피드 쓰로우 전압(△Vp)이 최소화되게 된다. Specifically, referring to the hysteresis curve illustrated in FIG. 7, when a predetermined gate voltage Vg is applied to the liquid crystal cell (A), the dielectric polarization may be applied to the ferroelectric material included in the ferroelectric layer 145. Even if B) occurs and the gate voltage Vg is removed (0), a predetermined residual polarization C having one direction of polarity remains. The residual polarization C plays a role of rapidly increasing the capacitance of the parasitic capacitor Cgd formed between the gate electrode 108 and the source / drain electrode 112. As such, when the capacitance of the parasitic capacitor Cgd rises rapidly, the feed through voltage ΔVp is minimized as shown in Equation 2.
이와 같이, 기생캐패시터(Cgd)의 용량이 급격이 상승되어 피드 쓰로우 전압(△Vp)이 최소화 됨으로써 플리커 등의 문제가 방지됨으로써 화질이 향상된다. 나아가, 기생캐패시터(Cgd)의 용량이 충분히 향상됨으로써 스토리지 캐패시터(Cst)가 없도라도 피드 쓰로우 전압(△Vp)을 최소화 할 수 있게 된다. As such, the capacitance of the parasitic capacitor Cgd is rapidly increased to minimize the feed through voltage ΔVp, thereby preventing problems such as flicker, thereby improving image quality. Furthermore, since the capacity of the parasitic capacitor Cgd is sufficiently improved, the feed through voltage ΔVp may be minimized even without the storage capacitor Cst.
이하, 도 8a 내지 도 8b를 참조하여 TFT 어레이 기판의 제조방법을 설명하면 다음과 같다. Hereinafter, a method of manufacturing a TFT array substrate will be described with reference to FIGS. 8A to 8B.
먼저, 하부기판(142) 상에 스퍼터링 방법 등의 증착방법을 통해 게이트 금속층이 형성된다. 이어서, 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 게이트 금속층이 패터닝됨으로써 도 8a에 도시된 바와 같이, 게이트전극(108)을 포함하는 게이트 패턴들이 형성된다. 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다. First, a gate metal layer is formed on the lower substrate 142 through a deposition method such as a sputtering method. Subsequently, the gate metal layer is patterned by a photolithography process and an etching process using a mask, thereby forming gate patterns including the gate electrode 108. As the gate metal, chromium (Cr), molybdenum (Mo), aluminum-based metal, etc. are used in a single layer or a double layer structure.
게이트 패턴들이 형성된 하부기판(142) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 강유전성(ferroelectric) 물질을 포함하는 강유전층(145)이 형성된다. 여기서, 강유전성 물질은 (PbxZr1-x)TiO3, Sr(BixTa1-x)O3 중 적어도 어느 하나를 포함하며, 100~300 정도의 유전율을 갖는다.The ferroelectric layer 145 including the ferroelectric material is formed on the lower substrate 142 on which the gate patterns are formed through a deposition method such as PECVD or sputtering. Here, the ferroelectric material includes at least one of (PbxZr1-x) TiO 3 and Sr (BixTa1-x) O 3 , and has a dielectric constant of about 100 to 300.
강유전층(144)이 형성된 하부기판(142) 상에 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다. An amorphous silicon layer, an n + amorphous silicon layer, and a source / drain metal layer are sequentially formed on the lower substrate 142 on which the ferroelectric layer 144 is formed.
소스/드레인 금속층 위에 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 마스크로는 TFT(106)의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.A photoresist pattern is formed on the source / drain metal layer by a photolithography process using a mask. In this case, by using a diffraction exposure mask having a diffraction exposure portion in the channel portion of the TFT 106 as a mask, the photoresist pattern of the channel portion has a lower height than other source / drain pattern portions.
이어서, 포토레지스트 패턴을 이용한 습식 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(104), 소스 전극(110), 그 소스 전극(110)과 일체화된 드레인 전극(112)을 포함하는 소스/드레인 패턴들이 형성된다.Subsequently, the source / drain metal layer is patterned by a wet etching process using a photoresist pattern, so that the source / drain includes a data line 104, a source electrode 110, and a drain electrode 112 integrated with the source electrode 110. Patterns are formed.
그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹접촉층(148)과 활성층(114)이 형성된다.Then, the n + amorphous silicon layer and the amorphous silicon layer are simultaneously patterned by a dry etching process using the same photoresist pattern to form the ohmic contact layer 148 and the active layer 114.
그리고, 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 애싱(Ashing) 공정으로 제거된 후 건식 식각공정으로 채널부의 소스/드레인 패턴 및 오믹접촉층(148)이 식각된다. 이에 따라, 도 8b에 도시된 바와 같이 채널부의 활성층(114)이 노출됨과 아울러 소스 전극(110)과 드레인 전극(112)이 전기적으로 분리된다. The photoresist pattern having a relatively low height in the channel portion is removed by an ashing process, and then the source / drain pattern and the ohmic contact layer 148 of the channel portion are etched by a dry etching process. Accordingly, as shown in FIG. 8B, the active layer 114 of the channel portion is exposed and the source electrode 110 and the drain electrode 112 are electrically separated.
이어서, 스트립 공정으로 소스/드레인 패턴부 위에 남아 있는 포토레지스트 패턴이 제거된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy), 구리(Cu), 알루미늄계 금속 등이 이용된다. Subsequently, the photoresist pattern remaining on the source / drain pattern portion is removed by a stripping process. As the source / drain metal, molybdenum (Mo), titanium, tantalum, molybdenum alloy (Mo alloy), copper (Cu), aluminum-based metal and the like are used.
소스/드레인 패턴들이 형성된 하부기판(142) 상에 PECVD 등의 증착방법으로 보호막(150)이 전면 형성된다. 보호막(150)은 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 도 8c에 도시된 바와 같이 제1 컨택홀(116)이 형성된다. 제1 컨택홀(116)은 보호막(150)을 관통하여 드레인 전극(112)이 노출되게 형성된다. The passivation layer 150 is entirely formed on the lower substrate 142 on which the source / drain patterns are formed by a deposition method such as PECVD. The passivation layer 150 is patterned by a photolithography process and an etching process using a mask to form a first contact hole 116 as shown in FIG. 8C. The first contact hole 116 is formed to pass through the passivation layer 150 to expose the drain electrode 112.
보호막(150)의 재료로는 게이트 절연막(94)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다.As the material of the passivation layer 150, an inorganic insulating material such as the gate insulating film 94 or an organic insulating material such as an acryl-based organic compound having a low dielectric constant, BCB, or PFCB is used.
보호막(150) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된다. 이어서 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전극 물질이 패텅님됨으로써 도 8d에 도시된 바와 같이 화소전극(118)을 포함하는 투명전극 패턴들이 형성된다. 화소 전극(118)은 제1 컨택홀(116)을 통해 드레인 전극(112)과 전기적으로 접속된다. 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다. The transparent electrode material is deposited on the passivation layer 150 by a deposition method such as sputtering. Subsequently, the transparent electrode material is etched through a photolithography process and an etching process using a mask, thereby forming transparent electrode patterns including the pixel electrode 118 as illustrated in FIG. 8D. The pixel electrode 118 is electrically connected to the drain electrode 112 through the first contact hole 116. Indium tin oxide (ITO), tin oxide (TO) or indium zinc oxide (IZO) is used as the transparent electrode material.
이와 같이, 본 발명의 제1 실시예에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은 전압이 인가된 후 제거되더라도 잔류분극을 갖는 강유전물질을 포함하는 강유전층이 형성됨으로써 게인트전극(108)과 소스/드레인(110,112)사이에 형성되는 기생캐패시터(Cgd)의 용량을 급격히 상승시킨다. 이로써, 피드 쓰로우 전압(△Vp)이 최소화 됨으로써 플리커 등의 문제가 방지되어 화질이 향상된다. 또한, 잔류분극은 한 프래임 동안 TFT(106)의 채널에 전류가 계속 흐를 수 있도록 하는 역할을 함으로써 화소전압유지를 위한 별도의 스토리지 캐패시터가 필요없게 된다. 이에 따라, 기판 구조 및 제조공정이 단순화 된다. As described above, the thin film transistor array substrate and the method of manufacturing the same according to the first exemplary embodiment of the present invention are formed by forming a ferroelectric layer including a ferroelectric material having residual polarization even if a voltage is applied and then removed. The capacity of the parasitic capacitor Cgd formed between the / drains 110 and 112 is rapidly increased. As a result, the feed-through voltage ΔVp is minimized, thereby preventing problems such as flicker and improving image quality. In addition, the residual polarization serves to keep current flowing in the channel of the TFT 106 for one frame, thereby eliminating the need for a separate storage capacitor for maintaining the pixel voltage. This simplifies the substrate structure and manufacturing process.
도 9는 본 발명의 제2 실시예에 따른 TFT 어레이 기판의 일부분을 나타내는 도면이다. 9 is a view showing a portion of a TFT array substrate according to the second embodiment of the present invention.
도 9에 도시된 TFT 어레이 기판은 도 5 및 도 6에 도시된 TFT 어레이 기판 비교하여 게이트 전극(108)이 형성된 하부기판(142) 상에 게이트 절연막(144)이 전면 형성되고, TFT(106)에 위치함과 동시에 게이트 절연막(144) 상에 강유전층(145)이 패턴된 것을 제외하고는 동일한 구성요소들을 가지게 되므로 도 5 및 도 6과 동일한 구성요소들에 대해서는 동일번호를 부여하고 상세한 설명은 생략하기로 한다. In the TFT array substrate shown in FIG. 9, the gate insulating film 144 is entirely formed on the lower substrate 142 on which the gate electrode 108 is formed, compared to the TFT array substrate shown in FIGS. 5 and 6, and the TFT 106 is formed. At the same time, except that the ferroelectric layer 145 is patterned on the gate insulating layer 144, the same components are provided, and the same components as in FIGS. 5 and 6 are denoted by the same reference numerals. It will be omitted.
강유전층(145)은 TFT(106)의 게이트 절연막(144) 상에 패턴되어 형성된다. 이러한, 강유전층(145)은 게이트 전압(Vg)이 인가되고 제거된 후에도 강유전(ferroelectric)물질에 의해 잔류분극이 남아있게 된다. 이러한, 잔류분극은 TFT(106)의 채널에 전류가 계속 흐를 수 있도록 하는 역할을 하게 된다. 이로써, 종래의 화소 전극에 충전된 화소전압이 다음 화소전압이 충전될 때까지 유지되게 하는 스토리지 캐패시터(Cst)이 필요없게 된다. 여기서, 강유전성 물질은 (PbxZr1-x)TiO3, Sr(BixTa1-x)O3 중 적어도 어느 하나를 포함하며, 100~300 정도의 유전율을 갖는다.The ferroelectric layer 145 is patterned and formed on the gate insulating film 144 of the TFT 106. In the ferroelectric layer 145, residual polarization remains by the ferroelectric material even after the gate voltage Vg is applied and removed. This residual polarization serves to keep current flowing in the channel of the TFT 106. This eliminates the need for the storage capacitor Cst to keep the pixel voltage charged in the conventional pixel electrode until the next pixel voltage is charged. Here, the ferroelectric material includes at least one of (PbxZr1-x) TiO 3 and Sr (BixTa1-x) O 3 , and has a dielectric constant of about 100 to 300.
또한, 잔류분극은 게이트 전극(108)과 소스/드레인 전극(110,112) 사이에 형성되는 기생캐패시터(Cgd)의 용량을 급격이 상승시키는 역할을 하게 된다. In addition, the residual polarization serves to rapidly increase the capacitance of the parasitic capacitor Cgd formed between the gate electrode 108 and the source / drain electrodes 110 and 112.
게이트 절연막(144)은 게이트 전극(108)이 형성된 하부기판(142) 전면에 형성되어 게이트 전극(108)과 소스/드레인 전극(110,112)을 절연하는 역할을 함과 아울러 기생캐패시터(Cgd)의 용량을 소량 상승시키는 역을 한다. 이와 같이, 종래 대비 강유전성 물질이 포함된 강유전층(145)이 게이트 절연막(144) 상에 형성됨으로써 피드 쓰로우 전압(△Vp)이 최소화되어 화질이 향상된다. The gate insulating layer 144 is formed on the entire surface of the lower substrate 142 on which the gate electrode 108 is formed to insulate the gate electrode 108 from the source / drain electrodes 110 and 112, and the capacitance of the parasitic capacitor Cgd. The role of raising a small amount. As described above, since the ferroelectric layer 145 including the ferroelectric material is formed on the gate insulating layer 144, the feed through voltage ΔVp is minimized to improve image quality.
본 발명의 제2 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법은 게이트 전극(108) 상에 게이트 절연막(144)이 전면 형성되고, TFT(106) 영역의 게이트 절연막(144) 상에 강유전층(145)이 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정에 의해 형성되는 것을 제외하고는 제1 실시예에 따른 TFT 어레이 기판의 제조방법과 동일한 방법에 의해 형성된다. In the method of manufacturing the thin film transistor array substrate according to the second embodiment of the present invention, the gate insulating film 144 is entirely formed on the gate electrode 108, and the ferroelectric layer is formed on the gate insulating film 144 in the TFT 106 region. 145 is formed by the same method as the manufacturing method of the TFT array substrate according to the first embodiment except that it is formed by a photolithography process and an etching process using a mask.
게이트 패턴들이 형성된 하부기판(142) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 도 10a에 도시된 바와 같이 게이트 절연막(144)이 형성된다. 여기서, 게이트 절연막(144)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. The gate insulating layer 144 is formed on the lower substrate 142 on which the gate patterns are formed as shown in FIG. 10A through a deposition method such as PECVD or sputtering. Here, an inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx) is used as the material of the gate insulating film 144.
게이트 패턴들이 형성된 하부기판(142) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 강유전성(ferroelectric) 물질이 증착된 후 마스크를 이용한 포토리쏘그래피공정과 식각공정을 이용하여 강유전성 물질이 패터닝됨으로써 도 10b에 도시된 바와 같이 강유전층(145)이 형성된다. 여기서, 강유전성 물질은 (PbxZr1-x)TiO3, Sr(BixTa1-x)O3 중 적어도 어느 하나를 포함하며, 100~300 정도의 유전율을 갖는다.After the ferroelectric material is deposited on the lower substrate 142 on which the gate patterns are formed through PECVD and sputtering, the ferroelectric material is patterned using a photolithography process and an etching process using a mask. As shown, the ferroelectric layer 145 is formed. Here, the ferroelectric material includes at least one of (PbxZr1-x) TiO 3 and Sr (BixTa1-x) O 3 , and has a dielectric constant of about 100 to 300.
이와 같이, 강유전층(145)이 형성된 하부기판(142) 상에 도 8b 내지 도 8d에 도시된 바와 같이, 반도체 패턴, 소스/드레인 패턴, 보호막 및 화소전극이 순차적으로 형성된다. As described above, as shown in FIGS. 8B to 8D, the semiconductor pattern, the source / drain pattern, the passivation layer, and the pixel electrode are sequentially formed on the lower substrate 142 on which the ferroelectric layer 145 is formed.
이와 같이, 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은 전압이 인가된 후 제거되더라도 잔류분극을 갖는 강유전물질을 포함하는 강유전층(145)이 형성됨으로써 기생캐패시터(Cgd)의 용량을 급격이 상승시킨다. 이에 따라, 피드 쓰로우 전압(△Vp)이 최소화 됨으로써 플리커 등의 문제가 방지되어 화질이 향상된다. 또한, 잔류분극은 한 프래임 동안 TFT의 채널에 전류가 계속 흐를 수 있도록 하는 역할을 함으로써 화소전압유지를 위한 별도의 스토리지 캐패시터가 필요없게 된다. 이에 따라, 기판 구조 및 제조공정이 단순화 된다. As described above, the thin film transistor array substrate and the method of manufacturing the same according to the embodiment of the present invention have a capacitance of the parasitic capacitor Cgd by forming the ferroelectric layer 145 including the ferroelectric material having residual polarization even if a voltage is applied and then removed. Suddenly rises. Accordingly, since the feed through voltage ΔVp is minimized, problems such as flicker are prevented and image quality is improved. In addition, the residual polarization serves to keep current flowing in the channel of the TFT for one frame, thereby eliminating the need for a separate storage capacitor for maintaining the pixel voltage. This simplifies the substrate structure and manufacturing process.
한편, 강유전성 물질을 포함하는 강유전층은 유기전계발광소자 등 스위칭소자를 구비하는 어떠한 디스플레이 소자에도 이용될 수 있다. On the other hand, the ferroelectric layer containing a ferroelectric material may be used in any display device including a switching device such as an organic light emitting device.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조 방법은 잔류분극을 갖는 강유전물질을 포함하는 강유전층이 구비됨으로써 기생캐패시터의 용량을 급격이 상승시킨다. 이에 따라, 피드 쓰로우 전압이 최소화 됨으로써 플리커 등의 문제가 방지되어 화질이 향상된다. 또한, 잔류분극은 한 프래임 동안 박막 트랜지스터의 채널에 전류가 계속 흐를 수 있도록 하는 역할을 함으로써 화소전압유지를 위한 별도의 스토리지 캐패시터가 필요없게 된다. 이에 따라, 기판 구조 및 제조공정이 단순화 된다. As described above, the thin film transistor array substrate and the method of manufacturing the same according to the present invention rapidly increase the capacitance of the parasitic capacitor by providing a ferroelectric layer including a ferroelectric material having residual polarization. Accordingly, by minimizing the feed through voltage, problems such as flicker are prevented and image quality is improved. In addition, the residual polarization keeps current flowing in the channel of the thin film transistor for one frame, thereby eliminating the need for a separate storage capacitor for maintaining the pixel voltage. This simplifies the substrate structure and manufacturing process.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.
도 1은 통상적인 박막 트랜지스터 어레이 기판의 일부를 도시한 평면도이다. 1 is a plan view showing a portion of a conventional thin film transistor array substrate.
도 2은 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다. FIG. 2 is a cross-sectional view of the thin film transistor array substrate of FIG. 1 taken along the line II ′. FIG.
도 3a 내지 도 3d는 도 2에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 도시한 단면도이다. 3A to 3D are cross-sectional views sequentially illustrating a method of manufacturing the thin film transistor array substrate illustrated in FIG. 2.
도 4는 도 2에 도시된 액정표시패널에 공급되는 전압을 나타내는 파형도이다. 4 is a waveform diagram illustrating a voltage supplied to the liquid crystal display panel illustrated in FIG. 2.
도 5는 본 발명의 제1 실시예에 따른 박막 트랜지스터 어레이 기판의 일부를 도시한 평면도이다. 5 is a plan view illustrating a portion of a thin film transistor array substrate according to a first exemplary embodiment of the present invention.
도 6은 도 5에 도시된 박막 트랜지스터 어레이 기판을 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다. FIG. 6 is a cross-sectional view of the thin film transistor array substrate of FIG. 5 taken along the line II-II '.
도 7은 강유전층의 분극 특성을 나타내는 히스테레시스 곡선이다. 7 is a hysteresis curve showing polarization characteristics of a ferroelectric layer.
도 8a 내지 도 8b는 도 6에 도시된 박막 트랜지스터 어레이 기판의 제조공정을 단계적으로 나타내는 도면이다. 8A through 8B are diagrams illustrating a step of manufacturing the thin film transistor array substrate illustrated in FIG. 6.
도 9는 본 발의 제2 실시예에 따른 박막 트랜지스터 어레이 기판의 일부를 도시한 단면도이다. 9 is a cross-sectional view of a portion of the thin film transistor array substrate according to the second embodiment of the present invention.
도 10a 및 도 10b는 도 9에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 나타내는 도면이다. 10A and 10B illustrate a method of manufacturing the thin film transistor array substrate illustrated in FIG. 9.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
2, 102 : 게이트 라인 4, 104 : 데이터 라인 2, 102: gate line 4, 104: data line
6, 106 : 박막 트랜지스터 8, 108 : 게이트 전극 6, 106 thin film transistor 8, 108 gate electrode
10, 110 : 소스 전극 12, 112 : 드레인 전극 10, 110: source electrode 12, 112: drain electrode
14, 114 : 활성층 16 : 제1 컨택홀 14, 114: active layer 16: the first contact hole
18, 118 : 화소전극 20 : 스토리지 캐패시터 18, 118: pixel electrode 20: storage capacitor
145 : 강유전층 144 : 게이트 절연막 145: ferroelectric layer 144: gate insulating film
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| KR1020030083943A KR20050050241A (en) | 2003-11-25 | 2003-11-25 | Thin film transistor array substrate and manufacturing method of the same |
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| KR (1) | KR20050050241A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100889020B1 (en) * | 2007-08-14 | 2009-03-19 | 한양대학교 산학협력단 | Thin-film transistors utilizing multiple stacked layers acting as a gate insulator |
-
2003
- 2003-11-25 KR KR1020030083943A patent/KR20050050241A/en not_active Application Discontinuation
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| KR100889020B1 (en) * | 2007-08-14 | 2009-03-19 | 한양대학교 산학협력단 | Thin-film transistors utilizing multiple stacked layers acting as a gate insulator |
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