KR20050035981A - Method of manufacturing semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 트랜지스터가 형성된 실리콘 기판 상에 NO 산화막을 얇게 형성한 후, PAI 이온 주입으로 NO 산화막을 다공성 구조로 만들고, 다공성 구조의 NO 산화막 상에 코발트층 및 캡핑층을 형성하고, 열처리하여 에피택시 구조의 코발트 실리사이드층을 형성하므로, 코발트 실리사이드층과 실리콘 기판과의 인터페이스 거칠기가 매우 적게되어 접합부의 누설전류 특성 열화를 방지할 수 있을 뿐만 아니라, 후속 열 공정에 의한 면 저항 열화를 방지할 수 있다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, wherein a thin NO oxide film is formed on a silicon substrate on which a transistor is formed, and then a PAI ion implantation makes the NO oxide film porous, and a cobalt layer and a cap are formed on the NO oxide film having a porous structure. By forming a ping layer and heat-treating to form a cobalt silicide layer having an epitaxy structure, the interface roughness between the cobalt silicide layer and the silicon substrate is very low, which prevents deterioration of leakage current characteristics of the joint, and also in subsequent thermal processes. Deterioration in surface resistance can be prevented.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 열적으로 안정할 뿐만 아니라 우수한 저항 특성을 갖으면서 실리콘 기판과의 인터페이스(interface) 거칠기(roughness)가 매우 적은 에피택시(epitaxy) 구조의 코발트 실리사이드층을 형성시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and in particular, a cobalt silicide layer having an epitaxy structure that is not only thermally stable but also has excellent resistance characteristics and has very low interface roughness with a silicon substrate. It relates to a method for manufacturing a semiconductor device capable of forming a.
일반적으로, 반도체 소자가 고집적화, 소형화, 고기능화 되어 감에 따라 금속 배선과 접합부와의 사이에 콘택 저항을 낮추고 게이트 전극의 면 저항을 낮추기 위한 방안이 연구되어지고 있다. 현재, 저항을 낮추기 위한 하나의 방안으로 코발트(Co)나 타이타늄(Ti)과 같은 금속을 이용한 샐리사이드(salicide) 공정으로 접합부와 게이트 전극의 표면에 금속 실리사이드층(metal silicide layer)을 형성하고 있다.In general, as semiconductor devices become highly integrated, miniaturized, and highly functional, a method for reducing contact resistance between the metal wiring and the junction and lowering the surface resistance of the gate electrode has been studied. Currently, a metal silicide layer is formed on the surface of the junction and the gate electrode by a salicide process using a metal such as cobalt (Co) or titanium (Ti) as a way to lower the resistance. .
도 1a 내지 도 1c는 코발트 샐리사이드 공정이 적용되는 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.1A to 1C are cross-sectional views of devices for describing a method of manufacturing a conventional semiconductor device to which a cobalt salicide process is applied.
도 1a를 참조하면, 실리콘 기판(11)에 소자 분리막(12)을 형성하여 액티브 영역을 정의(define)하고, 액티브 영역의 실리콘 기판(11)에 통상의 공정으로 트랜지스터를 형성한다. 트랜지스터는 게이트 전극(14) 및 소오스/드레인 접합부(16)로 구성되는데, 실리콘 기판(11)과 게이트 전극(14) 사이에는 게이트 산화막(13)이 형성되고, 게이트 전극(14)의 측벽에는 절연막 스페이서(15)가 형성된다. 이전 공정 진행 동안 발생된 손상(damage) 및 오염원을 제거하기 위하여 세정 공정을 실시한 후, 트랜지스터를 포함한 전체 구조 상에 코발트층(17)을 형성한다. 코발트층(17) 상에 TiN으로 캡핑층(18)을 형성한다.Referring to FIG. 1A, an isolation layer 12 is formed on a silicon substrate 11 to define an active region, and a transistor is formed on a silicon substrate 11 in an active region in a conventional process. The transistor consists of a gate electrode 14 and a source / drain junction 16. A gate oxide film 13 is formed between the silicon substrate 11 and the gate electrode 14, and an insulating film is formed on the sidewall of the gate electrode 14. Spacer 15 is formed. After a cleaning process is performed to remove damage and contaminants generated during the previous process, the cobalt layer 17 is formed on the entire structure including the transistor. The capping layer 18 is formed of TiN on the cobalt layer 17.
도 1b를 참조하면, 캡핑층(18)이 형성된 결과물을 제 1 급속 열처리(first RTP)하면, 열처리 과정에서 초기에는 코발트층(17)의 Co가 주 이동자가 되어 Co2Si상이 형성되고, Co2Si상이 형성된 후 실리콘 기판(11) 및 게이트 전극(14)의 Si이 주 이동자가 되어 상전이를 하게되어 CoSi상을 갖는 제 1 코발트 실리사이드층(19)이 소오스/드레인 접합부(16) 및 게이트 전극(14) 각각의 표면에 형성된다.Referring to FIG. 1B, when the resultant in which the capping layer 18 is formed is first rapid heat treated (first RTP), in the heat treatment process, Co of the cobalt layer 17 is initially moved to form a Co 2 Si phase. After the 2 Si phase is formed, the Si of the silicon substrate 11 and the gate electrode 14 become the main movers to undergo phase transition, so that the first cobalt silicide layer 19 having the CoSi phase is the source / drain junction 16 and the gate electrode. (14) is formed on each surface.
도 1c를 참조하면, 제 1 급속 열처리 후에 반응하지 않은 코발트층(17)과 캡핑층(18)을 제거한 후, 제 2 급속 열처리하면, 열처리 과정에서 CoSi상의 제 1 코발트 실리사이드층(19)의 Co가 주 이동자가 되어 CoSi상이 상전이 되어 CoSi2상을 갖는 제 2 코발트 실리사이드층(190)으로 된다. 게이트 전극(14) 및 소오스/드레인 접합부(16)의 표면에 제 2 코발트 실리사이드층(190)이 형성된 이후의 공정은 통상의 공정에 따라 진행된다.Referring to FIG. 1C, after removing the cobalt layer 17 and the capping layer 18 which did not react after the first rapid heat treatment, and then performing the second rapid heat treatment, the Co of the first cobalt silicide layer 19 of the CoSi phase during the heat treatment may be The main mover becomes a CoSi phase and becomes a second cobalt silicide layer 190 having a CoSi 2 phase. The process after the second cobalt silicide layer 190 is formed on the surfaces of the gate electrode 14 and the source / drain junction 16 is performed according to a conventional process.
상기한 종래 방법에서, 제 1 급속 열처리 동안에는 Si가 주 이동자가 되어 CoSi상이 형성되며, 이때까지는 도 1b에 도시된 바와 같이 실리콘 기판(11)과의 인터페이스(10) 거칠기가 적어 소오스/드레인 접합부(16)의 깊이도 접합부 누설전류 특성에 영향을 주지 않을 정도로 유지된다. 그러나 제 2 급속 열처리 동안에는 Co가 주 이동자가 되어 Si과 직접 반응에 참여하여 CoSi2상으로 되지만, 다결정으로 성장되기 때문에 실리콘 기판(11)과의 인터페이스(100) 거칠기가 매우 크게 되면서 소오스/드레인 접합부(16)의 깊이도 줄어들게 되어 접합부 누설전류 특성 열화를 초래하게 되고, 후속 열 공정에 의한 면 저항 열화를 초래하게 된다.In the above-described conventional method, during the first rapid heat treatment, Si becomes a main mover to form a CoSi phase, and until this time, as shown in FIG. The depth of 16) is also maintained so as not to affect the junction leakage current characteristics. However, during the second rapid heat treatment, Co becomes a main mover and participates in a direct reaction with Si to form a CoSi 2 phase, but because it is grown as a polycrystal, the roughness of the interface 100 with the silicon substrate 11 becomes very large and the source / drain junction is The depth of (16) is also reduced, resulting in deterioration of the junction leakage current characteristics, and deterioration of the sheet resistance by the subsequent thermal process.
따라서, 본 발명은 실리콘 기판과의 인터페이스 거칠기가 매우 적은 에피택시 구조의 코발트 실리사이드층을 형성하므로, 접합부의 누설전류 특성 열화를 방지할 수 있을 뿐만 아니라, 후속 열 공정에 의한 면 저항 열화를 방지할 수 있는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다. Therefore, the present invention forms a cobalt silicide layer having an epitaxy structure with a very low interface roughness with the silicon substrate, and thus not only prevents leakage current characteristics from deteriorating the junction portion, but also prevents surface resistance deterioration due to subsequent thermal processes. It is an object of the present invention to provide a method for manufacturing a semiconductor device.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 게이트 전극 및 소오스/드레인 접합부로 이루어진 트랜지스터가 형성된 실리콘 기판이 제공되는 단계; 트랜지스터를 포함한 전체 구조 상에 NO 산화막을 형성하는 단계; NO 산화막에 PAI 이온 주입을 실시하여 다공성 구조의 NO 산화막을 형성하는 단계; 다공성 구조의 NO 산화막 상에 코발트층 및 캡핑층을 형성하는 단계; 캡핑층이 형성된 결과물을 제 1 급속 열처리하여 소오스/드레인 접합부 및 게이트 전극 각각의 표면에 에피택시 구조의 코발트 실리사이드층을 형성하는 단계; 및 제 1 급속 열처리 후에 반응하지 않은 코발트층과 다공성 구조의 NO 산화막 및 캡핑층을 제거한 후, 제 2 급속 열처리를 실시하는 단계를 포함한다. According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method including: providing a silicon substrate having a transistor including a gate electrode and a source / drain junction; Forming a NO oxide film on the entire structure including the transistor; Implanting PAI ions into the NO oxide film to form a NO oxide film having a porous structure; Forming a cobalt layer and a capping layer on the NO oxide film having a porous structure; Performing a first rapid heat treatment on the resultant capping layer to form a cobalt silicide layer having an epitaxy structure on a surface of each of the source / drain junction and the gate electrode; And removing the cobalt layer that has not reacted after the first rapid heat treatment, the NO oxide film and the capping layer having a porous structure, and then performing a second rapid heat treatment.
상기에서, NO 산화막은 10 내지 50 Å의 두께로 형성하며, 그 형성 방법은 600 내지 1000 ℃의 온도범위에서 NO 어닐하거나, 건식 및 습식 산화공정 후 NO 어닐하며, NO 어닐시 미량의 O2를 흘러준다. PAI 이온 주입은 Ge, N2 및 Ar 이온 중 어느 하나의 이온을 사용한다.In the above, the NO oxide film is formed to a thickness of 10 to 50 kPa, the forming method is NO anneal in the temperature range of 600 to 1000 ℃, NO anneal after the dry and wet oxidation process, a small amount of O 2 when NO anneal Flows. PAI ion implantation uses ions of any one of Ge, N 2 and Ar ions.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, only this embodiment to make the disclosure of the present invention complete, and to those skilled in the art the scope of the invention It is provided for complete information.
도 2a 내지 도 2e는 코발트 샐리사이드 공정이 적용되는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.2A to 2E are cross-sectional views of devices for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention, to which a cobalt salicide process is applied.
도 2a를 참조하면, 실리콘 기판(21)에 소자 분리막(22)을 형성하여 액티브 영역을 정의(define)하고, 액티브 영역의 실리콘 기판(21)에 통상의 공정으로 트랜지스터를 형성한다. 트랜지스터는 게이트 전극(24) 및 소오스/드레인 접합부(26)로 구성되는데, 실리콘 기판(21)과 게이트 전극(24) 사이에는 게이트 산화막(23)이 형성되고, 게이트 전극(24)의 측벽에는 절연막 스페이서(25)가 형성된다. 트랜지스터를 포함한 전체 구조 상에 NO 산화막(30)을 형성한다. NO 산화막(30)은 10 내지 50 Å의 두께로 형성한다. NO 산화막(30)의 형성 방법은 600 내지 1000 ℃의 온도범위에서 NO 어닐(anneal)하거나, 건식 및 습식 산화공정 후 NO 어닐하며, NO 어닐시 미량의 O2를 흘러준다. NO 산화막(30)을 형성하므로 인하여 이전 공정에서 발생되는 실리콘 기판(21)의 표면 거칠기와 같은 손상(damage) 및 오염원이 제거되는데, 이에 따라 후속 코발트 샐리사이드 공정 동안에 Co와 Si의 반응이 균일하게 일어나게 된다.Referring to FIG. 2A, an isolation layer 22 is formed on a silicon substrate 21 to define an active region, and a transistor is formed on a silicon substrate 21 in an active region in a conventional process. The transistor consists of a gate electrode 24 and a source / drain junction 26. A gate oxide film 23 is formed between the silicon substrate 21 and the gate electrode 24, and an insulating film is formed on the sidewall of the gate electrode 24. Spacers 25 are formed. The NO oxide film 30 is formed on the entire structure including the transistor. The NO oxide film 30 is formed to a thickness of 10 to 50 GPa. The method for forming the NO oxide film 30 is anneal NO in a temperature range of 600 to 1000 ° C, or anneal NO after dry and wet oxidation processes, and a small amount of O 2 flows in the NO anneal. The formation of the NO oxide film 30 eliminates damage and contaminants such as surface roughness of the silicon substrate 21 generated in the previous process, so that the reaction of Co and Si is uniform during the subsequent cobalt salicide process. Get up.
도 2b를 참조하면, NO 산화막(30)에 PAI 이온 주입(preamorphization ion implant)을 실시하여 다공성(porous) 구조의 NO 산화막(300)을 형성한다. PAI 이온 주입은 Ge, N2, Ar 등의 이온을 사용하며, NO 산화막(30)이 다공성 구조로 되면서 하지층인 실리콘 기판(21)에 손상(damage)을 주지 않을 정도의 이온 주입 조건을 설정하여 실시한다. 이러한 이온 주입 조건은 NO 산화막(30)의 두께 주입 에너지 등 여러 변수를 고려하여 적절하게 설정할 수 있다.Referring to FIG. 2B, a NO oxide film 300 having a porous structure is formed by performing PAI ion implantation on the NO oxide film 30. PAI ion implantation uses ions such as Ge, N 2 and Ar, and sets the ion implantation conditions such that the NO oxide film 30 becomes porous and does not damage the silicon substrate 21 which is the underlying layer. Do it. These ion implantation conditions can be appropriately set in consideration of various variables such as the thickness implantation energy of the NO oxide film 30.
도 2c를 참조하면, 다공성 구조의 NO 산화막(300) 상에 코발트층(27) 및 TiN으로 캡핑층(28)을 형성한다.Referring to FIG. 2C, a capping layer 28 is formed of a cobalt layer 27 and TiN on the NO oxide layer 300 having a porous structure.
도 2d를 참조하면, 캡핑층(28)이 형성된 결과물을 제 1 급속 열처리(first RTP)하면, 코발트층(27)의 Co가 다공성 구조의 NO 산화막(300)을 통과하게 되며, 통과되는 Co는 다공성 구조의 NO 산화막(300)에 의해 제한된 숫자로 실리콘 기판(21) 및 게이트 전극(24)의 Si과 천천히 반응하면서 Si 격자를 따라서 에피택시 구조로 성장하게 되며, 그 결과 에피택시 구조의 제 1 코발트 실리사이드층(29)이 소오스/드레인 접합부(26) 및 게이트 전극(24) 각각의 표면에 형성된다. 제 1 급속 열처리는 N2나 Ar과 같은 불활성 가스 분위기에서 400 내지 600 ℃의 온도로 10 내지 60초간 실시한다.Referring to FIG. 2D, when the resultant in which the capping layer 28 is formed is first rapid heat-treated (first RTP), Co of the cobalt layer 27 passes through the NO oxide layer 300 having a porous structure, and Co passes through A number limited by the NO oxide film 300 of the porous structure is slowly reacted with Si of the silicon substrate 21 and the gate electrode 24 to grow into an epitaxy structure along the Si lattice, and as a result, the first of the epitaxy structure A cobalt silicide layer 29 is formed on the surface of each of the source / drain junction 26 and the gate electrode 24. The first rapid heat treatment is performed for 10 to 60 seconds at a temperature of 400 to 600 ° C. in an inert gas atmosphere such as N 2 or Ar.
도 2e를 참조하면, 제 1 급속 열처리 후에 반응하지 않은 코발트층(27)과 다공성 구조의 NO 산화막(300) 및 캡핑층(28)을 제거한 후, 제 2 급속 열처리를 실시하여 코발트층(27), 다공성 구조의 NO 산화막(300) 및 캡핑층(28)의 제거 공정 시의 손상(damage)을 보상하면서 보다 막질이 안정된 에피택시 구조의 제 2 코발트 실리사이드층(290)이 형성된다. 게이트 전극(24) 및 소오스/드레인 접합부(26)의 표면에 제 2 코발트 실리사이드층(290)이 형성된 이후의 공정은 통상의 공정에 따라 진행된다. 제 2 급속 열처리는 N2나 Ar과 같은 불활성 가스 분위기에서 600 내지 1000 ℃의 온도로 10 내지 60초간 실시한다.Referring to FIG. 2E, after removing the cobalt layer 27 which did not react after the first rapid heat treatment, the NO oxide film 300 having the porous structure, and the capping layer 28, the second rapid heat treatment was performed to perform the cobalt layer 27. The second cobalt silicide layer 290 having a more stable epitaxial structure is formed while compensating for damage during the removal process of the NO oxide film 300 and the capping layer 28 having a porous structure. The process after the second cobalt silicide layer 290 is formed on the surfaces of the gate electrode 24 and the source / drain junction 26 is performed according to a conventional process. The second rapid heat treatment is performed for 10 to 60 seconds at a temperature of 600 to 1000 ° C. in an inert gas atmosphere such as N 2 or Ar.
상기에서, 본 발명의 코발트 실리사이드층(290)은 에피택시 구조로 형성되므로 실리콘 기판(21)과의 인터페이스(200) 거칠기가 매우 작게 된다. In the above, since the cobalt silicide layer 290 of the present invention has an epitaxy structure, the roughness of the interface 200 with the silicon substrate 21 is very small.
상술한 바와 같이, 본 발명은 코발트층을 형성하기 전에 NO 산화막 형성으로 표면 손상 및 오염원이 제거되므로 기존에 코발트층 형성 전에 실시하던 세정 공정을 생략할 수 있고, NO 산화막을 PAI 이온 주입으로 다공성 구조로 만든 후에 코발트 샐리사이드 공정을 진행하므로 Co가 Si과의 반응을 천천히 하게되어 에피택시 구조의 코발트 실리사이드층이 형성되므로 실리콘 기판과의 인터페이스 거칠기가 매우 작고 소오스/드레인 접합부의 깊이도 줄어들지 않아 접합부 누설전류 특성 열화 및 후속 열 공정에 의한 면 저항 열화를 억제할 수 있다.As described above, in the present invention, since the surface damage and the source of contamination are removed by forming the NO oxide layer before forming the cobalt layer, the cleaning process that has been performed before the formation of the cobalt layer can be omitted, and the porous structure of the NO oxide layer by PAI ion implantation. Since the cobalt salicide process is performed after the process, Co reacts slowly with Si to form a cobalt silicide layer having an epitaxy structure. Therefore, the interface roughness with the silicon substrate is very small and the depth of the source / drain junction is not reduced. It is possible to suppress the deterioration of the sheet resistance due to the current characteristic deterioration and the subsequent thermal process.
도 1a 내지 도 1c는 코발트 샐리사이드 공정이 적용되는 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도; 및1A to 1C are cross-sectional views of a device for explaining a method of manufacturing a conventional semiconductor device to which a cobalt salicide process is applied; And
도 2a 내지 도 2e는 코발트 샐리사이드 공정이 적용되는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다. 2A to 2E are cross-sectional views of devices for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention, to which a cobalt salicide process is applied.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11, 21: 실리콘 기판 12, 22: 소자 분리막11, 21: silicon substrate 12, 22: device isolation film
13, 23: 게이트 산화막 14, 24: 게이트 전극13, 23: gate oxide film 14, 24: gate electrode
15, 25: 절연막 스페이서 16, 26: 소오스/드레인 접합부15, 25: insulating film spacer 16, 26: source / drain junction
17, 27: 코발트층 18, 28: 캡핑층17, 27: cobalt layer 18, 28: capping layer
19, 29: 제 1 코발트 실리사이드층 190, 290: 제 2 코발트 실리사이드층19, 29: first cobalt silicide layer 190, 290: second cobalt silicide layer
30: NO 산화막 300: 다공성 구조의 NO 산화막30: NO oxide film 300: NO oxide film of porous structure
100, 200: 인터페이스 100, 200: interface
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| KR1020030071276A KR20050035981A (en) | 2003-10-14 | 2003-10-14 | Method of manufacturing semiconductor device |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2394293A2 (en) * | 2009-02-06 | 2011-12-14 | Applied Materials, Inc. | Ion implanted substrate having capping layer and method |
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2003
- 2003-10-14 KR KR1020030071276A patent/KR20050035981A/en not_active Application Discontinuation
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| JP2012517698A (en) * | 2009-02-06 | 2012-08-02 | アプライド マテリアルズ インコーポレイテッド | Ion implanted substrate with capping layer and method |
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