KR20050031733A - Variable resistor of phase changeable memory device and method of forming the same - Google Patents
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Abstract
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 더 구체적으로는 상변환 기억소자의 가변저항체 및 그 형성방법에 과한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a variable resistor of a phase change memory device and a method of forming the same.
상기 상변환 기억 소자의 기억셀은 하나의 억세스 트랜지스터 및 하나의 가변저항체(variable resistor)로 구성된다. 상기 가변저항체는 하부전극, 상부전극 및 그들 사이에 개재된 상변환 물질막(phase changeable material layer)로 구성된다. 상기 상변환 기억 셀의 등가회로는 디램셀의 등가회로도와 유사하다. 그러나, 상기 상변환 물질막의 성질은 상기 디램 셀에 채택되는 유전체막의 성질과 전혀 다르다. 즉, 상기 상변환 물질막은 온도에 따라 2개의 안정된 상태(two stable states)를 갖는다.The memory cell of the phase change memory element is composed of one access transistor and one variable resistor. The variable resistor is composed of a lower electrode, an upper electrode, and a phase changeable material layer interposed therebetween. The equivalent circuit of the phase change memory cell is similar to the equivalent circuit diagram of the DRAM cell. However, the properties of the phase change material film are completely different from those of the dielectric film employed in the DRAM cell. That is, the phase change material film has two stable states according to temperature.
상기 상변환 물질막을 용융온도(melting temperature)보다 높은 온도에서 제1 기간(first duration)동안 가열한 후에 냉각시키면, 상기 상변환 물질막은 비정질 상태(amorphous state)로 변환한다. 이에 반하여, 상기 상변환 물질막을 상기 용융온도보다 낮고 결정화온도(crystallization temperature)보다 높은 온도에서 상기 제1 기간보다 긴 제2 기간(second duration)동안 가열한 후에 냉각시키면, 상기 상변환 물질막은 결정상태(crystalline state)로 변한다. 여기서, 비정질 상태를 갖는 상변환 물질막의 비저항은 결정질 상태를 갖는 상변환 물질막의 비저항보다 높다. 따라서, 읽기 모드에서 상기 상변환 물질막을 통하여 흐르는 전류를 감지(detection)함으로써, 상기 상변환 기억 셀에 저장된 정보가 논리 "1"인지 또는 논리"0"인지를 판별(discriminate)할 수 있다. 상기 상변환 물질막으로는 게르마늄(Ge), 텔루리움(tellurium;Te) 및 스티비움(stibium;Sb)을 함유하는 화합물막(compound material layer; 이하 'GTS막'이라 함)이 널리 사용된다.When the phase change material film is heated at a temperature higher than the melting temperature for a first duration and then cooled, the phase change material film is converted into an amorphous state. In contrast, if the phase change material film is heated after cooling for a second duration longer than the first period at a temperature lower than the melting temperature and higher than a crystallization temperature, the phase change material film is in a crystalline state. (crystalline state). Here, the specific resistance of the phase change material film having an amorphous state is higher than that of the phase change material film having a crystalline state. Accordingly, by detecting the current flowing through the phase change material film in the read mode, it is possible to discriminate whether the information stored in the phase change memory cell is logic "1" or logic "0". As the phase change material film, a compound material layer (hereinafter, referred to as a 'GTS film') containing germanium (Ge), tellurium (Te), and stibium (Sb) is widely used.
상변환 소자의 효율을 향상시키기 위하여 전극과 상변환물질 사이의 접촉면적(contact area)를 줄이기 위한 방법이 미국특허번호 6,117,720호 "축소된 접촉면적을 갖는 집적회로의 전극 형성방법"(U.S.Patent No. 6,117,720 " METHOD OF MAKING AN INTEGRATED CIRCUIT ELECTRODE HAVING A REDUCED CONTACT AREA")에 개시되어 있다. A method for reducing the contact area between an electrode and a phase change material in order to improve the efficiency of a phase change device is described in US Pat. No. 6,117,720, "Method for Forming Electrodes in Integrated Circuits with Reduced Contact Areas" (US Pattent No. 6,117,720, "METHOD OF MAKING AN INTEGRATED CIRCUIT ELECTRODE HAVING A REDUCED CONTACT AREA".
도1 내지 도 3은 종래의 상변환 기억소자의 가변저항체를 형성하는 방법을 설명하기 위한 공정단면도들이다.1 to 3 are process cross-sectional views for explaining a method of forming a variable resistor of a conventional phase change memory device.
도 1을 참조하면, 기판(10) 상에 층간 절연막(14)을 형성한다. 상기 층간 절연막(14) 내에 배선층(12)이 형성된다. 상기 층간 절연막(14)는 상기 배선층(12)의 일부분을 노출시키는 하부 콘택홀(16)을 갖는다.Referring to FIG. 1, an interlayer insulating layer 14 is formed on a substrate 10. A wiring layer 12 is formed in the interlayer insulating film 14. The interlayer insulating layer 14 has a lower contact hole 16 exposing a portion of the wiring layer 12.
도 2를 참조하면, 상기 층간절연막(14) 상에 상기 하부 콘택홀(16)의 내벽을 콘포말하게 덮는 스페이서막을 형성하고, 상기 스페이서막을 이방성식각법을 이용하여 식각하여 상기 배선층(12)의 내벽에 스페이서 패턴(18)을 형성한다. 이 때, 상기 하부 콘택홀(16) 내의 상기 배선층(12) 상부를 덮고 있는 스페이서막의 일부분을 제거하여 상기 배선층(12)이 노출되도록 한다. 상기 스페이서 패턴(18)이 형성된 하부 콘택홀(16) 내에 도전막을 채워 하부 전극(20)을 형성한다.Referring to FIG. 2, a spacer film that conformally covers an inner wall of the lower contact hole 16 is formed on the interlayer insulating film 14, and the spacer film is etched by using an anisotropic etching method to form the wiring layer 12. The spacer pattern 18 is formed on the inner wall. In this case, a portion of the spacer layer covering the upper portion of the wiring layer 12 in the lower contact hole 16 is removed to expose the wiring layer 12. The lower electrode 20 is formed by filling a conductive layer in the lower contact hole 16 in which the spacer pattern 18 is formed.
도 3을 참조하면, 상기 하부 전극(20)이 형성된 층간절연막(14) 상에 상변환 물질막 및 도전막을 형성하고, 상기 도전막 및 상기 상변환 물질막을 순차적으로 패터닝하여 상기 하부 전극(20) 상에 적층된 상변환 물질패턴(22) 및 상부 전극(24)을 형성한다.Referring to FIG. 3, a phase change material film and a conductive film are formed on the interlayer insulating film 14 on which the lower electrode 20 is formed, and the conductive film and the phase change material film are sequentially patterned to form the lower electrode 20. The phase change material pattern 22 and the upper electrode 24 stacked on the top are formed.
상술한 것과 같이 종래의 상변환 기억소자의 가변저항체는 스페이서 패턴을 사용하여 하부전극의 상부면적을 줄임으로써 정보의 기입, 소거에 필요한 요구전류를 줄일 수 있다. 그러나, 하부 콘택홀의 크기 축소 및 스페이서 형성에 한계로 인하여 요구전류 감소에 제한을 받을 수 밖에 없다. 따라서, 높은 전류량을 유지하기 위한 억세스 트랜지스터가 필요하여 셀의 면적이 높다.As described above, in the variable resistor of the conventional phase change memory device, the required current required for writing and erasing information can be reduced by reducing the upper area of the lower electrode by using a spacer pattern. However, due to limitations in the size reduction of the lower contact hole and the formation of spacers, it is inevitable to limit the required current. Therefore, an access transistor is required to maintain a high amount of current, so that the cell area is high.
본 발명이 이루고자 하는 기술적 과제는 종래의 상변환 기억 소자의 단점을 극복하기 위하여 낮은 요구전류에서 정보의 기입 및 소거가 가능한 상변환 기억 소자의 가변저항체 및 그 형성방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a variable resistor and a method of forming the phase change memory device capable of writing and erasing information at a low required current in order to overcome the disadvantages of the conventional phase change memory device.
본 발명이 이루고자 하는 다른 기술적 과제는 상변환 기억소자의 셀면적을 줄일 수 있는 가변저항체 및 그 형성방법을 제공하는데 있다.Another object of the present invention is to provide a variable resistor and a method of forming the same which can reduce the cell area of a phase conversion memory device.
상기 기술적 과제들을 달성하기 위하여 본 발명은 상변환 물질패턴과 하부전극 사이의 전기적 접촉면적이 작은 상변환 기억소자의 가변저항체를 제공한다. 이 저항체는 하부전극과 상기 하부 전극 상에 형성되고 도전성 핀홀을 갖는 절연막을 포함한다. 상기 절연막 상에 상변환 물질막이 형성되고, 상기 상변환 물질막 상에 상부전극이 형성된다.In order to achieve the above technical problem, the present invention provides a variable resistor of a phase change memory device having a small electrical contact area between a phase change material pattern and a lower electrode. The resistor includes a lower electrode and an insulating film formed on the lower electrode and having conductive pinholes. A phase change material film is formed on the insulating film, and an upper electrode is formed on the phase change material film.
상기 절연막은 도전성 핀홀을 형성할 수 있는 금속 산화막인 것이 바람직하다. 도전성 핀홀은 자기 기억소자의 자기터널링정션에 발생하는 결함으로써 본 발명의 특징을 이루기 위해서 자기 기억소자의 결함을 유용하게 이용할 수 있다. 상기 도전성 핀홀은 상기 상변환 물질막과 상기 하부 전극을 전기적으로 연결하여 상변환 소자의 동작에서 가변기억소자의 전극의 기능을 수행할 수 있다.It is preferable that the said insulating film is a metal oxide film which can form a conductive pinhole. The conductive pinhole is a defect occurring in the magnetic tunneling junction of the magnetic memory element, so that the defect of the magnetic memory element can be usefully used to achieve the characteristics of the present invention. The conductive pinhole may electrically connect the phase change material layer and the lower electrode to perform a function of an electrode of a variable memory device in an operation of a phase change device.
상기 기술적 과제들을 달성하기 위하여 본 발명은 상변환 물질패턴과 하부전극 사이의 전기적 접촉면적이 작은 상변환 기억소자의 가변저항체 형성방법을 제공한다. 이 방법은 기판 상에 하부전극을 형성하고, 상기 하부전극 상에 금속막을 형성하는 것을 포함한다. 상기 금속막을 산화시켜 도전성 핀홀을 갖는 절연막으로 변환한다. 상기 절연막 상에 상변환물질막을 형성하고, 상기 상변환물질막 상에 도전막을 형성한다. 상기 도전막, 상기 상변환물질막 및 상기 절연막을 패터닝하여 순차적으로 적층된 절연막 패턴, 상변환 물질패턴 및 상부전극을 형성한다.In order to achieve the above technical problem, the present invention provides a method of forming a variable resistor of a phase change memory device having a small electrical contact area between a phase change material pattern and a lower electrode. The method includes forming a lower electrode on the substrate and forming a metal film on the lower electrode. The metal film is oxidized and converted into an insulating film having conductive pinholes. A phase change material film is formed on the insulating film, and a conductive film is formed on the phase change material film. The conductive layer, the phase change material layer, and the insulating layer are patterned to form an insulating layer pattern, a phase change material pattern, and an upper electrode which are sequentially stacked.
상기 도전성 핀홀은 상기 금속막을 불완전 산화시킴으로써 상기 금속산화막 내에 금속을 잔류시켜 형성할 수 있다. 금속막의 산화는 열산화 또는 플라즈마 산화등 공지된 기술을 다양하게 적용할 수 있고, 산화에 필요한 조건들, 예컨대 온도, 압력, 시간, 산화제의 농도 또는 플라즈마 파워 등이 적정수준 이하로 제공된 환경에서 금속막을 산화 시킴으로써 도전성 핀홀을 형성할 수 있다.The conductive pinholes may be formed by remaining metal in the metal oxide film by incompletely oxidizing the metal film. Oxidation of the metal film can be applied to a variety of known techniques, such as thermal oxidation or plasma oxidation, and the metal in an environment provided with the conditions necessary for the oxidation, such as temperature, pressure, time, concentration of the oxidant or plasma power or the like below an appropriate level By oxidizing the film, conductive pinholes can be formed.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the present invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. In addition, where a layer is said to be "on" another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween. Portions denoted by like reference numerals denote like elements throughout the specification.
도 4는 본 발명의 바람직한 실시예에 따른 상변환 기억소자의 가변저항체를 나타낸 단면도이다. 4 is a cross-sectional view illustrating a variable resistor of a phase change memory device according to an exemplary embodiment of the present invention.
도 4를 참조하면, 반도체 기판(54) 상에 층간절연막(54)가 형성된다. 상기 층간 절연막(54) 내에는 배선층(52)이 형성되어 있다. 도시하지는 않았지만, 상기 기판(50)에 억세스 트랜지스터가 형성되어 있고, 상기 억세스 트랜지스터의 드레인에 비트라인이 연결되고, 상기 억세스 트랜지스터의 소오스에 상기 배선층(52)이 연결된다. 상기 층간 절연막(54)은 상기 배선층(52) 상에 하부 콘태 홀(56)을 갖는다. 상기 하부 콘태 홀(56) 내에 하부 전극(60)이 채워져 있다. 상기 하부 전극(60) 상에 도전성 핀홀(63)을 갖는 절연막 패턴(61b)이 형성된다. 상기 하부 전극(60) 상에 다수의 도전성 핀홀(63)이 형성되어 있고, 상기 도전성 핀홀(63)은 상기 하부 전극(60)과 전기적으로 연결되어 있다. 하부 전극(60) 상에 위치하는 핀홀들(63)의 개수는 상기 하부 전극(60)의 면적이 넓을 수록 셀 어레이 내에서 그 산포를 줄일 수 있다. 상기 절연막 패턴(61b) 상에 상변환 물질 패턴(64a)과 상부 전극(66a)이 적층된다. 상기 하부 전극(60)에 흐르는 전류는 상기 핀홀들(63)을 통해 상기 상변환 물질 패턴(64a)으로 전달된다. 상기 상변환 물질 패턴(64a)과 상기 핀홀들의 접촉면적이 매우 작기 때문에 적은 양의 전류에서도 상변환이 이루어져 정보기입 및 소거에 필요한 요구전류를 줄일 수 있다.Referring to FIG. 4, an interlayer insulating film 54 is formed on a semiconductor substrate 54. A wiring layer 52 is formed in the interlayer insulating film 54. Although not shown, an access transistor is formed on the substrate 50, a bit line is connected to a drain of the access transistor, and the wiring layer 52 is connected to a source of the access transistor. The interlayer insulating layer 54 has a lower contact hole 56 on the wiring layer 52. The lower electrode 60 is filled in the lower context hole 56. The insulating layer pattern 61b having the conductive pinhole 63 is formed on the lower electrode 60. A plurality of conductive pinholes 63 are formed on the lower electrode 60, and the conductive pinholes 63 are electrically connected to the lower electrode 60. The larger the area of the lower electrode 60 is, the smaller the number of pinholes 63 positioned on the lower electrode 60 can reduce the dispersion in the cell array. The phase change material pattern 64a and the upper electrode 66a are stacked on the insulating layer pattern 61b. The current flowing through the lower electrode 60 is transferred to the phase change material pattern 64a through the pinholes 63. Since the contact area between the phase change material pattern 64a and the pinholes is very small, phase change may be performed even at a small amount of current, thereby reducing a required current required for writing and erasing information.
상기 상변환 물질 패턴(64a) 및 상기 상부 전극(66a)이 형성되어 있는 상기 층간 절연막(54) 상에 상부 콘택홀(69)을 갖는 상부 층간 절연막(68)이 형성된다. 상기 상부 콘택홀(69)은 상기 상부 전극(66a)을 노출시키고, 상기 상부 층간 절연막(68) 상에 플래이트 전극(70)이 형성된다. 상기 플래이트 전극(70)은 상기 상부 콘택 홀()을 통하여 상기 상부 전극(66a)에 접속된다. An upper interlayer insulating layer 68 having an upper contact hole 69 is formed on the interlayer insulating layer 54 on which the phase change material pattern 64a and the upper electrode 66a are formed. The upper contact hole 69 exposes the upper electrode 66a and a plate electrode 70 is formed on the upper interlayer insulating layer 68. The plate electrode 70 is connected to the upper electrode 66a through the upper contact hole.
도 5 내지 도 10은 본 발명의 바람직한 실시예에 따른 상변환 기억소자의 제조방법을 설명하기 위한 공정단면도들이다.5 through 10 are cross-sectional views illustrating a method of manufacturing a phase change memory device according to an exemplary embodiment of the present invention.
도 5를 참조하면, 반도체 기판(50) 상에 배선층(52)이 형성된 층간 절연막(54)을 형성한다. 도시하지는 않았지만, 통상의 CMOS 트랜지스터 제조기술을 적용하여 상기 반도체 기판(50)에 억세스 트랜지스터를 형성하고, 상기 억세스 트랜지스터가 형성된 기판(50)을 덮는 층간 절연막(54) 및 상기 층간 절연막(54) 내에 상기 억세스 트랜지스터의 소오스 영역에 접속된 배선층(52)을 형성할 수 있다. 상기 층간 절연막(54)을 선택적으로 식각하여 상기 배선층(52)의 일부분이 노출된 하부 콘택 홀(56)을 형성한다.Referring to FIG. 5, an interlayer insulating film 54 having a wiring layer 52 formed on the semiconductor substrate 50 is formed. Although not shown, an access transistor is formed in the semiconductor substrate 50 by applying a conventional CMOS transistor manufacturing technique, and in the interlayer insulating film 54 and the interlayer insulating film 54 covering the substrate 50 on which the access transistor is formed. The wiring layer 52 connected to the source region of the access transistor can be formed. The interlayer insulating layer 54 is selectively etched to form a lower contact hole 56 in which a portion of the wiring layer 52 is exposed.
도 6을 참조하면, 상기 하부 콘택 홀(56)을 갖는 층간 절연막(54)의 전면에 상기 하부 콘택 홀(56)을 채우는 하부 도전막을 형성한다. 상기 층간 절연막(54)이 노출되도록 상기 하부 도전막을 평탄화하여 상기 하부 콘택 홀(56)에 채워진 하부 전극(60)을 형성한다. 상기 하부 전극(60)이 형성된 상기 하부 층간 절연막(54)의 전면에 금속막(61)을 형성한다. 예컨대, 상기 금속막은 알루미늄, 하프늄, 알루미늄-하프늄 합금 또는 알루미늄-지르코늄 합금 등 절연성 산화막을 형성할 수 있는 물질에서 선택할 수 있다.Referring to FIG. 6, a lower conductive layer filling the lower contact hole 56 is formed on an entire surface of the interlayer insulating layer 54 having the lower contact hole 56. The lower conductive layer is planarized to expose the interlayer insulating layer 54 to form a lower electrode 60 filled in the lower contact hole 56. The metal layer 61 is formed on the entire surface of the lower interlayer insulating layer 54 on which the lower electrode 60 is formed. For example, the metal film may be selected from materials capable of forming an insulating oxide film, such as aluminum, hafnium, aluminum-hafnium alloy, or aluminum-zirconium alloy.
도 7을 참조하면, 상기 금속막(61)이 형성된 기판에 산화공정을 적용하여 상기 금속막(61)을 금속산화막(61a)으로 변환한다. 상기 금속막(61)을 불완전 산화시켜 상기 금속산화막(61a)에 핀홀(63)을 형성한다. 상기 핀홀(63)은 금속산화막 내에 산화되지 않은 금속이다. 따라서, 상기 핀홀(63)은 상기 하부 전극(60)과 전기적으로 연결된다. 상기 금속산화막(61a)은 열산화 공정 또는 플라즈마 산화공정 등 통상의 산화공정을 적용하여 형성할 수 있고, 열산화 공정의 온도, 시간 및 산화제 중 적어도 하나가 필요한 수준 이하로 제공된 조건에서 실시하거나, 플라즈마 산화공정의 온도, 압력, 시간, 플라즈마 파워 및 산화제 등의 산화조건이 필요수준 이하로 제공된 조건에서 실시함으로써 핀홀을 형성할 수 있다.Referring to FIG. 7, an oxidation process is applied to a substrate on which the metal film 61 is formed to convert the metal film 61 into a metal oxide film 61a. Incomplete oxidation of the metal layer 61 forms a pinhole 63 in the metal oxide layer 61a. The pinhole 63 is a metal that is not oxidized in the metal oxide film. Thus, the pinhole 63 is electrically connected to the lower electrode 60. The metal oxide layer 61a may be formed by applying a conventional oxidation process such as a thermal oxidation process or a plasma oxidation process, and may be performed under conditions in which at least one of a temperature, a time, and an oxidizing agent of the thermal oxidation process is provided at a required level or less. The pinholes can be formed by performing the conditions under which the oxidation conditions such as the temperature, pressure, time, plasma power, and oxidant of the plasma oxidation process are required or less than necessary levels.
도 8을 참조하면, 상기 핀홀(63)을 갖는 금속산화막(61a) 상에 상변환 물질막(64a) 및 상부 도전막(66a)을 형성한다. 상기 상변환 물질막(64a)은 예컨대, 게르마늄(Ge), 텔루리움(tellurium;Te) 및 스티비움(stibium;Sb)을 함유하는 화합물막(compound material layer; 이하 'GTS막'이라 함)으로 형성할 수 있다. 이외에도 통상의 상변환 물질을 사용할 수도 있다.Referring to FIG. 8, a phase change material layer 64a and an upper conductive layer 66a are formed on the metal oxide layer 61a having the pinhole 63. The phase change material layer 64a may be, for example, a compound material layer (hereinafter, referred to as a 'GTS film') containing germanium (Ge), tellurium (Te), and stibium (Sb). Can be formed. In addition, conventional phase change materials may be used.
도 9를 참조하면, 상기 상부 도전막(66a), 상기 상변환 물질막(64a) 및 상기 금속산화막(61a)을 순차적으로 패터닝하여 상기 하부 전극(60) 상에 적층된 금속 절연막 패턴(61b), 상변환 물질 패턴(64a) 및 상부 전극(66a)을 형성한다.Referring to FIG. 9, the upper conductive layer 66a, the phase change material layer 64a, and the metal oxide layer 61a are sequentially patterned to stack the metal insulating layer pattern 61b on the lower electrode 60. The phase change material pattern 64a and the upper electrode 66a are formed.
도 10을 참조하면, 본 발명에 따르면 상변환 소자의 가변저항체는 하부 전극(60)과 상변환 물질 패턴(64a) 사이에 절연막이 개재되고, 상기 절연막에 존재하는 핀홀들(63)에 의해 상기 하부 전극(60)과 상기 상변환 물질이 연결된다. 따라서, 상변환 물질과 핀홀의 접촉면적이 좁기 때문에 적은양의 전류가 공급되더라도 상기 핀홀(63)과 접촉면 부근의 상변환 물질의 상태를 용이하게 변환시킬 수 있다.Referring to FIG. 10, according to the present invention, an insulating film is interposed between the lower electrode 60 and the phase change material pattern 64a of the variable resistor of the phase change device, and the pin resistors 63 are present in the insulating film. The lower electrode 60 and the phase change material are connected. Therefore, since the contact area between the phase change material and the pinhole is narrow, it is possible to easily change the state of the phase change material near the pinhole 63 and the contact surface even when a small amount of current is supplied.
상술한 것과 같이 본 발명에 따르면, 하부전극과 상변환 물질 사이에 절연막이 개재되고, 상기 절연막에 존재하는 핀홀들을 통해 상기 하부 전극과 상기 상변환 물질이 연결된다. 따라서, 상기 핀 홀이 가변저항체의 하부 전극의 역할을 하여 적은양의 공급전류에도 상변환 물질의 상태를 효과적으로 변환할 수 있다. 따라서, 상변환 소자의 정보를 저장 및 삭제하는데 요구되는 전류량을 줄일 수 있고, 아울러 상변환 소자의 정보 저장 및 삭제에 필요한 전류를 구동하는 억세스 트랜지스터의 크기를 줄일 수 있다. 그 결과 상변환 소자의 셀 어레이의 면적을 축소하여 고집적, 저전력소모가 가능한 상변환 기억 소자를 제공할 수 있다. As described above, according to the present invention, an insulating film is interposed between the lower electrode and the phase change material, and the lower electrode and the phase change material are connected to each other through pin holes present in the insulating film. Therefore, the pin hole acts as a lower electrode of the variable resistor to effectively change the state of the phase change material even with a small amount of supply current. Therefore, the amount of current required to store and delete information of the phase change element can be reduced, and the size of an access transistor for driving the current required to store and delete information of the phase change element can be reduced. As a result, the area of the cell array of the phase conversion element can be reduced to provide a phase conversion memory device capable of high integration and low power consumption.
도 1 내지 도 3은 종래의 상변환 기억소자의 가변저항체 형성방법을 설명하기 위한 공정단면도들이다.1 to 3 are cross-sectional views illustrating a method of forming a variable resistor of a conventional phase change memory device.
도 4는 본 발명의 바람직한 실시예에 따른 상변환 기억소자의 가변저항체를 나타낸 단면도이다.4 is a cross-sectional view illustrating a variable resistor of a phase change memory device according to an exemplary embodiment of the present invention.
도 5 내지 도10은 본 발명의 바람직한 실시예에 따른 상변환 기억소자의 가변저항체의 형성방법을 설명하기 위한 공정단면도들이다.5 through 10 are process cross-sectional views illustrating a method of forming a variable resistor of a phase change memory device according to an exemplary embodiment of the present invention.
Claims (5)
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|---|---|---|---|
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| KR100718156B1 (en) * | 2006-02-27 | 2007-05-14 | 삼성전자주식회사 | Phase change random access memory and method of manufacturing the same |
| KR100905420B1 (en) * | 2007-08-06 | 2009-07-02 | 재단법인서울대학교산학협력재단 | Resistance switching element, method for manufacturing, recording and reading the same |
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2003
- 2003-09-30 KR KR1020030067984A patent/KR20050031733A/en not_active Application Discontinuation
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| KR101035155B1 (en) * | 2008-11-07 | 2011-05-17 | 주식회사 하이닉스반도체 | Phase Change RAM device and method of manufacturing the same |
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