KR20050001537A - 플래쉬 메모리 소자의 금속배선 형성방법 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 소자의 금속배선 형성방법에 관한 것으로, 콘택 퍼스트 듀얼 다마신 방식에 의해 콘택홀 및 다수의 배선용 트렌치를 형성한 후, 콘택홀 및 다수의 트렌치의 측벽에 식각 방지/보상 절연막 스페이서를 형성하므로, 금속 배선간을 절연시키는 트렌치용 산화막은 듀얼 다마신 공정 동안 발생한 식각 손실이 보상되고 이후의 공정시에 발생될 식각 손실이 방지되어 인접된 금속배선간의 누화현상을 방지할 수 있다.

Description

플래쉬 메모리 소자의 금속배선 형성방법{Method of forming metal wiring in flash memory device}
본 발명은 플래쉬 메모리 소자의 금속배선 형성방법에 관한 것으로, 특히 콘택 퍼스트 듀얼 다마신(contact first dual damascene) 방식을 적용하여 금속배선을 형성할 때 금속배선간을 절연시키는 트렌치용 산화막이 식각 손실에 의한 누화(cross talk) 현상을 방지할 수 있는 플래쉬 메모리 소자의 금속배선 형성방법에 관한 것이다.
최근 115 nm급 낸드 플래쉬(NAND flash)의 비트라인과 같은 금속배선 형성시 콘택홀을 먼저 형성한 후에 트렌치를 형성하는 콘택 퍼스트 듀얼 다마신 방식을 적용하고 있다.
종래 플래쉬 메모리 소자의 금속배선 형성방법은 콘택 퍼스트 듀얼 다마신 방식에 의해 콘택홀 및 다수의 배선용 트렌치를 형성한 후, 콘택홀 및 다수의 트렌치에 금속배선용 도전성 물질을 증착하고, 화학적 기계적 연마 공정으로 금속배선을 형성한다. 그런데, 금속배선 공정을 완료할 때까지 수차례의 포토레지스트 패턴 제거 공정, 수차례의 세정 공정 등을 거치게 되고, 이러한 공정 동안에 금속배선간을 절연시키는 트렌치용 산화막은 식각 손실(etch loss)을 당하게 되어 금속배선 사이의 폭이 좁아지게 되며, 이로 인하여 누화(cross talk) 현상이 발생하게 된다. 이러한 누화 현상은 소자의 신뢰성을 저하시킬 뿐만 아니라 소자의 고집적화 실현도 어렵게 한다.
따라서, 본 발명은 금속 배선간을 절연시키는 트렌치용 산화막의 폭을 안정적으로 확보하여 인접된 금속배선간에 발생되는 누화현상을 방지하므로, 금속배선의 전기적 특성을 향상시키고, 소자의 고집적화를 실현시킬 수 있는 플래쉬 메모리 소자의 금속배선 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 1e는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 금속배선 형성방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11: 반도체 기판 12: 질화막
13: 층간 절연막 14: 트렌치 식각정지막
15: 트렌치용 산화막 16: 제 1 유기 버텀-반사방지막
17: 콘택홀 18: 제 2 유기 버텀-반사방지막
19: 트렌치 20: 콘택홀용 포토레지스트 패턴
21: 트렌치용 포토레지스트 패턴 30: 금속배선
100: 식각 방지/보상 절연막 스페이서
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 플래쉬 메모리 소자의 금속배선 형성방법은 듀얼 다마신 방식으로 반도체 기판 상의 다층 구조의 절연막에 콘택홀 및 다수의 트렌치들을 형성하는 단계; 상기 콘택홀 및 상기 다수의 트렌치들의 측벽에 식각 방지/보상 절연막 스페이서를 형성하는 단계; 및 플러그 이온 주입 공정 및 금속배선 전 세정 공정을 실시한 후, 상기 콘택홀 및 상기 다수의 트렌치들을 도전성 물질로 채워 금속배선들을 형성하는 단계를 포함한다.
상기에서, 상기 식각 방지/보상 절연막 스페이서는 스텝 커버리지 특성이 우수한 절연물질로 질화물 또는 산화물을 10 ~ 200 Å의 두께로 증착한 후, 스페이서 식각 공정을 실시하여 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 1e는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 금속배선 형성방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 단위 소자들이 형성된 반도체 기판(11) 상에 질화막(12), 층간 절연막(13), 트렌치 식각정지막(14) 및 트렌치용 산화막(15)을 순차적으로 형성한다. 트렌치용 산화막(15) 상에 제 1 유기 버텀-반사방지막(16)을 도포하고, 그 상부에 콘택홀용 포토레지스트 패턴(20)을 형성한다. 콘택홀용 포토레지스트 패턴(20)을 이용한 식각 공정으로 제 1 유기 버텀-반사방지막(16), 트렌치용 산화막(15), 트렌치 식각정지막(14), 층간 절연막(13) 및 질화막(12)을 순차적으로 식각하여 반도체 기판(11)이 저면을 이루는 콘택홀(17)을 형성한다.
도 1b를 참조하면, 콘택홀용 포토레지스트 패턴(20) 및 제 1 유기 버텀-반사방지막(16)을 제거하고, 제 1 세정 공정을 진행한다. 콘택홀(17)이 형성된 전체 구조상에 제 2 유기 버텀-반사방지막(18)을 도포한다. 제 2 유기 버텀-반사방지막(18)은 콘택홀(17) 내부에도 일정 두께로 채워지며, 트렌치용 산화막(15) 상에도 형성된다. 제 2 유기 버텀-반사방지막(18) 상에 트렌치용 포토레지스트 패턴(21)을 형성한다. 트렌치용 포토레지스트 패턴(21)을 이용한 식각 공정으로 제 2 유기 버텀-반사방지막(18) 및 트렌치용 산화막(15)을 식각하고, 계속해서 노출되는 트렌치 식각정지막(14)을 과도식각 공정으로 제거하여 다수의트렌치들(19)을 형성한다. 다수의 트렌치들(19) 사이의 패터닝된 트렌치용 산화막(15)의 제 1 폭(W1)은 디자인 룰에 따라 형성된 트렌치용 포토레지스트 패턴(21)의 폭에 의존되며, 이 폭(W1)은 적어도 소자 동작시 금속 배선과 이에 이웃된 금속 배선 사이의 누화(cross talk) 현상을 방지할 수 있는 폭이다.
도 1c를 참조하면, 트렌치용 포토레지스트 패턴(21) 및 제 2 유기 버텀-반사방지막(18)을 제거하고, 제 2 세정공정을 진행한다. 이로 인하여, 반도체 기판(11)의 일부가 노출된 콘택홀(17)과 다수의 트렌치(19)가 완성된다. 그런데, 트렌치용 포토레지스트 패턴(21) 및 제 2 유기 버텀-반사방지막(18)을 제거 공정과, 제 2 세정 공정을 거치면서 다수의 트렌치들(19) 사이의 패터닝된 트렌치용 산화막(15)은 식각 손실(etch loss)이 발생되어 제 1 폭(W1)보다 작은 제 2 폭(W2)으로 된다. 패터닝된 트렌치용 산화막(15)의 폭이 좁아진다는 것은 금속 배선간의 누화 현상을 일으킬 가능성이 높아짐을 의미한다.
도 1d를 참조하면, 전 공정의 식각 손실을 보상하면서 후 공정에서 발생될 식각 손실을 방지하기 위하여, 콘택홀(17) 및 다수의 트렌치들(19)을 포함한 전체 구조상에 스텝 커버리지(step coverage) 특성이 우수한 절연물질, 예를 들어 질화물 또는 산화물을 10 ~ 200 Å의 두께로 증착한 후, 스페이서 식각 공정을 실시하여 콘택홀(17) 및 다수의 트렌치(19)의 측벽에 식각 방지/보상 절연막 스페이서(100)를 형성하고, 제 3 세정 공정을 실시한다. 이후 플러그 이온 주입용 포토레지스트 패턴(도시 않음)을 형성하고, 플러그 이온 주입 공정으로 콘택홀(17)의 저면을 이루는 반도체 기판(11)에 플러그 이온을 주입하고, 플러그 이온 주입용포토레지스트 패턴(도시 않음)을 제거하고, 제 4 세정 공정을 실시하고, 금속배선 전 세정(pre-metal cleaning) 공정을 실시한다. 이와 같은 공정들을 진행하는 동안에 제 2 폭(W2)을 갖는 패터닝된 트렌치용 산화막(15)은 식각 손실로 부터 방지되고, 식각 방지/보상 절연막 스페이서(100)는 어느 정도 식각 손실을 입겠지만, 패터닝된 트렌치용 산화막(15)과 식각 방지/보상 절연막 스페이서(100)에 의한 제 3 폭(W3)은 최초 트렌치용 포토레지스트 패턴(21)에 의해 형성된 트렌치용 산화막(15)의 제 1 폭(W1)과 거의 유사하게 된다.
도 1e를 참조하면, 콘택홀(17) 및 다수의 트렌치들(19)을 포함한 전체 구조상에 배선용 도전성 물질을 증착한 후, 화학적 기계적 연마 공정을 통해 금속배선들(30)을 형성한다.
상술한 바와 같이, 본 발명은 콘택홀 및 트렌치의 측벽에 식각 방지/보상 절연막 스페이서를 형성하므로, 듀얼 다마신 공정시에 발생한 식각 손실을 보상하고 이후의 공정시에 발생될 식각 손실을 방지할 수 있어 인접된 금속배선간의 누화현상이 방지되어 금속배선의 전기적 특성을 향상시킬 수 있다.

Claims (3)

  1. 듀얼 다마신 방식으로 반도체 기판 상의 다층 구조의 절연막에 콘택홀 및 다수의 트렌치들을 형성하는 단계;
    상기 콘택홀 및 상기 다수의 트렌치들의 측벽에 식각 방지/보상 절연막 스페이서를 형성하는 단계; 및
    플러그 이온 주입 공정 및 금속배선 전 세정 공정을 실시한 후, 상기 콘택홀 및 상기 다수의 트렌치들을 도전성 물질로 채워 금속배선들을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 금속배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 식각 방지/보상 절연막 스페이서는 스텝 커버리지 특성이 우수한 절연물질로 형성하는 플래쉬 메모리 소자의 금속배선 형성 방법.
  3. 제 1 항에 있어서,
    상기 식각 방지/보상 절연막 스페이서는 질화물 또는 산화물을 10 ~ 200 Å의 두께로 증착한 후, 스페이서 식각 공정을 실시하여 형성하는 플래쉬 메모리 소자의 금속배선 형성 방법.
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