KR20050001523A - Layered metal architecture of substrate for stud bump - Google Patents
Layered metal architecture of substrate for stud bump Download PDFInfo
- Publication number
- KR20050001523A KR20050001523A KR1020030041708A KR20030041708A KR20050001523A KR 20050001523 A KR20050001523 A KR 20050001523A KR 1020030041708 A KR1020030041708 A KR 1020030041708A KR 20030041708 A KR20030041708 A KR 20030041708A KR 20050001523 A KR20050001523 A KR 20050001523A
- Authority
- KR
- South Korea
- Prior art keywords
- substrate
- metal
- alloy
- plating
- metal layer
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
- H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
- H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
Abstract
Description
본 발명은 반도체 패키징 기술에 관한 것으로, 더욱 상세하게는 열압착 및 초음파 공법을 이용한 접합에 사용되는 기판(Substrate)의 금속 적층 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor packaging technology, and more particularly, to a metal laminated structure of a substrate used for bonding using thermocompression bonding and ultrasonic methods.
일반적으로, 반도체 패키지는 전기적으로 외부와 연결할 수 있는 핀과 칩(다이)을 장착시킬 수 있는 구조물인 리드 프레임, 리드 프레임과 본딩패드를 연결하는 선, 칩을 장착하는 패들, 및 봉합물질들로 이루어진다. 그리고 반도체 패키지는 사용되는 밀봉재료에 따라 수지 밀봉 패키지, TCP(Tape Carrier Package) 패키지, 글래스 밀봉 패키지, 금속 밀봉 패키지 등으로 구분되고, 실장방법에 따라 삽입형과 표면실장형(SMT: Surface Mount Technology)으로 구분된다. 삽입형 패키지로는 DIP(Dual In-line Package), PGA(Pin Grid Array) 등이 있고, 표면실장형으로는 QFP(Quad Flat Package), PLCC(Plastic Leaded Chip Carrier), CLCC(Ceramic Leaded Chip Carrier), BGA(Ball Grid Array) 등이 있다.In general, a semiconductor package includes a lead frame, a structure for mounting a pin and a chip (die) to be electrically connected to the outside, a line connecting the lead frame and the bonding pad, a paddle for mounting the chip, and an encapsulant. Is done. The semiconductor package is classified into a resin sealing package, a tape carrier package (TCP), a glass sealing package, a metal sealing package, etc. according to the sealing material used, and an insert type and a surface mount type (SMT) according to the mounting method. Separated by. Insertable packages include DIP (Dual In-line Package) and PGA (Pin Grid Array), and surface mount types include QFP (Quad Flat Package), PLCC (Plastic Leaded Chip Carrier) and CLCC (Ceramic Leaded Chip Carrier). And Ball Grid Array (BGA).
한편, 칩(Die)을 기판(Substrate)에 장착하거나 물리적인 연결방식을 "본딩(bonding)"이라 하는데, 본딩은 다이 본딩(Die Bonding), 와이어 본딩(Wire Bonding), TAB, 플립칩 본딩(Flip Chip Bonding) 등이 있다. 여기서, 플립칩 본딩은 칩의 접속 패드에 돌기(Dump)를 만들어 PCB 기판에 직접 접속하는 방식으로 일명 C-4라고도 하며, 선접속 과정이 없고 가장 경박 단소할 뿐만 아니라 집적도나성능면에서 탁월하여 극소형화되는 전자제품에 널리 각광받고 있는 기술이다.On the other hand, the chip (Die) is mounted on the substrate (Substrate) or the physical connection method is called "bonding (bonding)", the bonding is die bonding (Die Bonding), wire bonding (Wire Bonding), TAB, flip chip bonding ( Flip Chip Bonding). Here, flip chip bonding is called C-4 by making a bump on the chip's connection pad and directly connecting it to the PCB board, and there is no wire connection process, it is the lightest and simplest, and is excellent in terms of integration and performance. It is a technology that is widely gained in miniaturized electronic products.
도 1은 일반적인 플립칩 본딩을 설명하기 위해 도시한 도면이다.1 is a diagram illustrating a general flip chip bonding.
도 1을 참조하면, 플립칩 본딩은 웨이퍼(10)로부터 절단된 칩(11)의 본딩 패드(12)에 스터드 펌프(stud bump: 13)를 형성한 후 칩(11)을 뒤집어(Flip) 기판(20)상의 리드패드(21)에 직접 접속하는 구조이다. 이때 칩(11)을 세라믹 패키지(도 2의 22)에 플립칩 본딩하는 패키지 타입 플립칩 본딩과, 메인보드(25)상에 직접 플립칩 본딩하는 온보드 타입 플립칩 본딩으로 구분된다.Referring to FIG. 1, in flip chip bonding, a stud pump 13 is formed on a bonding pad 12 of a chip 11 cut from a wafer 10, and then the chip 11 is flipped over to form a substrate. The structure directly connects to the lead pad 21 on (20). In this case, the chip 11 is divided into a package type flip chip bonding for flip chip bonding to a ceramic package (22 of FIG. 2) and an onboard type flip chip bonding for flip chip bonding directly onto the main board 25.
도 2a는 패키지 타입 플립칩 본딩의 예이고, 도 2b는 온보드 타입 플립칩 본딩의 예이다. 도 2a를 참조하면, 패키지 타입에서 칩(11)은 세라믹 패키지(22)에 플립칩 본딩되어 있고, 이 패키지가 메인보드(25)에 실장되어 있다. 세라믹 패키지(22)는 패키지 뚜껑(23)에 의해 밀봉되어 있으며, 온보드 타입은 칩(11)이 메인보드(25)상에 직접 플립칩 본딩된 후 수지(26) 등에 의해 범프(13) 연결부분이 몰딩되어 있다. 이때, 범프(Bump)의 형태는 도 3 및 도 4에 도시된 바와 같이 2가지 타입이 있다. 도 3은 웨이퍼(11)의 알루미늄 패드(12) 위에 길게 돌기가 형성된 스터드 범프(13)를 도시한 것이고, 도 4는 돌기가 낮은 형태의 스터드 범프(13)를 알루미늄 패드(12) 위에 형성한 것이다.2A is an example of package type flip chip bonding, and FIG. 2B is an example of onboard type flip chip bonding. Referring to FIG. 2A, in the package type, the chip 11 is flip chip bonded to the ceramic package 22, and the package is mounted on the main board 25. The ceramic package 22 is sealed by the package lid 23, and the onboard type is connected to the bump 13 by the resin 26 after the chip 11 is flip-chip bonded directly onto the main board 25. This is molded. At this time, there are two types of bumps as shown in FIGS. 3 and 4. 3 illustrates a stud bump 13 having a long protrusion formed on the aluminum pad 12 of the wafer 11, and FIG. 4 illustrates a stud bump 13 having a low protrusion shape formed on the aluminum pad 12. will be.
도 5는 스터드 펌프에 사용되는 종래 기판의 금속 적층 구조를 도시한 도면이다.5 is a view showing a metal laminated structure of a conventional substrate used in the stud pump.
일반적으로, 칩과 기판을 장착하거나 물리적인 연결방식을 본딩이라 하는데, 기판의 기본물질의 종류에 따라 본딩의 강도 또는 생산수율에 크게 영향을 주고 있다.In general, bonding of a chip and a substrate or a physical connection method is referred to as bonding, which greatly affects the strength or yield of bonding depending on the type of base material of the substrate.
종래의 금속 적층구조는 도 5에 도시된 바와 같이, 기판의 기본물질(51), 구리(52: Cu), 니켈(53: Ni), 은(54: Au)으로 된 계층구조를 이루고 있다. 즉, 기판에 패턴을 형성한 후 접착성을 향상시키기 위해 표면처리를 하는데, 표면처리는 통상 니켈(Ni)이나 은(Au) 등을 도금하는 것이다.As shown in FIG. 5, the conventional metal stack structure has a hierarchical structure made of a base material 51 of a substrate, copper 52 (Cu), nickel (53: Ni), and silver (54: Au). That is, after forming a pattern on a substrate, surface treatment is performed to improve adhesiveness. The surface treatment is usually plating of nickel (Ni), silver (Au), or the like.
기판의 기본 물질(51)로는 FPCB, FR4, FR5, 세라믹, 글래스 등이 사용되고, 기판의 기본 물질에 동박(52)을 입힌 후 패턴을 형성하고, 접합성을 향상시키기 위한 표면처리 과정으로서 니켈(Ni)(53)과 은(Au:54)을 전기도금으로 형성하였다.As the base material 51 of the substrate, FPCB, FR4, FR5, ceramic, glass, and the like are used. The copper foil 52 is coated on the base material of the substrate to form a pattern, and nickel (Ni) is used as a surface treatment process to improve bonding. ) 53 and silver (Au: 54) were formed by electroplating.
그런데 이러한 종래의 적층구조에서는 기판의 기본물질의 종류에 따라 본딩의 강도 또는 생산수율에 크게 영향을 주어 불량이 발생되는 문제점이 있다.However, in the conventional laminated structure, there is a problem in that defects occur due to a great influence on the strength or the production yield of the bonding depending on the type of base material of the substrate.
본 발명은 상기와 같은 문제점을 해결하기 위하여 제안된 것으로, 기판에 하드 메탈에 의한 버퍼층을 부가하여 기본물질의 종류에 관계없이 본딩강도를 유지하고 생산수율을 향상시킬 수 있는 스터드 범프용 기판의 금속 적층구조를 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems, by adding a buffer layer of the hard metal to the substrate to maintain the bonding strength and improve the production yield irrespective of the type of the base metal metal of the stud bump substrate The purpose is to provide a laminated structure.
도 1은 일반적인 플립칩 본딩을 설명하기 위해 도시한 도면,1 is a view illustrating a general flip chip bonding;
도 2a는 일반적인 패키지 타입 플립칩 본딩의 예,2A illustrates an example of a general package type flip chip bonding;
도 2b는 일반적인 온보드 타입 플립칩 본딩의 예,2B is an example of a typical onboard type flip chip bonding,
도 3,4는 일반적인 스터드 범프 형성의 예,3 and 4 show examples of typical stud bump formation,
도 5는 스터드 펌프에 사용되는 종래 기판의 금속 적층 구조를 도시한 도면,5 is a view showing a metal laminated structure of a conventional substrate used in the stud pump,
도 6은 본 발명에 따른 스터드 범프용 기판의 금속 적층구조의 제1 실시예,Figure 6 is a first embodiment of a metal laminate structure of a substrate for stud bumps according to the present invention,
도 7은 본 발명에 따른 스터드 범프용 기판의 금속 적층구조의 제2 실시예.Figure 7 is a second embodiment of a metal laminate structure of a substrate for stud bumps according to the present invention.
도 8은 본 발명에 따른 스터드 범프용 기판의 금속 적층구조의 제3 실시예,8 is a third embodiment of a metal laminate structure of a substrate for stud bumps according to the present invention;
도 9는 본 발명에 따른 스터드 범프용 기판의 금속 적층구조의 제4 실시예.9 is a fourth embodiment of a metal stack structure of a substrate for stud bumps according to the present invention.
도 10은 본 발명에 따른 스터드 범프용 기판의 금속 적층구조의 제5 실시예.10 is a fifth embodiment of a metal laminate structure of a substrate for stud bumps according to the present invention.
*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
60: 기판 61: 니켈 금속층60: substrate 61: nickel metal layer
62,71: 하드 메탈층 63,72: 소프트 메탈층62,71: hard metal layer 63,72: soft metal layer
상기와 같은 목적을 달성하기 위하여 본 발명은, 기본물질 위에 동박패턴이 형성된 기판; 상기 기판 위에 경도가 높은 금속을 도금하여 형성된 경금속층; 상기경금속층 위에 전도성이 높은 금속을 도금하여 형성된 도전 금속층으로 이루어져 상기 기본물질의 종류에 관계없이 본딩강도를 유지하고 생산수율을 향상시킬 수 있는 것을 특징으로 한다.In order to achieve the above object, the present invention, a copper foil pattern formed on the base material; A light metal layer formed by plating a metal having high hardness on the substrate; It is made of a conductive metal layer formed by plating a highly conductive metal on the light metal layer, characterized in that it can maintain the bonding strength and improve the production yield regardless of the type of the base material.
여기서 상기 금속 적층구조는 상기 기판과 상기 경금속층 사이에 니켈 혹은 니켈합금에 의한 금속층을 더 구비할 수 있다.The metal laminate structure may further include a metal layer made of nickel or a nickel alloy between the substrate and the light metal layer.
그리고 상기 도전금속층은 은(Au)이나 금(Ag), 은/금(Au/Ag), 금/은(Ag/Au), 알루미늄(Al) 혹은 은(Au)합금, 금(Ag)합금, 알루미늄(Al)합금 등을 0.1㎛ 이상의 두께로 도금하여 형성된 것이고, 상기 경금속층은 니켈 혹은 니켈합금을 3㎛ 이상의 두께로 도금 형성되거나 Pd합금, Pd-Ni, Ni-Pd등의 합금으로 0.1㎛ 이상 두께로 도금 형성되거나 은(Au)합금을 0.1㎛ 이상의 두께로 도금 형성되거나 금(Ag)이나 금(Ag)합금 0.1㎛ 이상의 두께로 도금하여 형성된 것이다. 상기 기판의 기본물질은 FPCB, FR4, FR5, 세라믹, 글래스 등 모든 종류의 기판물질을 포함한다.The conductive metal layer may be silver (Au), gold (Ag), silver / gold (Au / Ag), gold / silver (Ag / Au), aluminum (Al) or silver (Au) alloy, gold (Ag) alloy, It is formed by plating an aluminum (Al) alloy with a thickness of 0.1 μm or more, and the light metal layer is formed by plating a nickel or nickel alloy with a thickness of 3 μm or more, or 0.1 μm with an alloy of Pd alloy, Pd-Ni, Ni-Pd, or the like. It is formed by plating at a thickness above or plating a silver (Au) alloy with a thickness of 0.1 μm or more or by plating with a thickness of 0.1 μm or more of gold (Ag) or a gold (Ag) alloy. The base material of the substrate includes all kinds of substrate materials such as FPCB, FR4, FR5, ceramic, and glass.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 자세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
먼저, 본 발명은 기판의 도금시 금속의 적층구조를 개선시킴으로써 하부 기판 물질에 따라 범프 또는 금속 와이어의 접합 강도에 크게 영향을 주는 것을 최소화하여 수율과 본딩에 대한 신뢰성을 향상시킨 것이다. 즉, 기판에 전해도금을 이용하여 금속의 적층구조를 만들 때, 표면에는 순도가 높은 은(Au)을 도금하여 접합이 잘 되게 하며, 그 이하 적층에는 매우 단단한 금속층(Hard metal)을 추가하여하부 기판의 물질에 따른 접합에 대한 영향을 차단한다. 본 발명의 실시예에서는 기판(PCB) 표면처리과정에서 2개의 적층을 갖는 구조와, 3개의 적층구조를 갖는 경우로 구분하여 각각 설명한다.First, the present invention improves yield and bonding reliability by minimizing a large influence on the bonding strength of bumps or metal wires according to the lower substrate material by improving the metal lamination structure during plating of the substrate. In other words, when a metal lamination structure is formed by using electroplating on a substrate, high purity silver (Au) is plated on the surface to make the bonding well, and a very hard metal layer is added to the lower lamination. Blocks the effect of bonding on the material of the substrate. In the embodiment of the present invention, a description will be given of a structure having two stacks and a case having three stacks in the PCB surface treatment process.
제 1 실시예First embodiment
도 6은 본 발명에 따른 스터드 범프용 기판의 금속 적층구조의 제1 실시예이다.6 is a first embodiment of a metal laminate structure of a substrate for stud bumps according to the present invention.
도 6을 참조하면, 본 발명에 적용되는 기판(60)은 기판의 기본물질(절연체)에 동박패턴이 형성된 것이다. 이때 기본물질로는 FPCB, FR4, FR5, 세라믹, 글래스 등이 사용된다.Referring to FIG. 6, in the substrate 60, the copper foil pattern is formed on the base material (insulator) of the substrate. At this time, FPCB, FR4, FR5, ceramic, glass, etc. are used as basic materials.
이와 같은 기판(60) 위에 본 발명에 따라 기판(60)에 경금속의 제2 금속층(62)과 전도성이 양호한 제1 금속층(61)이 도금방식으로 형성되어 있다. 제2 금속층(62)은 기판(60)의 기본물질의 종류에 의한 영향을 차단하기 위한 버퍼층으로서, 니켈(Ni)이나 니켈(Ni) 합금을 3㎛ 이상 두께로 도금하여 형성된다. 제1 금속층(61)은 본딩에서 스터드 범프 등과 직접 접속이 이루어지는 부분으로서, 전도성이 양호한 순수한 은(Au)이나 금(Ag), 알루미늄(Al) 혹은 은(Au)합금, 금(Ag)합금, 알루미늄(Al)합금 등을 0.1㎛ 이상의 두께로 도금하여 형성된다.According to the present invention, the second metal layer 62 of light metal and the first metal layer 61 having good conductivity are formed on the substrate 60 by the plating method. The second metal layer 62 is a buffer layer for blocking the influence of the base material of the substrate 60, and is formed by plating nickel (Ni) or nickel (Ni) alloy to a thickness of 3 μm or more. The first metal layer 61 is a portion in which bonding directly connects to stud bumps and the like, and has good conductivity such as pure silver (Au), gold (Ag), aluminum (Al) or silver (Au) alloy, gold (Ag) alloy, It is formed by plating an aluminum (Al) alloy or the like with a thickness of 0.1 µm or more.
이와 같이 기판의 종류에 따른 영향을 차단하기 위한 본딩이 직접 이루어지는 층(61)과 기판(60) 사이에 경금속(하드 메탈)의 버퍼층(62)을 부가함으로써 기본물질의 종류에 관계없이 본딩강도를 유지하고 생산수율을 향상시킬 수 있다.As such, by adding a hard metal (hard metal) buffer layer 62 between the layer 61 and the substrate 60 where bonding is directly performed to block the effect of the type of substrate, bonding strength is increased regardless of the type of the base material. Maintenance and production yield can be improved.
제 2 실시예Second embodiment
도 7은 본 발명에 따른 스터드 범프용 기판의 금속 적층구조의 제2 실시예이다.7 is a second embodiment of a metal laminate structure of a substrate for stud bumps according to the present invention.
도 7을 참조하면, 본 발명에 적용되는 기판(60)은 기판의 기본물질에 동박패턴이 형성된 것이다. 이때 기판의 기본물질로는 FPCB, FR4, FR5, 세라믹, 글래스 등이 사용된다.Referring to FIG. 7, a copper foil pattern is formed on a base material of the substrate 60. At this time, FPCB, FR4, FR5, ceramic, glass, etc. are used as the base material of the substrate.
이와 같은 기판(60) 위에 본 발명에 따라 기판에 근접한 위치로부터 제2 금속층(72)과 제1 금속층(71)을 도금방식으로 형성한다. 제2 금속층(72)은 기판의 기본물질의 종류에 의한 영향을 차단하기 위한 버퍼층으로서, Pd합금, Pd-Ni, Ni-Pd등의 합금으로 0.1㎛ 이상 두께로 도금하여 형성된다. 제1 금속층(71)은 본딩에서 스터드 범프 등과 직접 접속이 이루어지는 부분으로서, 전도성이 양호한 순수한 은(Au)이나 금(Ag), 은/금(Au/Ag), 금/은(Ag/Au), 알루미늄(Al) 혹은 은(Au)합금, 금(Ag)합금, 알루미늄(Al)합금 등을 0.1㎛ 이상의 두께로 도금하여 형성된다.According to the present invention, the second metal layer 72 and the first metal layer 71 are formed on the substrate 60 by plating. The second metal layer 72 is a buffer layer for blocking the influence of the base material of the substrate, and is formed by plating a Pd alloy, Pd-Ni, Ni-Pd or the like to a thickness of 0.1 μm or more. The first metal layer 71 is a portion where direct connection is made with a stud bump or the like in bonding, and is pure silver (Au), gold (Ag), silver / gold (Au / Ag), and gold / silver (Ag / Au) having good conductivity. And aluminum (Al) or silver (Au) alloys, gold (Ag) alloys, aluminum (Al) alloys, and the like, by plating at a thickness of 0.1 µm or more.
이와 같이 기판의 종류에 따른 영향을 차단하기 위한 경금속(하드 메탈)의 버퍼층을 부가함으로써 기본물질의 종류에 관계없이 본딩강도를 유지하고 생산수율을 향상시킬 수 있다.In this way, by adding a buffer layer of light metal (hard metal) to block the influence of the type of substrate, it is possible to maintain the bonding strength and improve the production yield regardless of the type of the base material.
제3 실시예: 3층 적층구조Third Embodiment: Three-Layer Stacked Structure
도 8은 본 발명에 따른 스터드 범프용 기판의 금속 적층구조의 제3 실시예이다.8 is a third embodiment of a metal stack structure of a substrate for stud bumps according to the present invention.
도 8을 참조하면, 본 발명에 적용되는 기판(60)은 기판의 기본물질에 동박패턴이 형성된 것이다. 이때 기판의 기본물질로는 FPCB, FR4, FR5, 세라믹, 글래스 등이 사용된다.Referring to Figure 8, the substrate 60 applied to the present invention is a copper foil pattern is formed on the base material of the substrate. At this time, FPCB, FR4, FR5, ceramic, glass, etc. are used as the base material of the substrate.
이와 같은 기판(60) 위에 본 발명에 따라 제1 내지 제3 금속층(81~83)을 도금방식으로 형성한다.According to the present invention, the first to third metal layers 81 to 83 are formed on the substrate 60 by the plating method.
제3 금속층(83)은 니켈(Ni)이나 니켈(Ni)합금을 0.1㎛ 이상의 두께로 도금하여 형성된 것이고, 제2 금속층(82)은 기판의 기본물질의 종류에 의한 영향을 차단하기 위한 버퍼층으로서, 은(Au)합금을 0.1㎛ 이상의 두께로 도금하여 형성된다.The third metal layer 83 is formed by plating nickel (Ni) or nickel (Ni) alloy to a thickness of 0.1 μm or more, and the second metal layer 82 is a buffer layer for blocking the influence of the type of base material of the substrate. It is formed by plating a silver (Au) alloy to a thickness of 0.1 μm or more.
제1 금속층(81)은 본딩에서 스터드 범프 등과 직접 접속이 이루어지는 부분으로서, 전도성이 양호한 순수한 은(Au)이나 금(Ag), 알루미늄(Al) 혹은 은(Au)합금, 금(Ag)합금, 알루미늄(Al)합금 등을 사용한다.The first metal layer 81 is a portion in which bonding directly connects to stud bumps and the like, and has good conductivity such as pure silver (Au), gold (Ag), aluminum (Al) or silver (Au) alloy, gold (Ag) alloy, Aluminum (Al) alloy etc. are used.
이와 같이 기판의 종류에 따른 영향을 차단하기 위한 경금속(하드 메탈)의 버퍼층을 부가함으로써 기본물질의 종류에 관계없이 본딩강도를 유지하고 생산수율을 향상시킬 수 있다.In this way, by adding a buffer layer of light metal (hard metal) to block the influence of the type of substrate, it is possible to maintain the bonding strength and improve the production yield regardless of the type of the base material.
제4 실시예: 3층 적층구조Fourth Embodiment: Three-Layer Stacked Structure
도 9는 본 발명에 따른 스터드 범프용 기판의 금속 적층구조의 제4 실시예이다.9 is a fourth embodiment of a metal stack structure of a substrate for stud bumps according to the present invention.
도 9를 참조하면, 본 발명에 적용되는 기판(60)은 기판의 기본물질에 동박패턴이 형성된 것이다. 이때 기판의 기본물질로는 FPCB, FR4, FR5, 세라믹, 글래스등이 사용된다.Referring to Figure 9, the substrate 60 applied to the present invention is a copper foil pattern is formed on the base material of the substrate. At this time, FPCB, FR4, FR5, ceramic, glass, etc. are used as the base material of the substrate.
이와 같은 기판(60) 위에 본 발명에 따라 제1 내지 제3 금속층(91~93)을 도금방식으로 형성한다.According to the present invention, the first to third metal layers 91 to 93 are formed on the substrate 60 by the plating method.
제3 금속층(93)은 니켈(Ni)이나 니켈(Ni)합금을 0.1㎛ 이상의 두께로 도금하여 형성된 것이고, 제2 금속층(92)은 기판의 기본물질의 종류에 의한 영향을 차단하기 위한 버퍼층으로서, 금(Ag)이나 금(Ag)합금 0.1㎛ 이상의 두께로 도금하여 형성된다.The third metal layer 93 is formed by plating nickel (Ni) or nickel (Ni) alloy with a thickness of 0.1 μm or more, and the second metal layer 92 is a buffer layer for blocking the influence of the type of base material of the substrate. , Gold (Ag) or gold (Ag) alloy is formed by plating to a thickness of 0.1㎛ or more.
제1 도금층(91)은 본딩에서 스터드 범프 등과 직접 접속이 이루어지는 부분으로서, 전도성이 양호한 순수한 은(Au)이나 금(Ag), 알루미늄(Al) 혹은 은(Au)합금, 금(Ag)합금, 알루미늄(Al)합금 등을 사용한다.The first plating layer 91 is a portion where direct connection is made with a stud bump or the like in bonding, and is pure silver (Au), gold (Ag), aluminum (Al) or silver (Au) alloy, gold (Ag) alloy, which have good conductivity, Aluminum (Al) alloy etc. are used.
이와 같이 기판의 종류에 따른 영향을 차단하기 위한 경금속(하드 메탈)의 버퍼층을 부가함으로써 기본물질의 종류에 관계없이 본딩강도를 유지하고 생산수율을 향상시킬 수 있다.In this way, by adding a buffer layer of light metal (hard metal) to block the influence of the type of substrate, it is possible to maintain the bonding strength and improve the production yield regardless of the type of the base material.
제5 실시예: 3층 적층구조Fifth Embodiment: Three-Layer Stacked Structure
도 10은 본 발명에 따른 스터드 범프용 기판의 금속 적층구조의 제5 실시예이다.10 is a fifth embodiment of a metal laminate structure of a substrate for stud bumps according to the present invention.
도 10을 참조하면, 본 발명에 적용되는 기판(60)은 기판의 기본물질에 동박패턴이 형성된 것이다. 이때 기본물질로는 FPCB, FR4, FR5, 세라믹, 글래스 등이 사용된다.Referring to Figure 10, the substrate 60 applied to the present invention is a copper foil pattern is formed on the base material of the substrate. At this time, FPCB, FR4, FR5, ceramic, glass, etc. are used as basic materials.
이와 같은 기판(60) 위에 본 발명에 따라 제1 내지 제3 금속층(101~103)을 도금방식으로 형성한다.According to the present invention, the first to third metal layers 101 to 103 are formed on the substrate 60 by the plating method.
제3 금속층(103)은 니켈이나 니켈합금을 0.1㎛ 이상의 두께로 도금하여 형성된 것이고, 제2 금속층(102)은 기판의 기본물질의 종류에 의한 영향을 차단하기 위한 버퍼층으로서, Pd 합금, Pd-Ni, Ni-Pd 등의 합금을 0.1㎛ 이상의 두께로 도금하여 형성된다.The third metal layer 103 is formed by plating nickel or nickel alloy with a thickness of 0.1 μm or more, and the second metal layer 102 is a buffer layer for blocking the influence of the base material of the substrate. It is formed by plating an alloy such as Ni and Ni-Pd with a thickness of 0.1 µm or more.
제1 금속층(101)은 본딩에서 스터드 범프 등과 직접 접속이 이루어지는 부분으로서, 전도성이 양호한 순수한 은(Au)이나 금(Ag), 알루미늄(Al) 혹은 은(Au)합금, 금(Ag)합금, 알루미늄(Al)합금 등을 사용한다.The first metal layer 101 is a portion in which bonding directly connects to stud bumps and the like, and has good conductivity such as pure silver (Au), gold (Ag), aluminum (Al) or silver (Au) alloy, gold (Ag) alloy, Aluminum (Al) alloy etc. are used.
이와 같이 기판의 종류에 따른 영향을 차단하기 위한 경금속(하드 메탈)의 버퍼층을 부가함으로써 기본물질의 종류에 관계없이 본딩강도를 유지하고 생산수율을 향상시킬 수 있다.In this way, by adding a buffer layer of light metal (hard metal) to block the influence of the type of substrate, it is possible to maintain the bonding strength and improve the production yield regardless of the type of the base material.
이상에서 설명한 바와 같이, 본 발명에 따르면 기판위에 기판의 기본물질의 종류에 의한 영향을 차단하기 위해 경도가 높은 금속으로 버퍼층을 도금에 의해 형성함으로써 기본물질의 종류에 관계없이 본딩강도를 유지하고 생산수율을 향상시킬 수 있는 효과가 있다.As described above, according to the present invention, the buffer layer is formed of a metal with high hardness to prevent the influence of the base material on the substrate by plating to maintain and produce bonding strength regardless of the base material. There is an effect that can improve the yield.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to the preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the present invention described in the claims below. I can understand that you can.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030041708A KR100544274B1 (en) | 2003-06-25 | 2003-06-25 | Layered metal architecture of substrate for stud bump |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030041708A KR100544274B1 (en) | 2003-06-25 | 2003-06-25 | Layered metal architecture of substrate for stud bump |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050001523A true KR20050001523A (en) | 2005-01-07 |
| KR100544274B1 KR100544274B1 (en) | 2006-01-24 |
Family
ID=37217172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030041708A KR100544274B1 (en) | 2003-06-25 | 2003-06-25 | Layered metal architecture of substrate for stud bump |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100544274B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100604334B1 (en) * | 2003-11-25 | 2006-08-08 | (주)케이나인 | Flip Chip Bondig Method for Enhancing the Performance of Connection in Flip Chip Packaging Process |
| KR101340350B1 (en) * | 2012-01-30 | 2013-12-11 | 주식회사 심텍 | Pcb having wear resistant terminal with high hardness and method of manufacturing the same |
-
2003
- 2003-06-25 KR KR1020030041708A patent/KR100544274B1/en not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100604334B1 (en) * | 2003-11-25 | 2006-08-08 | (주)케이나인 | Flip Chip Bondig Method for Enhancing the Performance of Connection in Flip Chip Packaging Process |
| KR101340350B1 (en) * | 2012-01-30 | 2013-12-11 | 주식회사 심텍 | Pcb having wear resistant terminal with high hardness and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100544274B1 (en) | 2006-01-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8319340B2 (en) | Lead frame and method of manufacturing the same | |
| US6429508B1 (en) | Semiconductor package having implantable conductive lands and method for manufacturing the same | |
| US7788800B2 (en) | Method for fabricating a leadframe | |
| US7413934B2 (en) | Leadframes for improved moisture reliability and enhanced solderability of semiconductor devices | |
| US9190296B2 (en) | Fabrication method of semiconductor package without chip carrier | |
| EP0977251A1 (en) | Resin sealed semiconductor device and method for manufacturing the same | |
| US9177837B2 (en) | Fabrication method of semiconductor package having electrical connecting structures | |
| JP2009526381A (en) | Aluminum lead frame for semiconductor QFN / SON devices | |
| US20080012101A1 (en) | Semiconductor Package Having Improved Adhesion and Solderability | |
| JP2002124533A (en) | Electrode material, semiconductor device and mounting device | |
| US20060110855A1 (en) | Leadframe with enhanced encapsulation adhesion | |
| US11764130B2 (en) | Semiconductor device | |
| KR100544274B1 (en) | Layered metal architecture of substrate for stud bump | |
| US20040183166A1 (en) | Preplated leadframe without precious metal | |
| US20200321228A1 (en) | Method of manufacturing a lead frame, method of manufacturing an electronic apparatus, and electronic apparatus | |
| KR101663695B1 (en) | Leadframe and semiconductor package thereof and manufacture method thereof | |
| US6940183B1 (en) | Compound filled in lead IC packaging product | |
| KR101030032B1 (en) | Semiconductor package and method for preparing the same | |
| US20070205493A1 (en) | Semiconductor package structure and method for manufacturing the same | |
| JP4018853B2 (en) | Terminal land frame | |
| KR101677061B1 (en) | Leadframe and semiconductor package thereof | |
| JP2007288222A (en) | Resin-sealed semiconductor device | |
| JP2000183217A (en) | Ic package | |
| JP2001127227A (en) | Terminal land frame, manufacturing method thereof, resin-sealed semiconductor device and manufacturing method thereof | |
| CN1705103A (en) | Integrated circuit package product with rubber filled conductor substrate |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |