KR20040099154A - Semiconductor device - Google Patents

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KR20040099154A
KR20040099154A KR1020040034223A KR20040034223A KR20040099154A KR 20040099154 A KR20040099154 A KR 20040099154A KR 1020040034223 A KR1020040034223 A KR 1020040034223A KR 20040034223 A KR20040034223 A KR 20040034223A KR 20040099154 A KR20040099154 A KR 20040099154A
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

PURPOSE: A semiconductor device is provided to control reflection and reduction of an input signal by decreasing a capacitance value of a PN junction as compared with a conventional technique in which an N-type impurity diffusion layer is directly formed on a P-type semiconductor substrate. CONSTITUTION: An input terminal receives an input signal. A terminating resistance device avoids reflection of the input signal, including a semiconductor substrate(2) of the first conductivity type, the first impurity diffusion region, an impurity diffusion layer and a pair of electrodes. The first impurity diffusion region is formed on the semiconductor substrate, having the second conductivity type different from the first conductivity type. The impurity diffusion layer is formed on the first impurity diffusion region, having the second conductivity type whose impurity density is higher than that of the first impurity diffusion region. The pair of electrodes are formed on the impurity diffusion layer, separated from each other. One of the pair of electrodes is connected to the input terminal and the other of the pair of electrodes is connected to a line of the first power potential.

Description

반도체 장치{SEMICONDUCTOR DEVICE}Semiconductor device {SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관한 것으로, 특히, 입력 신호의 반사를 방지하는 종단 저항 소자를 구비한 반도체 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a termination resistor element for preventing reflection of an input signal.

종래부터, LSI 칩에는, 입력 신호의 반사를 방지하기 위한 종단 저항 소자가 설치되어 있다. 이 종단 저항 소자는, 제1 도전 형식(예를 들면 P형)의 반도체 기판의 표면에, 그 반도체 기판과 다른 제2 도전 형식(이 경우에는 N형)의 불순물 확산층을 형성하고, 그 불순물 확산층의 표면의 양 단부에 한쌍의 전극을 형성한 것이다(예를 들면 일본 특개평11-3895호 공보 참조).Conventionally, termination resistors for preventing reflection of input signals are provided in LSI chips. This termination resistor element forms an impurity diffusion layer of a second conductivity type (in this case, N type) different from the semiconductor substrate on the surface of the semiconductor substrate of the first conductivity type (for example, P type), and the impurity diffusion layer. A pair of electrodes is formed at both ends of the surface of the surface (see Japanese Patent Laid-Open No. 11-3895, for example).

그러나, 종래의 종단 저항 소자를 500㎒ 이상의 고속 신호가 입력되는 고속 LSI 칩에 설치하면, 상기 반도체 기판 및 불순물 확산층 사이의 PN 접합부의 용량값이 크기 때문에, 입력 신호가 감쇠하여, LSI 칩이 오동작하는 문제가 있었다.However, if a conventional terminating resistor element is provided on a high speed LSI chip to which a high speed signal of 500 MHz or more is input, the capacitance value of the PN junction between the semiconductor substrate and the impurity diffusion layer is large, so that the input signal is attenuated and the LSI chip malfunctions. There was a problem.

그 때문에, 본 발명의 주된 목적은, 입력 신호의 반사 및 감쇠를 방지하는것이 가능한 반도체 장치를 제공하는 것이다.Therefore, the main object of this invention is to provide the semiconductor device which can prevent reflection and attenuation of an input signal.

도 1은 본 발명의 실시예1에 따른 LSI 칩의 전체 구성을 도시하는 블록도.1 is a block diagram showing the overall configuration of an LSI chip according to Embodiment 1 of the present invention.

도 2는 도 1에 도시한 입력 회로의 구성을 도시하는 회로 블록도.FIG. 2 is a circuit block diagram showing the configuration of the input circuit shown in FIG.

도 3a 및 도 3b는 도 2에 도시한 종단 저항 소자의 구성을 도시하는 도면.3A and 3B are views showing the configuration of the termination resistor element shown in FIG.

도 4a 및 도 4b는 실시예1의 변경예를 도시하는 도면.4A and 4B show a modification of Embodiment 1;

도 5는 본 발명의 실시예2에 따른 LSI 칩의 종단 저항 소자의 구성을 도시하는 단면도.Fig. 5 is a sectional view showing the structure of the termination resistor element of the LSI chip according to the second embodiment of the present invention.

도 6은 실시예2의 변경예를 도시하는 단면도.6 is a cross-sectional view showing a modification of Example 2. FIG.

도 7은 본 발명의 실시예3에 따른 LSI 칩의 입력 회로의 구성을 도시하는 회로 블록도.Fig. 7 is a circuit block diagram showing the construction of the input circuit of the LSI chip according to the third embodiment of the present invention.

도 8은 도 7에 도시한 MOS 트랜지스터의 레이아웃을 도시하는 도면.FIG. 8 is a diagram showing a layout of the MOS transistor shown in FIG. 7. FIG.

도 9는 실시예3의 효과를 설명하기 위한 도면.9 is a diagram for explaining the effect of Example 3. FIG.

도 10은 실시예3의 변경예를 도시하는 회로 블록도.10 is a circuit block diagram showing a modification of Embodiment 3;

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1 : LSI 칩1: LSI chip

2 : 반도체 기판2: semiconductor substrate

3, 4 : 전원 패드3, 4: power pad

5 : 입력 패드5: input pad

6 : 입력 회로6: input circuit

7 : 내부 회로7: internal circuit

8 : 출력 회로8: output circuit

9 : 출력 패드9: output pad

본 발명에 따른 반도체 장치는, 입력 신호를 받는 입력 단자와, 입력 신호의 반사를 방지하는 종단 저항 소자를 구비한 것이다. 여기서 종단 저항 소자는, 제1 도전 형식의 반도체 기판과, 반도체 기판의 표면에 형성된 제1 도전 형식과 다른 제2 도전 형식의 제1 불순물 확산 영역과, 제1 불순물 확산 영역의 표면에 형성되며, 제1 불순물 확산 영역보다 불순물 농도가 높은 제2 도전 형식의 불순물 확산층과, 불순물 확산층의 표면에 상호 이격하여 설치되며, 이들 중 한쪽이 입력 단자에 접속되고, 다른쪽이 제1 전원 전위의 라인에 접속된 한쌍의 전극을 포함한다. 따라서, 불순물 확산층과 반도체 기판 사이에 불순물 농도가 낮은 제1 불순물 확산 영역을 형성하였기 때문에, PN 접합부의 용량값을 작게 할 수 있어, 입력 신호의 반사 및 감쇠를 방지할 수 있다.The semiconductor device according to the present invention includes an input terminal for receiving an input signal and a termination resistor for preventing reflection of the input signal. The terminal resistor element is formed on the surface of the semiconductor substrate of the first conductivity type, the first impurity diffusion region of the second conductivity type different from the first conductivity type formed on the surface of the semiconductor substrate, and the surface of the first impurity diffusion region, The impurity diffusion layer of the second conductivity type having a higher impurity concentration than the first impurity diffusion region and the impurity diffusion layer are provided to be spaced apart from each other, one of which is connected to the input terminal and the other to the line of the first power source potential. It includes a pair of connected electrodes. Therefore, since the first impurity diffusion region having a low impurity concentration is formed between the impurity diffusion layer and the semiconductor substrate, the capacitance value of the PN junction portion can be made small, and reflection and attenuation of the input signal can be prevented.

본원 발명의 상기 목적 및 그 외의 목적, 특징 및 장점은 첨부 도면과 결부하여 후술되는 실시예의 상세한 설명의 관점에서 더욱 명확해질 것이다.The above and other objects, features and advantages of the present invention will become more apparent in light of the following detailed description of the embodiments in conjunction with the accompanying drawings.

[실시예1]Example 1

도 1은 본 발명의 실시예1에 따른 LSI 칩(1)의 구성을 도시하는 블록도이다. 도 1에서, 이 LSI 칩(1)은, 500㎒ 이상의 신호 VI, VO가 입출력되는 고속 LSI 칩으로서, 반도체 기판(2)과, 그 표면에 형성된 전원 패드(3, 4), 복수의 입력 패드(5), 복수의 입력 회로(6), 내부 회로(7), 복수의 출력 회로(8), 및 복수의 출력 패드(9)를 구비한다.1 is a block diagram showing the configuration of the LSI chip 1 according to the first embodiment of the present invention. In Fig. 1, the LSI chip 1 is a high-speed LSI chip through which 500 MHz or more signals VI and VO are input and output, and includes a semiconductor substrate 2, power pads 3 and 4 formed on the surface thereof, and a plurality of input pads. (5), a plurality of input circuits 6, an internal circuit 7, a plurality of output circuits 8, and a plurality of output pads 9 are provided.

전원 패드(3)는, 전원 전위 VDD의 라인(도시 생략)을 통해 각 입력 회로(6), 내부 회로(7) 및 각 출력 회로(8)에 접속되어 있으며, 외부로부터 전원 전위 VDD를 받는다. 전원 패드(4)는, 접지 전위 GND의 라인(도시 생략)을 통해 각 입력 회로(6), 내부 회로(7) 및 각 출력 회로(8)에 접속되어 있고, 외부로부터 접지 전위 GND를 받는다. 각 입력 회로(6), 내부 회로(7) 및 각 출력 회로(8)는, 전원 전위 VDD 및 접지 전위 GND에 의해 구동된다.The power supply pad 3 is connected to each input circuit 6, the internal circuit 7, and each output circuit 8 via the line (not shown) of the power supply potential VDD, and receives the power supply potential VDD from the outside. The power supply pad 4 is connected to each input circuit 6, the internal circuit 7, and each output circuit 8 via the line (not shown) of the ground potential GND, and receives the ground potential GND from the outside. Each input circuit 6, the internal circuit 7, and each output circuit 8 are driven by the power supply potential VDD and the ground potential GND.

입력 회로(6)는, 외부로부터 입력 패드(5)를 통해 공급된 신호 VI를 내부 회로(7)에 전달한다. 내부 회로(7)는, 복수의 입력 회로(6)로부터 공급된 신호에 기초하여 소정 동작을 행하여, 복수의 신호를 생성하여 각각 복수의 출력 회로(8)에 공급한다. 출력 회로(8)는, 내부 회로(7)로부터 공급된 신호에 응답하여 신호 VO를 생성하고, 그 신호 VO를 출력 패드(9)를 통해 외부로 출력한다.The input circuit 6 transfers the signal VI supplied from the outside through the input pad 5 to the internal circuit 7. The internal circuit 7 performs a predetermined operation based on the signals supplied from the plurality of input circuits 6, generates a plurality of signals, and supplies them to the plurality of output circuits 8, respectively. The output circuit 8 generates the signal VO in response to the signal supplied from the internal circuit 7, and outputs the signal VO to the outside via the output pad 9.

도 2는 입력 회로(6)의 구성을 도시하는 회로 블록도이다. 도 2에서, 입력 회로(6)는, P채널 MOS 트랜지스터(10), N채널 MOS 트랜지스터(11), 종단 저항 소자(12, 13) 및 입력 버퍼(14)를 포함한다. P채널 MOS 트랜지스터(10)는, 전원 전위 VDD의 라인과 입력 패드(5) 사이에 접속되며, 그 게이트는 전원 전위 VDD의 라인에 접속된다. N채널 MOS 트랜지스터(11)는, 입력 패드(5)와 접지 전위 GND의 라인 사이에 접속되며, 그 게이트는 접지 전위 GND의 라인에 접속된다. MOS 트랜지스터(10, 11)는 입력 보호 회로를 구성한다.2 is a circuit block diagram showing the configuration of the input circuit 6. In FIG. 2, the input circuit 6 includes a P-channel MOS transistor 10, an N-channel MOS transistor 11, termination resistor elements 12 and 13, and an input buffer 14. The P-channel MOS transistor 10 is connected between the line of the power source potential VDD and the input pad 5, and the gate thereof is connected to the line of the power source potential VDD. The N-channel MOS transistor 11 is connected between the input pad 5 and the line of the ground potential GND, and its gate is connected to the line of the ground potential GND. The MOS transistors 10 and 11 constitute an input protection circuit.

외부로부터 입력 패드(5)에 정극성의 서지 전류가 유입되면 P채널 MOS 트랜지스터(10)가 도통하여, 서지 전류는 전원 전위 VDD의 라인에 흡수된다. 외부로부터 입력 패드(5)에 부극성의 서지 전류가 유입되면 N채널 MOS 트랜지스터(11)가 도통하여, 서지 전류는 접지 전위 GND의 라인에 흡수된다. 따라서, 입력 버퍼(14) 등이 서지 전류에 의해 파괴되는 것이 방지된다.When a positive surge current flows into the input pad 5 from the outside, the P-channel MOS transistor 10 conducts, and the surge current is absorbed by the line at the power supply potential VDD. When a negative surge current flows into the input pad 5 from the outside, the N-channel MOS transistor 11 conducts, and the surge current is absorbed by the line at the ground potential GND. Thus, the input buffer 14 and the like are prevented from being destroyed by the surge current.

종단 저항 소자(12)는 전원 전위 VDD의 라인과 입력 패드(5) 사이에 접속되며, 종단 저항 소자(13)는 입력 패드(5)와 접지 전위 GND의 라인 사이에 접속된다. 종단 저항 소자(12, 13)는, 입력 신호 VI용의 신호 전달선의 특성 임피던스(예를 들면 50Ω)와 동일한 저항값을 갖고, 신호 전달선과 입력 버퍼(14)와의 임피던스 정합을 행하여 입력 신호 VI의 반사를 방지한다. 이에 의해, 신호 VI의 반사에 기인하는 신호 VI의 파형의 열화가 방지되어, LSI 칩의 오동작이 방지된다. 입력 버퍼(14)는, 외부로부터 입력 패드(5)를 통해 공급된 신호 VI를 내부 회로(7)에 전달한다.The terminating resistor element 12 is connected between the line of the power supply potential VDD and the input pad 5, and the terminating resistor element 13 is connected between the input pad 5 and the line of the ground potential GND. The terminating resistor elements 12 and 13 have a resistance value equal to the characteristic impedance (for example, 50?) Of the signal transmission line for the input signal VI, and perform impedance matching between the signal transmission line and the input buffer 14 to perform the input signal VI. Prevent reflection This prevents degradation of the waveform of the signal VI due to reflection of the signal VI, thereby preventing malfunction of the LSI chip. The input buffer 14 delivers the signal VI supplied from the outside through the input pad 5 to the internal circuit 7.

도 3a는 종단 저항 소자(12)의 구성을 도시하는 평면도, 도 3b는 도 3a의 Ⅲ-Ⅲ선 단면도이다.FIG. 3A is a plan view showing the structure of the termination resistor element 12, and FIG. 3B is a sectional view taken along the line III-III of FIG. 3A.

도 3a 및 도 3b에서, 이 종단 저항 소자(12)는, 반도체 기판(결정 실리콘 기판)(2) 표면의 P형 웰(20)의 표면에 N-형 불순물 확산 영역(21)을 형성하고, N-형 불순물 확산 영역(21)의 표면에 N+형 불순물 확산층(22)을 형성하며, N-형 불순물 확산층(22)의 표면 양 단부에 한쌍의 전극(23, 24)을 형성하고, N+형 불순물 확산층(22) 주위에 필드 산화막(SiO2막)(25)을 형성한 것이다.3A and 3B, this termination resistor element 12 forms an N − type impurity diffusion region 21 on the surface of the P type well 20 on the surface of the semiconductor substrate (crystal silicon substrate) 2, An N + -type impurity diffusion layer 22 is formed on the surface of the N − type impurity diffusion region 21, and a pair of electrodes 23 and 24 are formed at both ends of the surface of the N − type impurity diffusion layer 22, and N A field oxide film (SiO 2 film) 25 is formed around the + type impurity diffusion layer 22.

N-형 불순물 확산 영역(21)은 N+형 불순물 확산층(22)과 동일한 도전 형식(N형)이며, N-형 불순물 확산 영역(21)의 불순물 농도는 N+형 불순물 확산층(22)의 불순물 농도보다 낮다. N+형 불순물 확산층과 P형 웰(20)은 필드 산화막(25)에 의해 분리되어 있다. 전극(23, 24)은 N+형 불순물 확산층(22)과의 컨택트 저항을 작게 하여, 오믹 컨택트를 형성하기 위해 실리사이드로 형성되어 있다.The N − type impurity diffusion region 21 has the same conductivity type (N type) as the N + type impurity diffusion layer 22, and the impurity concentration of the N − type impurity diffusion region 21 is the same as that of the N + type impurity diffusion layer 22. Lower than impurity concentration. The N + type impurity diffusion layer and the P type well 20 are separated by the field oxide film 25. The electrodes 23 and 24 are formed of silicide in order to reduce the contact resistance with the N + type impurity diffusion layer 22 and to form ohmic contacts.

전극(23)은 전원 전위 VDD의 라인에 접속되며, 전극(24)은 입력 패드(5)에 접속된다. P형 웰(20)은 접지 전위 GND를 받는다. 따라서, N+형 불순물 확산층(22)과 N-형 불순물 확산 영역(21) 사이의 접합부, 및 N-형 불순물 확산 영역과 P형 웰(20) 사이의 접합부 각각에는, 역 바이어스 전압이 인가되어 전류는 흐르지 않는다. 종단 저항 소자(12)의 저항값은, 주로 전극(23, 24)의 폭 W와 전극(23, 24) 사이의 거리 L과 N+형 불순물 확산층(22)의 도전율로 결정된다. 종단 저항 소자(13)도 종단 저항 소자(12)와 동일한 구성이다.The electrode 23 is connected to the line of the power source potential VDD, and the electrode 24 is connected to the input pad 5. P-type well 20 receives ground potential GND. Thus, a reverse bias voltage is applied to each of the junction between the N + type impurity diffusion layer 22 and the N − type impurity diffusion region 21 and the junction between the N − type impurity diffusion region and the P type well 20. No current flows. The resistance value of the terminal resistance element 12 is mainly determined by the width W of the electrodes 23 and 24 and the distance L between the electrodes 23 and 24 and the conductivity of the N + type impurity diffusion layer 22. The termination resistor element 13 also has the same configuration as the termination resistor element 12.

이 실시예1에서는, N+형 불순물 확산층(22)과 P형 웰(20) 사이에 N-형 불순물 확산 영역(21)을 형성하였기 때문에, N형 불순물 확산층을 P형 반도체 기판의 표면에 직접 형성한 종래에 비해, PN 접합부의 용량값이 작아진다. 따라서, 입력 신호 VI가 PN 접합 용량에 의해 감쇠되어 LSI 칩의 오동작이 발생하는 것을 방지할 수 있다.In the first embodiment, since the N − type impurity diffusion region 21 is formed between the N + type impurity diffusion layer 22 and the P type well 20, the N type impurity diffusion layer is directly formed on the surface of the P type semiconductor substrate. Compared with the conventional formation, the capacitance value of the PN junction portion is small. Therefore, it is possible to prevent the input signal VI from being attenuated by the PN junction capacitance and causing malfunction of the LSI chip.

또한, 도 4a는 실시예1의 변경예를 도시하는 평면도, 도 4b는 도 4a의 Ⅳ-Ⅳ 선 단면도이다.4A is a plan view showing a modification of Embodiment 1, and FIG. 4B is a sectional view taken along the line IV-IV of FIG. 4A.

도 4a 및 도 4b에서, 이 종단 저항 소자(12)는, 반도체 기판(결정 실리콘 기판)(2) 표면의 N형 웰(30)의 표면에 P-형 불순물 확산 영역(31)을 형성하고, P-형 불순물 확산 영역(31)의 표면에 P+형 불순물 확산층(32)을 형성하며, P+형 불순물 확산층(32)의 표면 양 단부에 한쌍의 전극(33, 34)을 형성하고, P+형 불순물 확산층(32) 주위에 필드 산화막(SiO2막)(35)을 형성한 것이다.4A and 4B, the termination resistor element 12 forms a P − type impurity diffusion region 31 on the surface of the N type well 30 on the surface of the semiconductor substrate (crystal silicon substrate) 2, P + type impurity diffusion layer 32 is formed on the surface of P − type impurity diffusion region 31, and a pair of electrodes 33 and 34 are formed at both ends of the surface of P + type impurity diffusion layer 32, and P A field oxide film (SiO 2 film) 35 is formed around the + type impurity diffusion layer 32.

P-형 불순물 확산 영역(31)은 P+형 불순물 확산층(32)과 동일한 도전 형식(P형)이고, P-형 불순물 확산 영역(31)의 불순물 농도는 P+형 불순물 확산층(32)의 불순물 농도보다 낮다. P+형 불순물 확산층(32)과 N형 웰(30)은 필드 산화막(35)에 의해 분리되어 있다. 전극(33, 34)은, P+형 불순물 확산층(32)과의 컨택트 저항을 작게 하여, 오믹 컨택트를 형성하기 위해 실리사이드로 형성되어 있다.The P − type impurity diffusion region 31 has the same conductivity type (P type) as the P + type impurity diffusion layer 32, and the impurity concentration of the P − type impurity diffusion region 31 is the same as that of the P + type impurity diffusion layer 32. Lower than impurity concentration. The P + type impurity diffusion layer 32 and the N type well 30 are separated by the field oxide film 35. The electrodes 33 and 34 are formed of silicide to reduce the contact resistance with the P + type impurity diffusion layer 32 and form ohmic contacts.

전극(33)은 전원 전위 VDD의 라인에 접속되며, 전극(34)은 입력 패드(5)에 접속된다. N형 웰(30)은 전원 전위 VDD를 받는다. 따라서, P+형 불순물 확산층(32)과 P-형 불순물 확산 영역(31) 사이의 접합부, 및 P-형 불순물 확산 영역(31)과 N형 웰(30) 사이의 접합부의 각각에는, 역 바이어스 전압이 인가되어전류는 흐르지 않는다. 종단 저항 소자(12)의 저항값은, 주로 전극(33, 34)의 폭 W와 전극(33, 34) 사이의 거리 L과 P+형 불순물 확산층(32)의 도전율로 결정된다.The electrode 33 is connected to the line of the power source potential VDD, and the electrode 34 is connected to the input pad 5. N-type well 30 receives power supply potential VDD. Therefore, each of the junctions between the P + type impurity diffusion layer 32 and the P − type impurity diffusion region 31 and the junction between the P − type impurity diffusion region 31 and the N type well 30 has a reverse bias. No voltage is applied and no current flows. The resistance value of the terminal resistance element 12 is mainly determined by the width W of the electrodes 33 and 34 and the distance L between the electrodes 33 and 34 and the conductivity of the P + type impurity diffusion layer 32.

이 변경예에서는, P+형 불순물 확산층(32)과 N형 웰(30) 사이에 P-형 불순물 확산 영역(31)을 형성하였기 때문에, P형 불순물 확산층을 N형 반도체 기판의 표면에 직접 형성한 종래에 비해, PN 접합부의 용량값이 작아진다. 따라서, 입력 신호 VI가 PN 접합 용량에 의해 감쇠되어 LSI 칩의 오동작이 발생하는 것을 방지할 수 있다.In this modification, since the P − type impurity diffusion region 31 is formed between the P + type impurity diffusion layer 32 and the N type well 30, the P type impurity diffusion layer is directly formed on the surface of the N type semiconductor substrate. Compared with the conventional one, the capacitance value of the PN junction portion becomes smaller. Therefore, it is possible to prevent the input signal VI from being attenuated by the PN junction capacitance and causing malfunction of the LSI chip.

[실시예2]Example 2

도 5는 본 발명의 실시예2에 따른 LSI 칩의 종단 저항 소자의 구성을 도시하는 단면도로서, 도 3b와 대비되는 도면이다.FIG. 5 is a cross-sectional view showing the configuration of the termination resistor element of the LSI chip according to the second embodiment of the present invention, which is in contrast with FIG. 3B.

도 5를 참조하면, 이 종단 저항 소자에서는, N-형 불순물 확산 영역(21) 주위에 P-형 불순물 확산 영역(41)이 형성되고, P-형 불순물 확산 영역(41) 주위에 N-형 불순물 확산 영역(42)이 형성되며, N-형 불순물 확산 영역(42) 주위에 P-형 불순물 확산 영역(43)이 형성된다.5, this terminal resistance elements, N-type impurity diffusion region 21 in the P around-the-type impurity diffusion region 41 is formed, P-type impurity diffusion region 41 to the N-around type An impurity diffusion region 42 is formed, and a P − type impurity diffusion region 43 is formed around the N − type impurity diffusion region 42.

P-형 불순물 확산 영역(41), N-형 불순물 확산 영역(42) 및 P-형 불순물 확산 영역(43)의 표면에 각각 P+형 불순물 확산층(44), N+형 불순물 확산층(45) 및 P+형 불순물 확산층(46)이 형성된다. P+형 불순물 확산층(44)과 N+형 불순물확산층(45), N+형 불순물 확산층(45)과 P+형 불순물 확산층(46), P+형 불순물 확산층(46)과 P형 웰(20)의 각각은 필드 산화막(25)으로 분리된다. N+형 불순물 확산층(45) 및 P+형 불순물 확산층(46)의 표면에 각각 전극(47, 48)이 형성되며, 전극(47, 48)에는 각각 전원 전위 VDD 및 접지 전위 GND가 공급된다. P형 웰(20)에는 접지 전위 GND가 공급되기 때문에, 각 PN 접합부는 역 바이어스 상태로 된다.P + type impurity diffusion layer 44 and N + type impurity diffusion layer 45 on the surfaces of P - type impurity diffusion region 41, N - type impurity diffusion region 42 and P - type impurity diffusion region 43, respectively. And a P + type impurity diffusion layer 46 is formed. P + type impurity diffusion layer 44 and N + type impurity diffusion layer 45, N + type impurity diffusion layer 45 and P + type impurity diffusion layer 46, P + type impurity diffusion layer 46 and P type well 20 Are separated by the field oxide film 25. Electrodes 47 and 48 are formed on the surfaces of the N + type impurity diffusion layer 45 and the P + type impurity diffusion layer 46, respectively, and the power source potential VDD and the ground potential GND are supplied to the electrodes 47 and 48, respectively. Since the ground potential GND is supplied to the P-type well 20, each PN junction portion is in a reverse biased state.

입력 패드(5)에 유입된 정극성의 서지 전류는, N+형 불순물 확산층(22), N-형 불순물 확산 영역(21), P-형 불순물 확산 영역(41), N-형 불순물 확산 영역(42), N+형 불순물 확산층(45) 및 전극(47)을 통해 전원 전위 VDD의 라인에 흡수된다. 따라서, 서지 전류가 입력 버퍼(14)에 유입되어 입력 버퍼(14)가 파괴되는 것을 방지할 수 있다. 다른 구성 및 동작은, 도 3a 및 도 3b의 종단 저항 소자(12)와 동일하기 때문에, 그 설명은 반복하지 않는다.The positive surge current flowing into the input pad 5 includes the N + type impurity diffusion layer 22, the N − type impurity diffusion region 21, the P − type impurity diffusion region 41, and the N − type impurity diffusion region ( 42) is absorbed into the line of the power source potential VDD through the N + -type impurity diffusion layer 45 and the electrode 47. Therefore, it is possible to prevent the surge current from flowing into the input buffer 14 and destroying the input buffer 14. Since other configurations and operations are the same as those of the termination resistor element 12 in FIGS. 3A and 3B, the description thereof will not be repeated.

또한, 도 6은 이 실시예2의 변경예를 도시하는 단면도으로서, 도 4b와 대비되는 도면이다.6 is a cross sectional view showing a modification of the second embodiment, as compared with FIG. 4B.

도 6을 참조하면, 이 종단 저항 소자에서는, P-형 불순물 확산 영역(31) 주위에 N-형 불순물 확산 영역(51)이 형성되고, N-형 불순물 확산 영역(51) 주위에 P-형 불순물 확산 영역(52)이 형성되며, P-형 불순물 확산 영역(52) 주위에 N-형 불순물 확산 영역(53)이 형성된다.Referring to Figure 6, this terminal resistance element, P-type impurity diffusion region (31) N around-the-type impurity diffusion region 51 are formed, N-type impurity diffusion region 51 in the P-around type An impurity diffusion region 52 is formed, and an N − type impurity diffusion region 53 is formed around the P − type impurity diffusion region 52.

N-형 불순물 확산 영역(51), P-형 불순물 확산 영역(52) 및 N-형 불순물 확산 영역(53)의 표면에 각각 N+형 불순물 확산층(54), P+형 불순물 확산층(55) 및 N+형 불순물 확산층(56)이 형성된다. N+형 불순물 확산층(54)과 P+형 불순물 확산층(55), P+형 불순물 확산층(55)과 N+형 불순물 확산층(56), N+형 불순물 확산층(56)과 N형 웰(30)의 각각은, 필드 산화막(25)으로 분리된다. P+형 불순물 확산층(55) 및 N+형 불순물 확산층(56)의 표면에 각각 전극(57, 58)이 형성되고, 전극(57, 58)에는 각각 접지 전위 GND 및 전원 전위 VDD가 공급된다. N형 웰(30)에는 전원 전위 VDD가 공급되기 때문에, 각 PN 접합부는 역 바이어스 상태로 된다.N + type impurity diffusion layer 51 and P + type impurity diffusion layer 55 on the surfaces of N - type impurity diffusion region 51, P - type impurity diffusion region 52 and N - type impurity diffusion region 53, respectively. And an N + -type impurity diffusion layer 56 is formed. N + type impurity diffusion layer 54 and P + type impurity diffusion layer 55, P + type impurity diffusion layer 55 and N + type impurity diffusion layer 56, N + type impurity diffusion layer 56 and N type well 30 ) Are separated into the field oxide film 25. The electrodes 57 and 58 are formed on the surfaces of the P + type impurity diffusion layer 55 and the N + type impurity diffusion layer 56, respectively, and the ground potential GND and the power supply potential VDD are supplied to the electrodes 57 and 58, respectively. Since the power source potential VDD is supplied to the N-type well 30, each PN junction portion is in a reverse biased state.

입력 패드(5)에 유입된 부극성의 서지 전류는, P+형 불순물 확산층(32), P-형 불순물 확산 영역(31), N-형 불순물 확산 영역(51), P-형 불순물 확산 영역(52), P+형 불순물 확산층(55) 및 전극(57)을 통해 접지 전위 GND의 라인에 흡수된다. 따라서, 서지 전류가 입력 버퍼(14)에 유입되어 입력 버퍼(14)가 파괴되는 것을 방지할 수 있다. 다른 구성 및 동작은, 도 4a 및 도 4b의 종단 저항 소자(12)와 동일하기 때문에, 그 설명은 반복하지 않는다.The negative surge current flowing into the input pad 5 includes the P + type impurity diffusion layer 32, the P − type impurity diffusion region 31, the N − type impurity diffusion region 51, and the P − type impurity diffusion region. 52, the P + -type impurity diffusion layer 55 and the electrode 57 are absorbed into the line of the ground potential GND. Therefore, it is possible to prevent the surge current from flowing into the input buffer 14 and destroying the input buffer 14. Since other configurations and operations are the same as those of the termination resistor element 12 in FIGS. 4A and 4B, the description is not repeated.

[실시예3]Example 3

도 7은 본 발명의 실시예3에 따른 LSI 칩의 입력 회로의 구성을 도시하는 회로 블록도로서, 도 2와 대비되는 도면이다.FIG. 7 is a circuit block diagram showing the configuration of the input circuit of the LSI chip according to the third embodiment of the present invention, which is in contrast with FIG.

도 7을 참조하면, 이 입력 회로가 도 2의 입력 회로와 다른 점은, 신호 PCM이 도입되며, 인버터(61, 62), P채널 MOS 트랜지스터(63) 및 N채널 MOS 트랜지스터(64)가 추가되어 있는 점이다. 인버터(61)는 신호 PCM을 반전시켜 신호 PCM1을 생성하고, 인버터(62)는 신호 PCM1을 반전시켜 신호 PCM2를 생성한다. P채널 MOS 트랜지스터(63)는, 전원 전위 VDD의 라인과 종단 저항 소자(12)의 한쪽 전극 사이에 접속되고, 그 게이트는 신호 PCM2를 받는다. N채널 MOS 트랜지스터(64)는, 종단 저항 소자(64)의 한쪽 전극과 접지 전위 GND의 라인 사이에 접속되며, 그 게이트는 신호 PCM1을 받는다.Referring to FIG. 7, the difference between this input circuit and the input circuit of FIG. 2 is that the signal PCM is introduced, and the inverters 61 and 62, the P-channel MOS transistor 63 and the N-channel MOS transistor 64 are added. It is a point. Inverter 61 inverts signal PCM to generate signal PCM1, and inverter 62 inverts signal PCM1 to generate signal PCM2. The P-channel MOS transistor 63 is connected between the line of the power supply potential VDD and one electrode of the terminal resistance element 12, and its gate receives the signal PCM2. The N-channel MOS transistor 64 is connected between one electrode of the termination resistor element 64 and the line of the ground potential GND, and its gate receives the signal PCM1.

LSI 칩이 신호 VI를 수신하는 경우에는, 신호 PCM이 「L」 레벨로 되어 MOS 트랜지스터(63, 64)가 도통하고, 종단 저항 소자(12)의 한쪽 전극이 P채널 MOS 트랜지스터(63)를 통해 전원 전위 VDD의 라인에 접속됨과 함께 종단 저항 소자(13)의 한쪽 전극이 N채널 MOS 트랜지스터(64)를 통해 접지 전위 GND의 라인에 접속된다. 이에 의해, 신호 VI용의 신호 전달선과 입력 버퍼(14)와의 임피던스 정합이 취해져, 신호 VI의 파형 열화가 방지된다.When the LSI chip receives the signal VI, the signal PCM is brought to the "L" level, and the MOS transistors 63 and 64 are turned on, and one electrode of the termination resistor element 12 passes through the P-channel MOS transistor 63. In addition to being connected to the line of the power source potential VDD, one electrode of the termination resistor element 13 is connected to the line of the ground potential GND through the N-channel MOS transistor 64. As a result, impedance matching between the signal transmission line for the signal VI and the input buffer 14 is performed, and waveform degradation of the signal VI is prevented.

LSI 칩이 신호 VI를 수신하지 않는 경우에는, 신호 PCM이 「H」 레벨로 되어 MOS 트랜지스터(63, 64)가 비도통으로 되어, 종단 저항 소자(12, 13)에 흐르는 전류가 차단되어 소비 전력의 저감화가 도모된다.When the LSI chip does not receive the signal VI, the signal PCM is at the "H" level, the MOS transistors 63 and 64 become non-conductive, and the current flowing through the termination resistor elements 12 and 13 is cut off to reduce the power consumption. Reduction can be aimed at.

도 8은 MOS 트랜지스터(10, 11, 63, 64)의 레이아웃을 도시하는 도면이다.도 8에서, N형 웰의 표면에 게이트 산화막을 개재하여, P채널 MOS 트랜지스터(63)의 게이트 전극(63g1, 63g2) 및 P채널 MOS 트랜지스터(10)의 게이트 전극(10g1, 10g2)이 평행하게 배치된다. 4개의 게이트 전극(63g1, 63g2, 10g1, 10g2)을 피복하도록 하여, 장방형의 P형 불순물 확산층(65)이 형성된다.Fig. 8 is a diagram showing the layout of the MOS transistors 10, 11, 63, and 64. In Fig. 8, the gate electrode 63g1 of the P-channel MOS transistor 63 is provided with a gate oxide film on the surface of the N-type well. And 63g2 and the gate electrodes 10g1 and 10g2 of the P-channel MOS transistor 10 are arranged in parallel. The rectangular P-type impurity diffusion layer 65 is formed by covering the four gate electrodes 63g1, 63g2, 10g1, 10g2.

P형 불순물 확산층(65)은, 4개의 게이트 전극(63g1, 63g2, 10g1, 10g2)에 의해, P채널 MOS 트랜지스터(63)의 제1 소스 영역(63s1)과, P채널 MOS 트랜지스터(63)의 드레인 영역(63d)과, P채널 MOS 트랜지스터(63)의 제2 소스 영역(63s2) 및 P채널 MOS 트랜지스터(10)의 제1 소스 영역(10s1)을 겸하는 영역과, P채널 MOS 트랜지스터(10)의 드레인 영역(10d)과, P채널 MOS 트랜지스터(10)의 제2 소스 영역(10s2)으로 분할된다.The P-type impurity diffusion layer 65 is formed of the first source region 63s1 of the P-channel MOS transistor 63 and the P-channel MOS transistor 63 by four gate electrodes 63g1, 63g2, 10g1, 10g2. P-channel MOS transistor 10, which serves as a drain region 63d, a second source region 63s2 of P-channel MOS transistor 63, and a first source region 10s1 of P-channel MOS transistor 10, and P-channel MOS transistor 10. Is divided into a drain region 10d and a second source region 10s2 of the P-channel MOS transistor 10.

영역(63s1, 63s2(10s1), 10s2) 및 게이트 전극(10g1, 10g2)의 각각은, 비아홀 VH를 통해 전원 전위 VDD를 받는다. 게이트 전극(63g1, 63g2)의 각각은, 비아홀 VH를 통해 신호 VCM2를 받는다. 드레인 영역(63d)은 비아홀 VH를 통해 종단 저항 소자(12)의 한쪽 전극에 접속되며, 드레인 영역(10d)은 비아홀 VH를 통해 입력 패드(5)에 접속된다.Each of the regions 63s1, 63s2 (10s1), 10s2, and the gate electrodes 10g1, 10g2 receives the power supply potential VDD through the via hole VH. Each of the gate electrodes 63g1 and 63g2 receives the signal VCM2 through the via hole VH. The drain region 63d is connected to one electrode of the termination resistor element 12 through the via hole VH, and the drain region 10d is connected to the input pad 5 through the via hole VH.

또한, P형 웰의 표면에 게이트 산화막을 개재하여, N채널 MOS 트랜지스터(64)의 게이트 전극(64g1, 64g2) 및 N채널 MOS 트랜지스터(11)의 게이트 전극(11g1, 11g2)이 평행하게 배치된다. 4개의 게이트 전극(64g1, 64g2, 11g1, 11g2)을 피복하도록 하여, 장방형의 N형 불순물 확산층(66)이 형성된다.Further, the gate electrodes 64g1 and 64g2 of the N-channel MOS transistor 64 and the gate electrodes 11g1 and 11g2 of the N-channel MOS transistor 11 are arranged in parallel with the gate oxide film on the surface of the P-type well. . The rectangular N-type impurity diffusion layer 66 is formed by covering the four gate electrodes 64g1, 64g2, 11g1, 11g2.

N형 불순물 확산층(66)은, 4개의 게이트 전극(64g1, 64g2, 11g1, 11g2)에 의해, N채널 MOS 트랜지스터(64)의 제1 소스 영역(64s1)과, N채널 MOS 트랜지스터(64)의 드레인 영역(64d)과, N채널 MOS 트랜지스터(64)의 제2 소스 영역(64s2) 및 N채널 MOS 트랜지스터(11)의 제1 소스 영역(11s1)을 겸하는 영역과, N채널 MOS트랜지스터(11)의 드레인 영역(11d)과, N채널 MOS 트랜지스터(11)의 제2 소스 영역(11s2)으로 분할된다.The N-type impurity diffusion layer 66 is formed of the first source region 64s1 of the N-channel MOS transistor 64 and the N-channel MOS transistor 64 by four gate electrodes 64g1, 64g2, 11g1, and 11g2. A region serving as a drain region 64d, a second source region 64s2 of the N-channel MOS transistor 64 and a first source region 11s1 of the N-channel MOS transistor 11, and the N-channel MOS transistor 11 Is divided into a drain region 11d and a second source region 11s2 of the N-channel MOS transistor 11.

영역(64s1, 64s2(11s1), 11s2) 및 게이트 전극(11g1, 11g2)의 각각은, 비아홀 VH를 통해 접지 전위 GND를 받는다. 게이트 전극(64g1, 64g2)의 각각은, 비아홀 VH를 통해 신호 VCM1을 받는다. 드레인 영역(64d)은 비아홀 VH를 통해 종단 저항 소자(13)의 한쪽 전극에 접속되며, 드레인 영역(11d)은 비아홀 VH를 통해 입력 패드(5)에 접속된다.Each of the regions 64s1, 64s2 (11s1), 11s2, and the gate electrodes 11g1, 11g2 receives the ground potential GND through the via hole VH. Each of the gate electrodes 64g1 and 64g2 receives the signal VCM1 through the via hole VH. The drain region 64d is connected to one electrode of the termination resistor element 13 through the via hole VH, and the drain region 11d is connected to the input pad 5 through the via hole VH.

이 레이아웃 방법에서는, 게이트 전극(63g2)과 게이트 전극(10g1) 사이의 P형 불순물 확산 영역이 P채널 MOS 트랜지스터(63)의 소스 영역(63s2)과 P채널 MOS 트랜지스터(10)의 소스 영역(10s1)을 겸하고, 게이트 전극(64g2)과 게이트 전극(11g1) 사이의 N형 불순물 확산 영역이 N채널 MOS 트랜지스터(64)의 소스 영역(64s2)과 N채널 MOS 트랜지스터(11)의 소스 영역(11s1)을 겸하기 때문에, 레이아웃 면적이 작다. 이에 대하여 도 9에 도시한 바와 같이, P채널 MOS 트랜지스터(63)와 P채널 MOS 트랜지스터(10)를 별도로 형성하고, N채널 MOS 트랜지스터(64)와 N채널 MOS 트랜지스터(11)를 별도로 형성한 경우에는, 도 8의 경우에 비해 레이아웃 면적이 커진다.In this layout method, the P-type impurity diffusion region between the gate electrode 63g2 and the gate electrode 10g1 is the source region 63s2 of the P-channel MOS transistor 63 and the source region 10s1 of the P-channel MOS transistor 10. And an N-type impurity diffusion region between the gate electrode 64g2 and the gate electrode 11g1 is the source region 64s2 of the N-channel MOS transistor 64 and the source region 11s1 of the N-channel MOS transistor 11. Since it also serves as, the layout area is small. In contrast, as shown in FIG. 9, the P-channel MOS transistor 63 and the P-channel MOS transistor 10 are formed separately, and the N-channel MOS transistor 64 and the N-channel MOS transistor 11 are formed separately. In comparison with FIG. 8, the layout area is larger.

또한, 도 10은 이 실시예3의 변경예를 도시하는 회로 블록도로서, 도 7과 대비되는 도면이다. 도 10을 참조하면, 이 입력 회로가 도 7의 입력 회로와 다른 점은, 인버터(61, 62)가 도통 저항 제어 회로(67)로 치환되어 있는 점이다. 도통 저항 제어 회로(67)는, MOS 트랜지스터(64, 63)의 게이트에 각각 제어 전위 V1, V2를 공급한다. MOS 트랜지스터(64, 63)의 도통 저항값은, 각각 제어 전위 V1, V2에 따라 변화된다. 따라서, 이 변경예에서는, 신호 VI용의 신호 전달선의 특성 임피던스에 맞춰, 종단 저항값을 원하는 값으로 조정할 수 있어, 신호 VI의 반사를 한층 효과적으로 방지할 수 있다.FIG. 10 is a circuit block diagram showing a modification of the third embodiment, in contrast to FIG. Referring to FIG. 10, the difference between this input circuit and the input circuit of FIG. 7 is that the inverters 61 and 62 are replaced with the conduction resistance control circuit 67. The conduction resistance control circuit 67 supplies the control potentials V1 and V2 to the gates of the MOS transistors 64 and 63, respectively. The conduction resistance values of the MOS transistors 64 and 63 are changed in accordance with the control potentials V1 and V2, respectively. Therefore, in this modification, the terminal resistance value can be adjusted to a desired value in accordance with the characteristic impedance of the signal transmission line for the signal VI, and the reflection of the signal VI can be prevented more effectively.

금회 개시된 실시예는 모든 점에서 예시로서 제한적인 것은 아니다라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구의 범위에 의해 도시되며, 특허 청구 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.The presently disclosed embodiment is to be considered in all respects as illustrative and not restrictive. The scope of the present invention is shown not by the above description but by the claims, and is intended to include all modifications within the meaning and range of equivalency of the claims.

본 발명에 따르면, 입력 신호의 반사 및 감쇠를 방지하는 것이 가능한 반도체 장치를 제공할 수 있다.According to the present invention, it is possible to provide a semiconductor device capable of preventing reflection and attenuation of an input signal.

Claims (3)

입력 신호를 받는 입력 단자, 및An input terminal for receiving an input signal, and 상기 입력 신호의 반사를 방지하는 종단 저항 소자를 포함하고,Terminating resistor element for preventing the reflection of the input signal, 상기 종단 저항 소자는,The termination resistor element, 제1 도전 형식의 반도체 기판,A semiconductor substrate of a first conductivity type, 상기 반도체 기판의 표면에 형성된 상기 제1 도전 형식과 다른 제2 도전 형식의 제1 불순물 확산 영역,A first impurity diffusion region of a second conductivity type different from the first conductivity type formed on a surface of the semiconductor substrate, 상기 제1 불순물 확산 영역의 표면에 형성되며, 상기 제1 불순물 확산 영역보다 불순물 농도가 높은 제2 도전 형식의 불순물 확산층, 및An impurity diffusion layer of a second conductivity type formed on a surface of the first impurity diffusion region and having an impurity concentration higher than that of the first impurity diffusion region, and 상기 불순물 확산층의 표면에 상호 이격하여 형성되며, 이들 중 한쪽이 상기 입력 단자에 접속되고, 다른쪽이 제1 전원 전위의 라인에 접속된 1쌍의 전극을 포함하는 반도체 장치.And a pair of electrodes formed on the surface of said impurity diffusion layer, spaced apart from each other, one of which is connected to said input terminal, and the other of which is connected to a line of a first power source potential. 제1항에 있어서,The method of claim 1, 상기 종단 저항 소자는,The termination resistor element, 상기 반도체 기판의 표면에서 상기 제1 불순물 확산 영역 주위에 형성된 제1 도전 형식의 제2 불순물 확산 영역, 및A second impurity diffusion region of a first conductivity type formed around the first impurity diffusion region on a surface of the semiconductor substrate, and 상기 반도체 기판의 표면에서 상기 제2 불순물 확산 영역 주위에 형성되며, 제2 전원 전위를 받는 제2 도전 형식의 제3 불순물 확산 영역을 더 포함하는 반도체 장치.And a third impurity diffusion region of a second conductivity type formed around the second impurity diffusion region on the surface of the semiconductor substrate and receiving a second power supply potential. 제1항에 있어서,The method of claim 1, 상기 입력 단자와 상기 제1 전원 전위의 라인 사이에 상기 종단 저항 소자와 직렬 접속되며, 상기 입력 신호의 비입력 시에 비도통으로 되는 제1 트랜지스터를 더 포함하는 반도체 장치.And a first transistor connected in series with the termination resistor element between the input terminal and the line of the first power supply potential, the first transistor being non-conductive when the input signal is not input.
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