KR20040098958A

KR20040098958A - Thin film transistor and method for fabricating the same

Info

Publication number: KR20040098958A
Application number: KR1020030031303A
Authority: KR
Inventors: 배성식
Original assignee: 삼성에스디아이 주식회사
Priority date: 2003-05-16
Filing date: 2003-05-16
Publication date: 2004-11-26

Abstract

PURPOSE: A thin film transistor is provided to decrease a leakage current in the off state and reduce hot carrier effect of a channel region by simultaneously forming a offset region and an LDD(lightly doped drain) region in the active layer of a thin film transistor. CONSTITUTION: An active layer including a source/drain region and a channel region(111) is formed on an insulation substrate(100). A gate insulation layer(120) is formed on the active layer. A gate electrode(135) is formed on the gate insulation layer. The source/drain region includes an LDD region, and the active layer includes an offset region between the LDD region and the channel region.

Description

박막 트랜지스터 및 그의 제조 방법{Thin film transistor and method for fabricating the same}Thin film transistor and method for fabricating the same

본 발명은 박막 트랜지스터 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 활성층에 오프셋 영역과 LDD 영역을 동시에 형성하여 누설 전류 및 핫 캐리어효과를 감소시킨 박막 트랜지스터 및 그의 제조 방법에 관한 것이다.The present invention relates to a thin film transistor and a method of manufacturing the same, and more particularly, to a thin film transistor and a method of manufacturing the same by forming an offset region and an LDD region in the active layer at the same time to reduce the leakage current and hot carrier effect.

박막 트랜지스터를 사용하는 평판 표시 장치는 유리 기판 상에 구동 회로부와 화소부가 함께 내장된 구조를 취하고 있다. 그러나, 구동 회로부의 박막 트랜지스터는 다결정 실리콘의 특성상 빠른 주파수에서 스위칭이 가능하여 문제가 없으나, 화소부의 화소 스위치용 박막 트랜지스터는 오프(off) 상태의 드레인 전류 값, 즉 오프 전류가 크기 때문에 누설 전류가 발생한다. 따라서, 화소부의 오프 전류를 감소시키기 위하여 LDD(lightly doped drain) 구조, 오프셋(offset) 구조, 듀얼 게이트(dual gate) 구조 등을 채택한 TFT가 제안되고 있다.A flat panel display using a thin film transistor has a structure in which a driving circuit portion and a pixel portion are embedded together on a glass substrate. However, the thin film transistor of the driving circuit part is capable of switching at a high frequency due to the characteristics of the polycrystalline silicon, but the thin film transistor for the pixel switch of the pixel part has no leakage current because the drain current value in the off state, that is, the off current is large. Occurs. Therefore, in order to reduce the off current of the pixel portion, a TFT adopting a lightly doped drain (LDD) structure, an offset structure, a dual gate structure, or the like has been proposed.

그러나, 종래의 박막 트랜지스터에서는 고에너지를 가지는 고농도 이온과 저농도 이온을 실리콘층으로 도핑하여 LDD 구조를 갖는 소오스 영역과 드레인 영역을 형성하였다. 고에너지로 도핑되는 이온은 실리콘층의 결정격자와 충돌을 반복하면서, 내부로 들어가 소정의 위치에서 머무르게 되고, 이온이 통과한 부분에는 구조적인 손상 영역이 형성된다. 즉 활성층에 도핑되는 이온이 실리콘층의 결정 구조를 파괴함으로써, 실리콘층 내에 다량의 트랩 스테이트(trap state)를 형성한다. 이와 같은 실리콘층 내의 트랩 스테이트는 도핑되는 이온 즉, 캐리어(carrier)의 일부를 포획함으로써, 실질적으로 활성층 내에서 캐리어의 이동을 방해하는 문제점이 있다.However, in the conventional thin film transistor, a high concentration of ions having a high energy and a low concentration of ions are doped with a silicon layer to form a source region and a drain region having an LDD structure. The ions doped with high energy repeatedly enter the interior of the silicon layer and collide with the crystal lattice, and remain at a predetermined position, and structural damage regions are formed in the portion where the ions pass. That is, the ions doped in the active layer destroy the crystal structure of the silicon layer, thereby forming a large amount of trap states in the silicon layer. Such a trap state in the silicon layer traps some of the doped ions, that is, the carrier (carrier), there is a problem that substantially prevents the movement of the carrier in the active layer.

상기한 문제점을 해결하기 위하여, 이온 주입 공정 후, 실리콘층의 격자 손상을 큐어(cure)하기 위한 레이저 활성화 공정(laser activation)을 수행한다. 그러나 레이저 활성화 공정은 활성화 에너지가 높아 채널 영역으로 불순물의 확산이발생한다. 따라서 활성층 내의 채널 영역의 길이가 감소하고, 채널 영역의 감소로 인하여 핫 캐리어(hot carrier) 효과가 증가하는 문제점이 발생한다.In order to solve the above problems, after the ion implantation process, a laser activation process is performed to cure lattice damage of the silicon layer. However, the laser activation process has a high activation energy, which causes diffusion of impurities into the channel region. Therefore, a problem occurs that the length of the channel region in the active layer is reduced and the hot carrier effect is increased due to the decrease in the channel region.

또한, 높은 레이저 에너지로 인하여 활성층의 일부가 융해되었다가 다시 응고되면서 활성층 상부의 게이트 절연막에 높은 응력을 유발하는 문제점이 있다.In addition, due to high laser energy, a portion of the active layer is melted and then solidified again, causing a high stress on the gate insulating layer on the active layer.

본 발명의 목적은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명은 박막 트랜지스터의 활성층에 오프셋 영역과 LDD 영역을 동시에 형성하여, 오프 상태의 누설 전류가 감소하며, 채널 영역의 핫 캐리어에 효과를 감소시키는 박막 트랜지스터를 제공하는 데에 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems of the prior art. The present invention simultaneously forms an offset region and an LDD region in an active layer of a thin film transistor, thereby reducing leakage current in an off state and providing a hot carrier in a channel region. It is an object to provide a thin film transistor which reduces the effect.

도 1 내지 도 4는 본 발명의 바람직한 실시예에 따른 박막 트랜지스터의 제조 공정을 나타내는 공정 단면도.1 to 4 are cross-sectional views illustrating a manufacturing process of a thin film transistor according to a preferred embodiment of the present invention.

(도면의 주요 부위에 대한 부호의 설명)(Explanation of symbols for main parts of drawing)

100; 절연 기판 110; 활성층100; Insulating substrate 110; Active layer

111; 채널 영역 113; 오프셋 영역111; Channel region 113; Offset area

114S; 저농도 소오스 영역 114D; 저농도 드레인 영역114S; Low concentration source region 114D; Low concentration drain area

115; LDD 영역 117S; 소오스 영역115; LDD region 117S; Source area

117D; 드레인 영역 120; 게이트 절연막117D; Drain region 120; Gate insulating film

130; 도전막 135; 게이트 전극130; Conductive film 135; Gate electrode

140, 150; 포토레지스트 패턴140, 150; Photoresist pattern

상기한 목적을 달성하기 위한 본 발명은 절연 기판 상에 형성되며, 소오스/드레인 영역 및 채널 영역을 구비하는 활성층과; 상기 활성층 상에 형성된 게이트 절연막과; 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하며, 상기 소오스/드레인 영역은 LDD 영역을 구비하며, 활성층은 상기 LDD 영역과 채널 영역 사이에 오프셋 영역을 더 구비하는 박막 트랜지스터를 제공하는 것을 특징으로 한다.The present invention for achieving the above object is formed on an insulating substrate, the active layer having a source / drain region and a channel region; A gate insulating film formed on the active layer; And a gate electrode formed on the gate insulating layer, wherein the source / drain region includes an LDD region, and the active layer further includes an offset region between the LDD region and the channel region.

또한, 본 발명은 절연 기판 상에 형성되며, 소오스/드레인 영역 및 채널 영역을 구비하는 활성층과; 상기 활성층 상에 형성된 게이트 절연막과; 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하며, 상기 소오스/드레인 영역은 상기 게이트 전극과 일정 간격 떨어져 형성된 LDD 영역을 구비하는 박막 트랜지스터를 제공하는 것을 특징으로 한다.The present invention also provides an active layer formed on an insulating substrate, the active layer comprising a source / drain region and a channel region; A gate insulating film formed on the active layer; And a gate electrode formed on the gate insulating layer, wherein the source / drain region includes an LDD region formed at a predetermined distance from the gate electrode.

또한, 본 발명은 절연 기판 상에 활성층을 형성하는 단계와; 상기 활성층 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와; 상기 활성층으로 저농도의 불순물을 주입하여 상기 게이트 전극과 일정 간격 떨어져 있는 LDD 영역과, 게이트 전극과 LDD 영역 사이에 오프셋 영역을 형성하는 단계와; 고농도의 불순물을 상기 활성층으로 주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법을 제공하는 것을 특징으로 한다.In addition, the present invention comprises the steps of forming an active layer on an insulating substrate; Forming a gate insulating film on the active layer; Forming a gate electrode on the gate insulating film; Implanting a low concentration of impurities into the active layer to form an LDD region spaced a predetermined distance from the gate electrode and an offset region between the gate electrode and the LDD region; It provides a method of manufacturing a thin film transistor comprising the step of forming a source / drain region by implanting a high concentration of impurities into the active layer.

본 발명의 바람직한 실시예에 있어서, 상기 LDD 영역과 게이트 전극 사이의 오프셋 영역의 길이는 0.5㎛ 이하로 하는 것이 바람직하다.In a preferred embodiment of the present invention, the length of the offset region between the LDD region and the gate electrode is preferably 0.5 μm or less.

또한, 상기 게이트 전극을 형성하는 단계는 상기 게이트 절연막 상에 도전막을 형성하는 단계와; 상기 도전막 상에 소정의 폭을 갖는 포토레지스트 패턴을 형성하는 단계와; 상기 도전막을 식각하여 상기 포토레지스트 패턴보다 작을 폭을 갖는 게이트 전극을 형성하는 단계를 포함하며, 상기 도전막은 포토레지스트 패턴을 마스크로 하여 습식 식각하는 것이 바람직하다.The forming of the gate electrode may include forming a conductive film on the gate insulating film; Forming a photoresist pattern having a predetermined width on the conductive film; Etching the conductive layer to form a gate electrode having a width smaller than that of the photoresist pattern, wherein the conductive layer is preferably wet-etched using the photoresist pattern as a mask.

상기 저농도 불순물 주입 공정은 상기 포토레지스트 패턴과 게이트 전극을 마스크로 하여 수행되는 것이 바람직하다.The low concentration impurity implantation process is preferably performed using the photoresist pattern and the gate electrode as a mask.

이하 첨부된 도면을 참조하여, 본 발명의 실시예를 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.

도 1 내지 도 4는 본 발명의 바람직한 실시예에 따른 박막 트랜지스터의 제조 공정을 나타내는 공정 단면도이다.1 to 4 are cross-sectional views illustrating a manufacturing process of a thin film transistor according to a preferred embodiment of the present invention.

도 1을 참조하면, 절연 기판(100)으로 유리 기판 상에 다결정 실리콘막을 형성하고 패터닝하여 활성층(110)을 형성한다.Referring to FIG. 1, an active layer 110 is formed by forming and patterning a polycrystalline silicon film on a glass substrate using the insulating substrate 100.

그런 다음, 상기 활성층(110) 상에 게이트 절연막(120)을 형성하고, 상기 게이트 절연막 상에 도전성의 물질을 증착하여 도전막(130)을 형성한다.Next, a gate insulating layer 120 is formed on the active layer 110, and a conductive material is deposited on the gate insulating layer to form a conductive layer 130.

상기 도전막(130)을 형성한 후, 포토레지스트를 증착하고 노광, 현상하여 포토레지스트 패턴(140)을 형성한다.After forming the conductive layer 130, a photoresist is deposited, exposed to light, and developed to form a photoresist pattern 140.

도 2를 참조하면, 상기 포토레지스트 패턴(140)을 이용하여 상기 도전막(130)을 습식 식각하여 게이트 전극(135)을 형성한다. 이 때, 상기 게이트 전극(135)은 과도 식각을 통하여 게이트 전극(135)의 폭이 상기 포토레지스트 패턴(140)의 폭보다는 작게 형성한다.Referring to FIG. 2, the gate electrode 135 is formed by wet etching the conductive layer 130 using the photoresist pattern 140. In this case, the gate electrode 135 may be formed to have a width smaller than that of the photoresist pattern 140 through transient etching.

상기 게이트 전극을 형성한 후, 상기 포토레지스트 패턴(140)을 마스크로 하여 활성층에 저농도의 불순물을 주입하여 저농도 소오스/드레인 영역(114S, 114D)과 채널 영역(111)을 형성한다.After forming the gate electrode, low concentration impurities are implanted into the active layer using the photoresist pattern 140 as a mask to form the low concentration source / drain regions 114S and 114D and the channel region 111.

또한, 상기 게이트 전극(135)이 포토레지스트 패턴(140)보다 작은 폭을 가지므로 상기 활성층의 채널 영역(111)과 저농도 소오스/드레인 영역(114S, 114D) 사이에 오프셋 영역(113S, 113D)이 형성된다. 상기 오프셋 영역(113S, 113D)의 길이는 0.5㎛ 이하로 하는 것이 바람직하다.In addition, since the gate electrode 135 has a width smaller than that of the photoresist pattern 140, offset regions 113S and 113D are formed between the channel region 111 of the active layer and the low concentration source / drain regions 114S and 114D. Is formed. It is preferable that the length of the said offset area | region 113S, 113D shall be 0.5 micrometer or less.

도 3을 참조하면, 상기 포토레지스트 패턴(140)을 제거한 다음, 상기 저농도 소오스/드레인 영역(114S, 114D)의 일부와 게이트 전극(135)을 덮는 이온 주입 마스크(150)로 포토레지스트 패턴을 형성한다.Referring to FIG. 3, after removing the photoresist pattern 140, a photoresist pattern is formed using an ion implantation mask 150 covering a portion of the low concentration source / drain regions 114S and 114D and the gate electrode 135. do.

상기 이온 주입 마스크(150)를 사용하여 고농도 불순물을 활성층(110)에 주입하여 고농도 소오스/드레인 영역(117S, 117D)을 형성한다. 따라서, 고농도 소오스/드레인 영역(117S, 117D)과 오프셋 영역(113S, 113D) 사이에 각각 LDD 영역(114S, 114D)이 형성된다.High concentration source / drain regions 117S and 117D are formed by implanting high concentration impurities into the active layer 110 using the ion implantation mask 150. Therefore, LDD regions 114S and 114D are formed between the high concentration source / drain regions 117S and 117D and the offset regions 113S and 113D, respectively.

따라서, 활성층(110)에 LDD 영역(114S, 114D)과 오프셋 영역(113S, 113D)을 동시에 형성하여 줌으로써, 활성층(110)의 채널 영역(111)과 소오스/드레인 영역(117S, 117D) 사이의 저항이 증가하여 오프 상태의 누설 전류를 감소시켜 준다. 또한, 상기 오프셋 영역을 형성하여 충분한 채널 영역을 확보함으로써 핫 캐리어(hot carrier) 효과를 감소시킨다.Therefore, by simultaneously forming the LDD regions 114S and 114D and the offset regions 113S and 113D in the active layer 110, the channel regions 111 and the source / drain regions 117S and 117D of the active layer 110 are formed. The resistance is increased to reduce the leakage current in the off state. In addition, by forming the offset region to secure a sufficient channel region, the hot carrier effect is reduced.

도 4를 참조하면, 상기 이온 주입 마스크(150)를 제거한 다음, 상기 불순물 이온 주입 공정에 의해 구조적으로 손상을 입은 활성층(110)을 회복시켜주기 위하여 레이저 활성화 공정(laser activation)을 실시한다.Referring to FIG. 4, after the ion implantation mask 150 is removed, a laser activation process is performed to recover the active layer 110 structurally damaged by the impurity ion implantation process.

상기 레이저 활성화 공정을 실시할 때, 상기 오프셋 영역(113S, 113D)에 의해 상기 LDD 영역(114S, 114D)의 불순물이 채널 영역(111)으로 확산되는 것을 방지하여 줌으로써, 박막 트랜지스터의 채널 영역(111)의 길이는 일정하게 유지된다.When the laser activation process is performed, impurities of the LDD regions 114S and 114D are prevented from being diffused into the channel region 111 by the offset regions 113S and 113D, thereby preventing the channel region 111 of the thin film transistor. The length of) remains constant.

또한, 도 4에서와 같이, 상기 활성층(110) 내의 저농도 소오스/드레인 영역(114S, 114D)과 채널 영역(111)의 접합부위가 게이트 전극(135) 하부에 존재하지 않고 노출되어 있으므로 레이저 활성화 공정 시의 활성화 에너지를 감소시킬 수 있다. 따라서, 레이저 활성화 공정에 의해 게이트 절연막(120)에 발생하는 응력(stress)을 감소시켜 준다.In addition, as shown in FIG. 4, since the junction between the low concentration source / drain regions 114S and 114D and the channel region 111 in the active layer 110 is not present under the gate electrode 135, the laser activation process is performed. The activation energy of the city can be reduced. Therefore, stress generated in the gate insulating layer 120 is reduced by the laser activation process.

도면상에 도시하지는 않았으나, 이후에 일반적인 박막 트랜지스터의 제조 공정을 수행하여 본 발명의 박막 트랜지스터를 제조한다.Although not shown in the drawings, a thin film transistor of the present invention is manufactured by performing a general thin film transistor manufacturing process.

상기한 바와 같이 본 발명에 따르면, 박막 트랜지스터의 활성층에 오프셋 영역과 LDD 영역을 동시에 형성하여, 박막 트랜지스터 채널 영역의 핫 캐리어에 의한 효과를 감소시킨 박막 트랜지스터를 제공할 수 있다.As described above, according to the present invention, an offset region and an LDD region are simultaneously formed in an active layer of a thin film transistor, thereby providing a thin film transistor having a reduced hot carrier effect in the thin film transistor channel region.

또한, LDD 영역의 접합부가 게이트 전극 밖으로 노출된 상태이므로 레이저에 의한 활성화 공정 시에 활성화 에너지를 낮춘 박막 트랜지스터의 제조 방법을 제공할 수 있다.In addition, since the junction portion of the LDD region is exposed to the outside of the gate electrode, a method of manufacturing a thin film transistor having a low activation energy during an activation process by a laser may be provided.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the foregoing has been described with reference to preferred embodiments of the present invention, those skilled in the art will be able to variously modify and change the present invention without departing from the spirit and scope of the invention as set forth in the claims below. It will be appreciated.

Claims

절연 기판 상에 형성되며, 소오스/드레인 영역 및 채널 영역을 구비하는 활성층과;An active layer formed on the insulating substrate and having a source / drain region and a channel region;

상기 활성층 상에 형성된 게이트 절연막과;A gate insulating film formed on the active layer;

상기 게이트 절연막 상에 형성된 게이트 전극을 포함하며,A gate electrode formed on the gate insulating film,

상기 소오스/드레인 영역은 LDD 영역을 구비하며, 활성층은 상기 LDD 영역과 채널 영역 사이에 오프셋 영역을 더 구비하는 것을 특징으로 하는 박막 트랜지스터.The source / drain region may include an LDD region, and the active layer may further include an offset region between the LDD region and the channel region.

제 1항에 있어서,The method of claim 1,

상기 오프셋 영역의 길이는 0.5㎛ 이하로 하는 것을 특징으로 하는 박막 트랜지스터.And the offset region has a length of 0.5 μm or less.

상기 소오스/드레인 영역은 상기 게이트 전극과 일정 간격 떨어져 형성된 LDD 영역을 구비하는 것을 특징으로 하는 박막 트랜지스터.The source / drain region may include an LDD region formed at a predetermined distance from the gate electrode.

제 3항에 있어서,The method of claim 3, wherein

상기 LDD 영역은 게이트 전극과 0.5㎛ 이하의 간격만큼 떨어져 있는 것을 특징으로 하는 박막 트랜지스터.And the LDD region is spaced apart from the gate electrode by a distance of 0.5 μm or less.

절연 기판 상에 활성층을 형성하는 단계와;Forming an active layer on the insulating substrate;

상기 활성층 상에 게이트 절연막을 형성하는 단계와;Forming a gate insulating film on the active layer;

상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와;Forming a gate electrode on the gate insulating film;

상기 활성층으로 저농도의 불순물을 주입하여 상기 게이트 전극과 일정 간격 떨어져 있는 LDD 영역과, 게이트 전극과 LDD 영역 사이에 오프셋 영역을 형성하는 단계와;Implanting a low concentration of impurities into the active layer to form an LDD region spaced a predetermined distance from the gate electrode and an offset region between the gate electrode and the LDD region;

고농도의 불순물을 상기 활성층으로 주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.Implanting a high concentration of impurities into the active layer to form a source / drain region.

제 3항에 있어서,The method of claim 3, wherein

상기 LDD 영역은 게이트 전극과 0.5 ㎛이하의 간격만큼 떨어져 있는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.And the LDD region is spaced apart from the gate electrode by a distance of 0.5 μm or less.

제 3항에 있어서,The method of claim 3, wherein

상기 게이트 전극을 형성하는 단계는Forming the gate electrode

상기 게이트 절연막 상에 도전막을 형성하는 단계와;Forming a conductive film on the gate insulating film;

상기 도전막 상에 소정의 폭을 갖는 포토레지스트 패턴을 형성하는 단계와;Forming a photoresist pattern having a predetermined width on the conductive film;

상기 도전막을 식각하여 상기 포토레지스트 패턴보다 작을 폭을 갖는 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.Etching the conductive layer to form a gate electrode having a width smaller than that of the photoresist pattern.

제 7항에 있어서,The method of claim 7, wherein

상기 도전막은 상기 포토레지스트 패턴을 마스크로 하여 습식 식각하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.And the conductive film is wet etched using the photoresist pattern as a mask.

제 7항에 있어서,The method of claim 7, wherein

상기 저농도 불순물 주입 공정은 상기 포토레지스트 패턴과 게이트 전극을 마스크로 하여 수행되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.The low concentration impurity implantation process is performed using the photoresist pattern and the gate electrode as a mask.