KR20040098265A - 플라즈마 디스플레이 패널 모듈 - Google Patents

플라즈마 디스플레이 패널 모듈 Download PDF

Info

Publication number
KR20040098265A
KR20040098265A KR1020030030573A KR20030030573A KR20040098265A KR 20040098265 A KR20040098265 A KR 20040098265A KR 1020030030573 A KR1020030030573 A KR 1020030030573A KR 20030030573 A KR20030030573 A KR 20030030573A KR 20040098265 A KR20040098265 A KR 20040098265A
Authority
KR
South Korea
Prior art keywords
sustain
board
electrode lines
scan
voltage
Prior art date
Application number
KR1020030030573A
Other languages
English (en)
Inventor
최정필
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR1020030030573A priority Critical patent/KR20040098265A/ko
Publication of KR20040098265A publication Critical patent/KR20040098265A/ko

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/291—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes
    • G09G3/294—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes for lighting or sustain discharge
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/043—Preventing or counteracting the effects of ageing

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of Gas Discharge Display Tubes (AREA)

Abstract

본 발명은 서스테이너 보드를 통합함과 아울러 회로의 열화를 방지할 수 있도록 한 플라즈마 디스플레이 패널 모듈에 관한 것이다.
본 발명의 실시 예에 따른 플라즈마 디스플레이 패널 모듈은 스캔전극 라인들 및 서스테인전극 라인들을 포함하는 플라즈마 디스플레이 패널과; 스캔전극 라인들에 공급되어질 제 1 서스테인 펄스와, 서스테인전극 라인들에 공급되어질 제 2 서스테인 펄스를 발생하는 통합 서스테이너 보드와; 통합 서스테이너 보드와 서스테인 전극 라인들을 연결함과 아울러 통합 서스테이너 보드와 접속된 인덕터가 형성된 패스 보드를 구비한다.

Description

플라즈마 디스플레이 패널 모듈{Plasma Display Panel Module}
본 발명은 플라즈마 디스플레이 패널 모듈에 관한 것으로, 특히 서스테이너 보드를 통합함과 아울러 회로의 열화를 방지할 수 있도록 한 플라즈마 디스플레이 패널 모듈에 관한 것이다.
최근, 평판 디스플레이 장치로서 대형 패널의 제작이 용이한 플라즈마 디스플레이 패널(Plasma Display Panel; 이하, PDP라 한다)이 주목받고 있다. PDP는 통상 디지털 비디오 데이터에 따라 화소들 각각의 가스 방전 기간을 조절함으로써 화상을 표시한다. 이러한 PDP로는 도 1과 같이 3전극을 구비하고 교류 전압에 의해 구동되는 교류형 PDP가 대표적이다.
도 1은 종래의 교류형 PDP를 구성하는 하나의 방전셀을 확대 도시한 것이다.
도 1에 도시된 방전셀(30)은 상부 기판(10) 상에 순차적으로 형성된 서스테인 전극쌍(12A, 12B), 상부 유전체층(14) 및 보호막(16)을 갖는 상판과, 하부 기판(18) 상에 순차적으로 형성된 데이터 전극(20), 하부 유전체층(22), 격벽(24)및 형광체층(26)을 갖는 하판을 구비한다.
서스테인 전극쌍(12A, 12B) 각각은 투명 전극과, 그 투명 전극의 높은 저항을 보상하기 위한 금속 전극으로 구성된다. 이러한 서스테인 전극쌍(12A, 12B)은 스캔 전극(12A)과 서스테인 전극(12B)으로 분리된다. 스캔 전극(12A)은 어드레스 방전을 위한 스캔 신호와 서스테인 방전을 위한 서스테인 신호를, 서스테인 전극(12B)은 서스테인 신호를 주로 공급한다. 데이터 전극(20)은 상기 서스테인 전극쌍(12A, 12B)과 교차하게 형성된다. 이 데이터 전극(20)은 어드레스 방전을 위한 데이터 신호를 공급한다.
상부 유전체층(14)과 하부 유전체층(22)에는 방전으로 생성된 전하들이 축적된다. 보호막(16)은 방전시 스퍼터링으로 인한 상부 유전체층(14)의 손상을 방지하고 2차 전자의 방출 효율을 증가시킨다. 이러한 유전체층(14, 22)과 보호막(16)은 외부에서 인가되는 방전전압을 낮출 수 있게 한다.
격벽(24)은 상하부 기판(10, 18)과 함께 방전 공간을 마련한다. 그리고, 격벽(24)은 데이터 전극(20)과 나란하게 형성되어 가스 방전에 의해 생성된 자외선이 인접한 셀에 누설되는 것을 방지한다. 형광체층(26)은 하부 유전체층(22) 및 격벽(24)의 표면에 도포되어 적색, 녹색 또는 청색 가시광을 발생한다. 방전 공간에는 가스방전을 위한 He, Ne, Ar, Xe, Kr 등의 불활성 가스, 이들이 조합된 방전 가스, 또는 방전에 의해 자외선을 발생시킬 수 있는 엑시머(Excimer) 가스가 충진된다.
이러한 구조의 방전셀(30)은 데이터 전극(20)과 스캔 전극(12A)에 의한 대향방전으로 선택된 후 서스테인 전극쌍(12A, 12B)에 의한 면방전으로 방전을 유지한다. 이에 따라, 방전셀(30)에서는 서스테인 방전시 발생되는 자외선에 의해 형광체(26)가 발광함으로써 가시광이 방출된다. 이 경우, 방전셀(30)은 비디오 데이터에 따라 서스테인 방전 기간, 즉 서스테인 방전 횟수를 조절하여 영상 표시에 필요한 계조(Gray Scale)를 구현하게 된다. 그리고, 적색, 녹색, 청색 형광체(26)가 각각 도포된 3개의 방전셀들의 조합으로 한 화소의 칼러를 구현한다.
도 2는 도 1에 도시된 방전셀(30)을 포함하는 PDP의 전체적인 전극 배치 구조를 도시한 것이다. 도 2에서 방전셀(30)은 스캔 전극 라인들(Y1 내지 Ym), 서스테인 전극 라인들(Z1 내지 Zm) 및 데이터 전극 라인들(X1 내지 Xn)의 교차 지점마다 구성됨을 알 수 있다.
스캔 전극 라인들(Y1 내지 Ym)은 스캔 펄스와 서스테인 펄스를 공급하여 방전셀들(30)이 라인 단위로 스캔되게 함과 아울러 방전셀들(30)에서 방전이 유지되게 한다. 서스테인 전극 라인들(Z1 내지 Zm)은 공통적으로 서스테인 펄스를 공급하여 상기 스캔 전극 라인들(Y1 내지 Ym)과 함께 방전셀들(30)에서 방전이 유지되게 한다. 데이터 전극 라인들(X1 내지 Xn)은 상기 스캔 펄스와 동기되는 데이터 펄스를 라인 단위로 공급하여 데이터 펄스의 논리값에 따라 방전이 유지될 방전셀들(30)이 선택되게 한다.
이러한 PDP 구동 방법으로는 어드레스 기간과 디스플레이 기간, 즉 서스테인 기간으로 분리되어 구동되게 하는 ADS(Address and Display Separation) 구동 방법이 대표적이다. ADS 구동 방법에서는 한 프레임을 비디오 데이터의 각 비트에 해당하는 다수의 서브필드들로 분할하고, 그 서브필드들 각각을 다시 리셋 기간 및 어드레스 기간과 서스테인 기간으로 분할한다. 이러한 서브필드들 각각은 리셋 기간(RPD) 및 어드레스 기간(APD)은 동일하게 부여하고 서스테인 기간(SPD)에 서로 다른 가중치를 부여한다. 이에 따라, PDP는 비디오 데이터에 따라 방전을 유지하는 서스테인 기간들의 조합으로 그 비디오 데이터에 해당하는 계조를 표현한다.
도 3은 다수의 서브필드들 중 한 서브필드(SF1)에서 도 2에 도시된 PDP에 공급되는 일반적인 구동 파형을 도시한 것이다.
도 3과 같이 PDP는 리셋 기간(RPD)에서 리셋 펄스(RP)을 이용하여 전면 라이팅 방전이 발생되게 한 후 벽전하를 소거하여 모든 방전셀들(30)을 벽전하가 잔류하는 오프 상태로 초기화시킨다. 이를 위하여, 스캔 전극 라인들(Y1 내지 Ym)에는 리셋 펄스(RP)로서, 스텝 전압(Vs)을 기준으로 피크 전압(Vr)으로 서서히 증가하는 상승 램프 펄스와 기저 전압(0V)으로 서서히 감소하는 하강 램프 펄스가 공급된다. 상승 램프 펄스에 의해 모든 방전셀들(30)에서는 1차 다크(Dark) 방전이 발생한다. 그 다음, 하강 램프 펄스와 서스테인 전극 라인들(Z1 내지 Zm)에 공급되는 바이어스 펄스(BP)에 의해 모든 방전셀들(30)에서는 2차 다크 방전이 발생한다. 이어서, 하강 램프 펄스에 따라 스캔 전극 라인들(Y1 내지 Ym) 및 서스테인 전극 라인들(Z1 내지 Zm)에 형성된 벽전하가 감소함으로써 모든 방전셀들(30)은 벽전하가 잔류하는 오프 상태로 초기화된다. 이러한 리셋 기간(RPD)에서 데이터 전극 라인들(X1 내지 Xn)의 전압은 기저 전압(0V)으로 고정된다.
어드레스 기간(APD)에서 스캔 전극 라인들(Y1 내지 Ym)에는 라인 단위로 스캔 펄스(SP)가 공급됨과 아울러 그 스캔 펄스(SP)에 동기하여 데이터 전극 라인들(X1 내지 Xn) 각각에 데이터 펄스(DP)가 선택적으로 공급된다. 이에 따라, 스캔 펄스(SP)와 함께 데이터 펄스(DP)가 공급된 방전셀들에서는 어드레스 방전이 발생됨으로써 다음의 서스테인 방전을 위한 벽전하가 충분히 형성된 온 상태가 된다. 반면에, 스캔 펄스(SP)와 함께 데이터 펄스(DP)가 공급되지 않은 방전셀들에서는 어드레스 방전이 발생되지 않음으로써 오프 상태를 유지한다.
서스테인 기간(SPD)에서 스캔 전극 라인들(Y1 내지 Ym)과 서스테인 전극 라인들(Z1 내지 Zm)에 교번적으로 Y 및 Z 서스테인 펄스(SUSPy, SUSPz)를 공급하여 상기 어드레스 기간(APD)에서 결정된 방전셀의 상태를 유지한다. 구체적으로, 어드레스 기간(APD)에서 벽전하가 충분히 형성된 온 상태의 방전셀들은 Y 및 Z 서스테인 펄스(SUSPy, SUSPz)에 의한 방전으로 온 상태를 유지하고, 오프 상태의 방전셀들은 방전없이 오프 상태를 유지한다.
이러한 서스테인 기간(SPD)에 이은 소거 기간(EPD)에서 서스테인 전극 라인들(Z1 내지 Zm)에 소거 펄스(EP)를 공급하여 소거 방전을 일으킴으로써 모든 방전셀들(30)에 존재하는 벽전하가 소거되게 한다.
이러한 구동 파형들을 도 2에 도시된 PDP에 공급하기 위하여 구동 장치는 도 4 및 도 5에 도시된 바와 같이 PDP(40)의 배면 측에 위치하는 방열판(64)의 배면에 설치된다.
도 4 및 도 5에 도시된 PDP의 구동 장치는 PDP(40)의 스캔 전극 라인들(Y1 내지 Ym)을 구동하기 위한 Y 구동 보드(45)와, 서스테인 전극 라인들(Z1 내지 Zm)을 구동하기 위한 Z 서스테이너 보드(48)와, 데이터 전극 라인들(X1 내지 Xm)을 구동하기 위한 데이터 드라이버 보드(50)와, 상기 Y 구동 보드(45)와 Z 서스테이너 보드(48) 및 데이터 드라이버 보드(50)를 제어하기 위한 컨트롤 보드(42)와, 상기 보드들(42, 45, 48, 50) 각각에 전원을 공급하는 전원 보드(미도시)를 구비한다.
Y 구동 보드(45)는 PDP(40)의 도 3에 도시된 리셋 펄스(RP) 및 스캔 펄스(SP)를 발생하는 스캔 드라이버 보드(44)와, Y 서스테인 펄스(SUSPy)를 발생하는 Y 서스테이너 보드(46)를 구비한다. 스캔 드라이버 보드(44)는 Y 가요성 인쇄 필름(Flexible Printed Circuit; 이하, FPC라 함)(51)를 경유하여 스캔 펄스(SP)를 PDP(40)의 스캔 전극 라인들(Y1 내지 Ym)에 공급한다. Y 서스테이너 보드(46)는 스캔 드라이버 보드(44) 및 Y FPC(51)를 경유하여 Y 서스테인 펄스(SUSPy)를 스캔 전극 라인들(Y1 내지 Ym)에 공급한다.
Z 서스테이너 보드(48)는 도 3에 도시된 바이어스 펄스(BP) 및 Z 서스테인 펄스(SUSz)를 발생하고 Z FPC(52)를 경유하여 PDP(40)의 서스테인 전극 라인들(Z1 내지 Zm)에 공급한다.
데이터 드라이버 보드(50)는 도 3에 도시된 데이터 펄스(DP)를 발생하고 X FPC(54)를 경유하여 PDP(40)의 데이터 전극 라인들(X1 내지 Xn)에 공급한다.
컨트롤 보드(42)는 X, Y, Z 타이밍 제어 신호들 각각을 발생한다. 그리고, 컨트롤 보드(42)는 제1 FPC(56)를 경유하여 Y 타이밍 제어 신호를 Y 구동 보드(45)로, 제2 FPC(58)를 경유하여 Z 타이밍 제어 신호를 Z 서스테이너 보드(48)로, 제3 FPC(60)를 경유하여 X 타이밍 제어신호를 데이터 드라이버 보드(50)로 공급한다.
도 6은 서스테인 방전 전압을 회수하기 위하여 Y 및 Z 서스테이너 보드(46,48)내에 설치되는 에너지 회수회로를 나타내는 도면이다.
도 6를 참조하면, 제 1 및 제 2 에너지 회수회로(32, 34)는 패널 커패시터(Cp)를 사이에 두고 서로 대칭적으로 설치된다. 이 때, 제 1 에너지 회수회로(32)는 Y 서스테이너 보드(46)에 설치되고, 제 2 에너지 회수회로(34)는 Z 서스테이너 보드(48)에 설치된다. 여기서, 패널 커패시터(Cp)는 스캔전극(Y)과 서스테인전극(Z) 사이에 형성되는 정전용량을 등가적으로 나타낸 것이다.
제 1 에너지 회수회로(32)는 스캔전극(Y)에 서스테인펄스를 공급한다. 제 2 에너지 회수회로(34)는 제 1 에너지 회수회로(32)와 교번되게 동작하면서 스캔전극(Y)에 공급되는 서스테인펄스와 다른 위상을 가지는 서스테인펄스를 서스테인전극(Z)에 공급한다.
제 1 및 제 2 에너지 회수회로(32,34)는 패널 커패시터(Cp)와 소스 커패시터(Cs) 사이에 접속된 인덕터(L)와, 소스 커패시터(Cs)와 인덕터(L) 사이에 병렬로 접속된 제 1 및 제 3 스위치(S1, S3)와, 패널 커패시터(Cp)와 인덕터(L) 사이에 병렬로 접속된 제 2 및 제 4 스위치(S2, S4)를 구비한다.
제 2 스위치(S2)는 서스테인 전압원(Vs)에 접속되고, 제 4 스위치(S4)는 기저전압원(GND)에 접속된다. 여기서, 제 2 및 4 스위치(S2, S4)는 내압이 적어도 2Vs 이상이어야 한다.
소스 커패시터(Cs)는 서스테인 방전시 패널 커패시터(Cp)에 충전되는 전압을 회수하여 충전함과 아울러 충전된 전압을 패널 커패시터(Cp)에 재공급한다. 소스커패시터(Cs)에는 서스테인 전압원(Vs)의 절반값에 해당하는 Vs/2의 전압이 충전된다. 인덕터(L)는 패널 커패시터(Cp)와 함께 공진회로를 형성한다. 제 1 내지 제 4 스위치(S1 내지 S4)는 전류의 흐름을 제어한다.
한편, 제 1 및 제 2 스위치(S1, S2)와 인덕터(L)의 사이에는 각각 설치된 제 5 및 제 6 다이오드(D5, D6)는 전류가 역방향으로 흐르는 것을 방지한다.
이러한, 제 1 및 제 2 에너지 회수회로(32, 34) 중 제 1 에너지 회수회로(32) 구동을 도 7에 도시된 구동 파형을 참조하여 설명하기로 한다.
도 7은 제 1 에너지 회수회로(32)의 구동파형도를 나타내는 도면이다.
T1 기간 이전에 패널 커패시터(Cp)에는 0 볼트의 전압이 충전됨과 아울러 소스 커패시터(Cs)에는 Vs/2의 전압이 충전되어 있다고 가정하여 동작과정을 상세히 설명하기로 한다.
T1 기간에는 제 1 스위치(S1)가 턴-온(Turn-on)되어 소스 커패시터(Cs)로부터 제 1 스위치(S1), 인덕터(L) 및 패널 커패시터(Cp)로 이어지는 전류 패스가 형성된다. 전류패스가 형성되면 소스 커패시터(Cs)에 충전된 Vs/2의 전압은 패널 커패시터(Cp)로 공급된다. 이때, 인턱터(L)와 패널 커패시터(Cp)가 직렬 공진회로를 형성하기 때문에 패널 커패시터(Cp)에는 소스 커패시터(Cs) 전압의 두배인 Vs 전압이 충전된다.
T2 기간에는 제 2 스위치(S2)가 턴-온된다. 제 2 스위치(S2)가 턴-온되면 서스테인 전압원의 전압(Vs)이 스캔전극(Y)에 공급된다. 스캔전극(Y)에 공급되는 서스테인 전압원의 전압(Vs)은 패널 커패시터(Cp)의 전압이 서스테인 전압원 이하로 떨어지는 것을 방지하여 서스테인 방전이 정상적으로 일어나도록 한다. 한편, 패널 커패시터(Cp)의 전압은 T1기간에 Vs까지 상승하였기 때문에 서스테인 방전을 일으키기 위해 외부에서 공급해 주는 구동전력은 최소화된다.
T3 기간에는 제 1 스위치(S1)가 턴-오프(Turn-off)된다. 이때, 스캔전극(Y)은 T3의 기간동안 서스테인 전압원의 전압(Vs)을 유지한다. T4 기간에는 제 2 스위치(S2)가 턴-오프됨과 아울러 제 3 스위치(S3)가 턴-온된다. 제 3 스위치(S3)가 턴-온되면 패널 커패시터(Cp)로부터 인덕터(L) 및 제 3 스위치(S3)를 통해 소스 커패시터(Cs)로 이어지는 전류 패스가 형성되어 패널 커패시터(Cp)에 충전된 전압이 소스 커패시터(Cs)로 회수된다. 이때, 소스 커패시터(Cs)에는 Vs/2의 전압이 충전된다.
T5 기간에는 제 3 스위치(S3)가 턴-오프됨과 아울러 제 4 스위치(S4)가 턴-온된다. 제 4 스위치(S4)가 턴-온되면 패널 커패시터(Cp)와 기저전압원(GND)간의 전류패스가 형성되어 패널 커패시터(Cp)의 전압이 0볼트로 하강한다. T6 기간에는 T5 상태를 일정 시간동안 유지한다. 실제로, 스캔전극(Y) 및 서스테인전극(Z)에 공급되는 교류 구동펄스는 T1 내지 T6 기간이 주기적으로 반복되면서 얻어지게 된다.
한편, 제 2 에너지 회수회로(32)는 제 1 에너지 회수회로(32)와 교번적으로 동작하면서 패널 커패시터(Cp)에 도 8과 같이 구동전압을 교번적으로 공급하게 된다. 따라서, 패널 커패시터(Cp)에는 도 8과 같이 서로 반대 극성을 가지는 서스테인 펄스전압(Vs,-Vs)이 공급되게 된다. 이러한 패널 커패시터(Cp)에 서로 반대 극성을 가지는 서스테인 펄스전압(Vs,-Vs)이 공급될때마다 방전셀들에서 서스테인 방전이 일어나게 된다.
하지만, 종래의 제 1 및 제 2 에너지 회수회로(32, 34) 각각이 Y 서스테이너 보드(46)와 Z 서스테이너 보드(48)로 분리되어 설치됨으로써 많은 회로부품들(스위칭소자등)이 필요함과 아울러 소비전력이 증가하게 된다. 이에 따라, 종래의 PDP 모듈은 그 구성이 복잡하고 제조 원가가 높다는 단점이 있다. 또한, 종래의 제 1 및 제 2 에너지 회수회로(32,34)의 각 부품들은 열을 발생하게 되는데 특히, 인덕터(L)에 의한 코일 발열이 심각하게 발생하여 회로를 열화 시키는 단점이 있다.
따라서, 본 발명의 목적은 서스테이너 보드를 통합함과 아울러 회로의 열화를 방지할 수 있도록 한 플라즈마 디스플레이 패널 모듈을 제공하는데 있다.
도 1은 일반적인 3전극 교류 방식 플라즈마 디스플레이 패널의 방전셀을 도시한 사시도.
도 2는 일반적인 플라즈마 디스플레이 패널의 전체적인 전극 배치도.
도 3은 도 2에 도시된 플라즈마 디스플레이 패널의 구동 파형도.
도 4는 종래 플라즈마 디스플레이 패널 모듈의 배면 구조를 도시한 도면.
도 5는 도 4에 플라즈마 디스플레이 패널 모듈의 단면도.
도 6은 서스테인 방전 전압을 회수하기 위하여 설치되는 종래의 에너지 회수 회로를 나타내는 도면.
도 7은 도 6에 도시된 에너지 회수회로의 구동 파형도.
도 8은 도 6에 도시된 에너지 회수회로에 의하여 패널 커패시터에 인가되는 전압을 나타내는 파형도.
도 9는 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널 모듈의 배면 구조를 도시한 도면.
도 10은 도 9에 도시된 플라즈마 디스플레이 패널 모듈의 단면도.
도 11은 인쇄회로기판에 인덕터를 형성하기 위한 도전 패턴을 나타내는 도면.
도 12는 도 9에 도시된 플라즈마 디스플레이 패널 모듈의 Y-Z 서스테이너 보드내에 있는 통합 에너지 회수회로를 나타내는 도면.
도 13은 도 9에 도시된 플라즈마 디스플레이 패널 모듈의 패스 PCB를 자세히 나타내는 도면.
도 14는 도 12에 도시된 통합 에너지 회수회로의 구동 파형도.
<도면의 주요부분에 대한 부호의 간단한 설명>
10 : 상부 기판 18 : 하부 기판
12A : 스캔 전극 12B : 서스테인 전극
14 : 상부 유전체층 16 : 보호막
20 : 데이터 전극 22 : 하부 유전체층
24 : 격벽 26 : 형광체
30 : 방전셀 32 : 제 1 에너지 회수 회로
34 : 제 2 에너지 회수 회로 40, 70 : PDP
42, 72 : 컨트롤 보드 44, 73 : 스캔 드라이버 보드
45 : Y 구동 보드 46 : Y 서스테이너 보드
48 : Z 서스테이너 보드 50, 80 : 데이터 드라이버 보드
51, 52, 54, 56, 58, 60, 76, 78, 82, 84, 88 : FPC
83 : 패스 PCB 60, 90 : 상판
62, 92 : 하판 64, 86 : 방열판
74 : Y-Z 서스테이너 보드 75 : 커넥터
100 : Y-Z 통합 보드 110 : 전원공급부
112 :충방전부
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 플라즈마 디스플레이 모듈은 스캔전극 라인들 및 서스테인전극 라인들을 포함하는 플라즈마 디스플레이 패널과; 스캔 전극 라인들에 공급되어질 제 1 서스테인 펄스와, 상기 서스테인 전극 라인들에 공급되어질 제 2 서스테인 펄스를 발생하는 통합 서스테이너 보드와; 통합 서스테이너 보드와 상기 서스테인 전극 라인들을 연결함과 아울러 상기 통합 서스테이너 보드와 접속된 인덕터가 형성된 패스 보드를 구비한다.
상기 통합 서스테이너 보드는 인덕터를 경유하여 상기 패널에 충/방전 경로를 제공하기 위한 충방전부와, 패널에 서스테인전압 및 기저전압을 공급하기 위한 전원 공급부를 구비한다.
상기 충방전부는 패널에 병렬로 접속되어, 상기 서스테인전극으로부터 회수된 전압이 상기 스캔전극으로 공급되게 하는 제 1 스위치 및 상기 스캔전극으로부터 회수된 전압이 상기 서스테인전극으로 공급되게 하는 제 2 스위치를 구비한다.
상기 제 1 스위치 및 제 2 스위치 각각은 서로 상이한 방향으로 형성되는 내부 다이오드를 구비한다.
상기 전원 공급부는 스캔전극과 서스테인 전압 공급라인 사이에 접속된 제 1 스위치와, 스캔전극과 기저전압 공급라인 사이에 접속된 제 2 스위치와, 서스테인전극과 상기 서스테인 전압 공급라인 사이에 접속된 제 3 스위치와, 서스테인전극과 상기 기저전압 공급라인 사이에 접속된 제 4 스위치를 구비한다.
상기 패스 보드는 인쇄 회로 기판인 것을 특징으로 한다.
상기 인덕터는 상기 인쇄 회로 기판 상에 도전 패턴으로 형성되는 것을 특징으로 한다.
상기 인덕터는 지그재그 패턴 및 나선형 패턴 중 어느 하나의 패턴을 포함하도록 형성되는 것을 특징으로 한다.
상기 플라즈마 디스플레이 패널로부터의 열을 방출시키기 위한 방열판과; 스캔 전극 라인들에 공급되어질 스캔 펄스를 발생하는 스캔 드라이버 보드와; 스캔 드라이버 보드와 상기 통합 서스테이너 보드를 접속시키기 위한 커넥터와; 스캔 드라이버 보드와 상기 스캔 전극 라인들 사이에 접속되고, 상기 패스 보드와 상기 서스테인 전극 라인들 사이에 접속된 가요성 인쇄 필름을 더 구비한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 9 내지 도 14를 참조하여 상세히 설명하기로 한다.
도 9는 본 발명의 실시 예에 따른 PDP 모듈을, 도 10은 도 9에 도시된 PDP 모듈의 단면 구조를 도시한 것이다.
도 9 및 도 10에 도시된 PDP 모듈은 PDP(70)와, PDP(70)의 배면에 설치된 방열판(86)과, 방열판(86)의 배면에 설치된 Y-Z 통합 보드(100) 및 데이터 드라이버 보드(80)와 콘트롤 보드(72) 및 상기 보드들(100, 80, 72) 각각에 전원을 공급하는 전원 보드(미도시)와, Y-Z 통합 보드(100)와 PDP(70)의 서스테인 전극 라인들(Z1 내지 Zm)을 전기적으로 접속시킴과 아울러 Y-Z 통합 보드(100) 내에 설치되는 에너지 회수회로 중 인덕터(L)가 분리되어 패터닝된 패스 인쇄 회로 기판(Printed Circuit Board : 이하 "PCB"라 함)를 구비한다.
PDP(70)는 상판(90)과 하판(92)이 가스 방전 공간을 마련하면서 합착된 구조를 갖는다. 여기서, 상판(90)에는 도 2와 같이 스캔 전극 라인들(Y1 내지 Ym)과 서스테인 전극 라인들(Z1 내지 Zm)이 나란하게 형성되고, 하판(92)에는 데이터 전극 라인들(X1 내지 Xn)이 형성된다. 또한, 상판(90)의 일측부에는 Y 패드 영역(94)이 마련되어 스캔 전극 라인들과 접속된 Y 패드들(미도시)이, 다른측부에는 Z 패드 영역(96)이 마련되어 서스테인 전극 라인들(미도시)과 접속된 Z 패드들(미도시)이 형성된다. 그리고, 하판(92)의 일측부에는 X 패드 영역(미도시)이 마련되어 데이터 라인들과 접속된 X 패드들(미도시)이 형성된다. 이러한 상판(90)과 하판(92)은 상기 Y 패드 영역(94) 및 Z 패드 영역(96)과 X 패드 영역(미도시)이 노출되도록 합착된다.
방열판(86)은 PDP(70)에서 발생되는 열이 쉽게 외부로 방출되게 한다. 이를 위하여, 방열판(86)은 PDP(70)의 배면과 전체적으로 중첩되도록 설치된다.
컨트롤 보드(72)는 X, Y, Z 타이밍 제어 신호들 각각을 발생한다. 그리고, 컨트롤 보드(72)는 제1 FPC(76)를 경유하여 Y 및 Z 타이밍 제어 신호를 Y-Z 통합 보드(100)로, 제2 FPC(78)를 X 타이밍 제어 신호를 데이터 드라이버 보드(80)로 공급한다.
데이터 드라이버 보드(80)는 컨트롤 보드(72)로부터의 X 타이밍 제어 신호를 이용하여 도 3과 같이 데이터 펄스(DP)를 발생하고 X FPC(88)를 경유하여 PDP(70)의 데이터 전극 라인들에 공급한다. 여기서, X FPC(88)는 데이터 드라이버 보드(80)와 PDP(70)에 마련된 X 패드 영역(미도시)에 접속된다.
Y-Z 통합 보드(100)는 스캔 드라이버 보드(73) 및 Y-Z 서스테이너 보드(74)와, 두 보드를(73, 74)를 접속시키기 위한 커넥터(75)로 구성된다.
스캔 드라이버 보드(73)는 컨트롤 보드(72)로부터의 Y 타이밍 제어 신호를 이용하여 도 3과 같이 리셋 기간(APD)에서 스캔 전극 라인들에 공급되어질 리셋 펄스(RP)를, 어드레스 기간(APD)에서 공급되어질 스캔 펄스(SP)를 발생한다. 그리고, 스캔 드라이버 보드(73)는 Y FPC(82)를 경유하여 리셋 펄스(RP) 및 스캔 펄스(SP)를 PDP(70)의 스캔 전극 라인들에 공급한다.
여기서, Y FPC(82)는 도 10과 같이 스캔 드라이버 보드(73)와 PDP(70)의 Y 패드 영역(94)에 접속된다.
Y-Z 서스테이너 보드(74)는 컨트롤 보드(72)로부터의 Y 및 Z 타이밍 제어 신호를 이용하여 도 3과 같이 서스테인 기간(SPD)에서 스캔 전극 라인들에 공급되어질 Y 서스테인 펄스(SUSPy)를, 그 Y 서스테인 펄스(SUSPy)와 교번하여 서스테인 전극 라인들에 공급되어질 Z 서스테인 펄스(SUSPz)를 발생한다. 그리고, Y-Z 서스테이너 보드(74)는 도 3과 같이 리셋 기간(RPD) 및 어드레스 기간(APD)에서 서스테인 전극 라인들에 공급되어질 바이어스 펄스(BP)를 발생한다. 이를 위하여, Y-Z 서스테이너 보드(74)는 Y 서스테인 펄스(SUSPy)를 발생하는 Y 서스테인 회로(미도시)와, 바이어스 펄스(BP) 및 Z 서스테인 펄스(SUSPz)를 발생하는 Z 서스테인 회로(미도시)를 구비한다. 이러한 Y-Z 서스테이너 보드(74)는 Y 서스테인 펄스(SUSPy)를 커넥터(75) -> 스캔 드라이버 보드(73) -> Y FPC(82)를 경유하여 PDP(70)의 스캔 전극 라인들에 공급한다. 그리고, Y-Z 서스테이너 보드(74)는 바이어스 펄스(BP) 및 Z 서스테인 펄스(SUSPz)를 패스 PCB(83) 및 Z FPC(84)를 경유하여 PDP(70)의 서스테인 전극 라인들에 공급한다.
여기서, Z FPC(84)는 도 10과 같이 Y-Z 서스테이너 보드(74)와 전기적으로 접속된 패스 PCB(83)와 연결되어 PDP(70)에 마련된 Z 패드 영역(96)과 접속된다. 이 때, 패스 PCB(83) 상에는 Y-Z 서스테이너 보드(74) 내에 형성된 Y-Z 서스테인회로의 인덕터(L)가 설치된다. 즉, Y-Z 서스테인 회로의 부품중에서 열을 많이 발생시키는 인덕터(L)를 분리하여 패스 PCB(83) 상에 배치함으로써 발열을 분산시켜 Y-Z 서스테인 회로의 열화를 방지할 수 있게 된다. 이러한, 인덕터(L)는 패스 PCB(83)에 배선들이 패터닝될 때 지그재그 형태로 패터닝된다. 한편, 인덕터(L)는 지그재그 패턴 뿐만 아니라 다양한 패턴으로 형성 될 수 있다. 예를 들어, 인덕터(L)는 도 11과 같이 나선형 패턴으로 형성될 수 있다.
이와 같은, 본 발명의 실시 예에 따른 Y-Z 서스테이너 보드(74)내에 형성된 Y-Z 서스테이너 즉, 에너지 회수회로는 도 12에 도시된 바와 같이 NEC 한국특허등록, 등록번호 특0138405에서 제안된 에너지 회수회로를 이용하였다.
도 12를 참조하면, 본 발명의 실시 예에 따른 에너지 회수회로는 스캔전극(Y)과 서스테인전극(Z) 사이에 형성되는 정전용량을 등가적으로 나타내는 패널 커패시터(Cp)와, 패널 커패시터(Cp)와 접속되도록 설치되는 전원 공급부(110) 및 충방전부(112)를 구비한다.
충방전부(112)는 패널 커패시터(Cp)에 병렬로 접속된 인덕터(L), 제 7다이오드(D7) 및 제 5스위치(S5)와, 패널 커패시터(Cp)에 병렬로 접속된 제 8다이오드(D8), 제 6스위치(S6)를 구비한다. 인덕터(L), 제 7다이오드(D7) 및 제 5스위치(S5)는 패널 커패시터(Cp)의 Y측으로 전압(또는 전류)이 공급될 때 충전경로를 제공하고, 인덕터(L), 제 8다이오드(D8) 및 제 6스위치(S6)는 패널 커패시터(Cp)의 Z측으로 전압(또는 전류)이 공급될 때 충전경로를 제공한다. 여기서, 제 7다이오드(D7) 및 제 8다이오드(D8)는 역전류의 흐름을 방지하기 위하여설치된다. 인덕터(L)는 패널 커패시터(Cp)와 공진회로를 형성한다.
전원 공급부(110)는 패널 커패시터(Cp)에 서스테인 전압(Vs) 및 기저전압(GND)을 공급한다. 이를 위해, 전원 공급부(110)는 서스테인 전압원에 접속된 제 1스위치(S1) 및 제 2스위치(S2)와, 기저전압원의 공급라인에 접속된 제 3스위치(S3) 및 제 4스위치(S4)를 구비한다. 제 1스위치(S1)는 패널 커패시터(Cp)의 Y측과 접속되어 Y측에 전압이 공급될 때 턴-온된다. 제 2스위치(S2)는 패널 커패시터(Cp)의 Z측과 접속되어 Z측에 전압이 공급될 때 턴-온된다. 제 3스위치(S3)는 패널 커패시터(Cp)의 Y측과 접속되어 Y측에 기저전압이 공급될 때 턴-온된다. 제 4스위치(S4)는 패널 커패시터(Cp)의 Z측과 접속되어 Z측에 기저전압이 공급될 때 턴-온된다. 한편, 제 1 내지 제 6스위치(S1 내지 S6) 각각에는 전류의 흐름을 제어하기 위한 내부 다이오드(D1 내지 D6)가 설치된다.
여기서, 도 12에 도시된 에너지 회수회로의 부품중에서 열을 많이 발생시키는 인덕터(L)를 분리하여 도 13에 도시된 바와 같이 패스 PCB(83) 상에 배치함으로써 발열을 분산시켜 에너지 회수회로의 열화를 방지할 수 있게 된다.
이를 자세히 설명하면, 패널 상판(90)의 Y 패드들은 Y-Z 서스테인너 보드(74)의 스캔전극들(Y)과 Y FPC(82)에 의해 짧은 패스로 직접 연결된다. 그리고, 패널 상판(90)의 Z 패드들은 Y-Z 서스테이너 보드(74)의 서스테인전극들(Z)과 패스 PCB(83)로 패널의 가로폭에 걸쳐서 연결되어 Z FPC(84)에 의해 연결된다. 이 때, 에너지 회수회로의 부품중에서 열을 많이 발생시키는 인덕터(L)를 분리하여 패스 PCB(83) 상에 포함시켜 구동한다. 즉, 도 13에 도시된 바와 같이 패스 PCB(83)한 층(83a)에 코일을 패터닝해서 인턱터(L)을 만들고, 다른 층(83b)에 원래의 목적대로 Y-Z 서스테이너 보드(74)에서 패널(70)쪽으로 서스테인 패스를 설계하는 것이다. 즉, 패스 PCB(83)는 Y-Z 서스테이너 보드(74)의 Z 서스테인 펄스(SUSPz) 출력단자와 패널 상판(90)의 Z 패드들 사이를 전기적으로 연결시키게 된다. 또한, 패스 PCB(83)는 패스 PCB(83) 상에 별도로 P1-P1', P2-P2' 패스를 형성시킴으로써 에너지 회수회로의 발열을 분산시켜 에너지 회수회로의 열화를 방지할 수 있게 된다.
도 14는 도 12에 도시된 에너지 회수회로의 구동파형도를 나타내는 도면이다.
T1 기간 이전에 패널 커패시터(Cp)의 Y측에 +Vs의 전압이 충전되었다고 가정한다. 그리고, 패널 커패시터(Cp)의 Y측을 정극성으로 설정하고 패널 커패시터(Cp)의 Z측을 부극성을 설정하여 동작과정을 상세히 설명하기로 한다.
T1 기간에 제 6스위치(S6)가 턴-온된다. 제 6스위치(S6)가 턴-온되면 패널 커패시터(Cp)의 Y측, 인덕터(L), 제 8다이오드(D8) 및 제 6스위치(S6)를 경유하여 패널 커패시터(Cp)의 Z측으로 접속되는 방전경로가 형성된다. 이때, 패널 커패시터(Cp)의 Y측의 +Vs의 전압이 방전경로를 경유하여 패널 커패시터(Cp)의 Z측으로 공급된다. 이때, 인덕터(L) 및 패널 커패시터(Cp)가 공진회로를 형성하기 때문에 패널 커패시터(Cp)의 Z측은 -Vs의 전압까지 하강한다. 여기서, 패널 커패시터(Cp)의 Z측에 충전된 -Vs의 전압은 Y측을 기준으로 한 상대적인 전압이다.(실제, Z측에는 Vs의 전압이 충전되게 된다)
T2 기간에 제 2 및 제 3스위치(S2,S3)가 턴-온된다. 제 2 및 제3스위치(S2,S3)가 턴-온되면 서스테인 전압원(Vs), 제 2스위치(S2), 패널 커패시터(Cp)의 Z측, Y측 및 제 3스위치(S3)를 경유하여 기저전압원(GND)으로 이어지는 전류패스가 형성된다. 이때, 패널 커패시터(Cp)의 Z측으로 Vs의 전압(Y측을 기준으로 -Vs의 전압)이 공급된다. T2 기간에 패널 커패시터(Cp)의 Z측으로 공급되는 서스테인 전압(Vs)은 패널 커패시터(Cp)의 Z측 전압을 서스테인 전압(Vs)으로 유지하면서 안정적인 서스테인 방전이 일어나도록 한다.
T3 기간에는 제 5스위치(S5)가 턴-온된다. 제 5스위치(S5)가 턴-온되면 패널 커패시터(Cp)의 Z측, 제 5스위치(S5), 제 7다이오드(D7) 및 인덕터(L)를 경유하여 패널 커패시터(Cp)의 Y측으로 접속되는 방전경로가 형성된다. 이때, 패널 커패시터(Cp)의 Z측의 -Vs전압이 방전경로를 경유하여 패널 커패시터(Cp)의 Y측으로 공급된다. 여기서, 인덕터(L) 및 패널 커패시터(Cp)가 공진회로를 형성하기 때문에 패널 커패시터(Cp)의 Y측은 Vs의 전압까지 상승한다.
T4 기간에는 제 1 및 제 4스위치(S1,S4)가 턴-온된다. 제 1 및 제 4스위치(S1,S4)가 턴-온되면 서스테인 전압원(Vs), 제 1스위치(S1), 패널 커패시터(Cp)의 Y측, Z측 및 제 4스위치(S4)를 경유하여 기저전압원(GND)으로 이어지는 전류패스가 형성된다. 이때, 패널 커패시터(Cp)의 Y측으로 Vs의 전압이 공급된다. T4 기간에 패널 커패시터(Cp)의 Y측으로 공급되는 서스테인 전압(Vs)은 패널 커패시터(Cp)의 Y측 전압을 서스테인 전압(Vs)으로 유지하면서 안정적인 서스테인 방전이 일어나도록 한다. 실제 도 11에 도시된 에너지 회수회로는 T1 내지 T4의 기간을 반복하면서 패널 커패시터(Cp)의 전압을 충/방전한다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널 모듈은 Y 서스테인 회로와 Z 서스테인 회로를 하나의 보드에 통합시킴으로써 회보 보드의 구성을 간소화할 수 있게 된다. 또한, 본 발명에 따른 플라즈마 디스플레이 패널 모듈은 Y 및 Z 서스테인 회로가 통합된 Y-Z 서스테이너 보드내의 에너지 회수회로의 부품중 열을 많이 발생시키는 인덕터를 분리시킨다. 이러한 인덕터를 Y-Z 서스테이너 보드와 패널의 Z 전극라인들과 연결시키기 위한 패스 PCB상에 분리 배치 시킴으로써 에너지 회수회로의 발열을 분산시켜 에너지 회수회로의 열화를 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (9)

  1. 스캔전극 라인들 및 서스테인전극 라인들을 포함하는 플라즈마 디스플레이 패널과;
    상기 스캔 전극 라인들에 공급되어질 제 1 서스테인 펄스와, 상기 서스테인 전극 라인들에 공급되어질 제 2 서스테인 펄스를 발생하는 통합 서스테이너 보드와;
    상기 통합 서스테이너 보드와 상기 서스테인 전극 라인들을 연결함과 아울러 상기 통합 서스테이너 보드와 접속된 인덕터가 형성된 패스 보드를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널 모듈.
  2. 제 1 항에 있어서,
    상기 통합 서스테이너 보드는,
    상기 인덕터를 경유하여 상기 패널에 충/방전 경로를 제공하기 위한 충방전부와,
    상기 패널에 서스테인전압 및 기저전압을 공급하기 위한 전원 공급부를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널 모듈.
  3. 제 2 항에 있어서,
    상기 충방전부는,
    상기 패널에 병렬로 접속되어, 상기 서스테인전극으로부터 회수된 전압이 상기 스캔전극으로 공급되게 하는 제 1 스위치 및 상기 스캔전극으로부터 회수된 전압이 상기 서스테인전극으로 공급되게 하는 제 2 스위치를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널 모듈.
  4. 제 3 항에 있어서,
    상기 제 1 스위치 및 제 2 스위치 각각은 서로 상이한 방향으로 형성되는 내부 다이오드를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널 모듈.
  5. 제 2 항에 있어서,
    상기 전원 공급부는,
    상기 스캔전극과 서스테인 전압 공급라인 사이에 접속된 제 1 스위치와,
    상기 스캔전극과 기저전압 공급라인 사이에 접속된 제 2 스위치와,
    상기 서스테인전극과 상기 서스테인 전압 공급라인 사이에 접속된 제 3 스위치와,
    상기 서스테인전극과 상기 기저전압 공급라인 사이에 접속된 제 4 스위치를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널 모듈.
  6. 제 1 항에 있어서,
    상기 패스 보드는 인쇄 회로 기판인 것을 특징으로 하는 플라즈마 디스플레이 패널 모듈.
  7. 제 6 항에 있어서,
    상기 인덕터는 상기 인쇄 회로 기판 상에 도전 패턴으로 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널 모듈.
  8. 제 7 항에 있어서,
    상기 인덕터는 지그재그 패턴 및 나선형 패턴 중 어느 하나의 패턴을 포함하도록 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널 모듈.
  9. 제 1 항에 있어서,
    상기 플라즈마 디스플레이 패널로부터의 열을 방출시키기 위한 방열판과;
    상기 스캔 전극 라인들에 공급되어질 스캔 펄스를 발생하는 스캔 드라이버 보드와;
    상기 스캔 드라이버 보드와 상기 통합 서스테이너 보드를 접속시키기 위한 커넥터와;
    상기 스캔 드라이버 보드와 상기 스캔 전극 라인들 사이에 접속되고, 상기 패스 보드와 상기 서스테인 전극 라인들 사이에 접속된 가요성 인쇄 필름을 더 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널 모듈.
KR1020030030573A 2003-05-14 2003-05-14 플라즈마 디스플레이 패널 모듈 KR20040098265A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030030573A KR20040098265A (ko) 2003-05-14 2003-05-14 플라즈마 디스플레이 패널 모듈

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030030573A KR20040098265A (ko) 2003-05-14 2003-05-14 플라즈마 디스플레이 패널 모듈

Publications (1)

Publication Number Publication Date
KR20040098265A true KR20040098265A (ko) 2004-11-20

Family

ID=37376176

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030030573A KR20040098265A (ko) 2003-05-14 2003-05-14 플라즈마 디스플레이 패널 모듈

Country Status (1)

Country Link
KR (1) KR20040098265A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100690636B1 (ko) * 2005-09-08 2007-03-09 엘지전자 주식회사 플라즈마 디스플레이 패널을 위한 구동 회로 모듈
KR100943900B1 (ko) * 2003-05-23 2010-02-24 엘지전자 주식회사 플라즈마 디스플레이 패널 모듈

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100943900B1 (ko) * 2003-05-23 2010-02-24 엘지전자 주식회사 플라즈마 디스플레이 패널 모듈
KR100690636B1 (ko) * 2005-09-08 2007-03-09 엘지전자 주식회사 플라즈마 디스플레이 패널을 위한 구동 회로 모듈

Similar Documents

Publication Publication Date Title
KR100943900B1 (ko) 플라즈마 디스플레이 패널 모듈
KR100489876B1 (ko) 플라즈마 디스플레이 패널
KR100421670B1 (ko) 플라즈마 디스플레이 패널의 구동장치
KR100330032B1 (ko) 플라즈마 디스플레이 패널의 전력회수장치 및 이를 이용한고속 어드레싱 방법
KR100426190B1 (ko) 플라즈마 디스플레이 패널의 구동방법 및 장치
KR100489274B1 (ko) 플라즈마 디스플레이 패널의 구동장치
US20060145959A1 (en) Plasma display apparatus and driving method thereof
EP1701328A1 (en) Plasma display apparatus and driving method thereof
EP1480194A2 (en) Energy recovery circuit and driving method thereof
KR20040098265A (ko) 플라즈마 디스플레이 패널 모듈
KR100666106B1 (ko) 플라즈마 디스플레이 장치
KR100488462B1 (ko) 에너지 회수장치 및 방법
KR100511791B1 (ko) 플라즈마 디스플레이 패널의 구동 장치 및 방법
KR100381267B1 (ko) 플라즈마 디스플레이 패널의 구동장치 및 그의 구동방법
KR100680708B1 (ko) 플라즈마 표시장치 및 그 구동방법
KR100467073B1 (ko) 플라즈마 디스플레이 패널의 구동방법 및 장치
US20080007489A1 (en) Apparatus for driving plasma display panel
KR100421674B1 (ko) 플라즈마 디스플레이 패널의 구동장치
KR20040088939A (ko) 플라즈마 디스플레이 패널 모듈
KR20040078432A (ko) 플라즈마 디스플레이 패널
EP1758081A2 (en) Plama display apparatus and driving method thereof
KR100646218B1 (ko) 플라즈마 디스플레이 패널의 구동장치
KR100480173B1 (ko) 플라즈마 디스플레이 패널의 구동방법
KR100760290B1 (ko) 플라즈마 디스플레이 패널의 구동 장치 및 그 구동 방법
KR100452690B1 (ko) 플라즈마 디스플레이 패널

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid