KR100666106B1 - 플라즈마 디스플레이 장치 - Google Patents

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Abstract

본 발명은 플라즈마 디스플레이 장치에 관한 것으로서, 에너지 회수부와, 상기 에너지 회수부에서의 회수된 전압을 어드레스 기간동안 서스테인 전극에 바이어스 전압으로 인가하는 서스테인 구동부를 포함하여 구성되어, 어드레스 기간동안 소스 캐패시터에 회수된 전압을 서스테인 전극에 바이어스 전압으로 인가함에 따라 플라즈마 디스플레이 패널의 서스테인 전압에 따라 가변되어 인가되어야 하는 바이어스 전압을 별도의 회로 추가 없이 인가할 수 있어 플라즈마 디스플레이 패널 제조 비용을 줄일 수 있다.
플라즈마 디스플레이 패널, 에너지 회수, 서스테인, 바이어스 전압

Description

플라즈마 디스플레이 장치{Plasma display panel device}
도 1 은 종래 기술에 의한 플라즈마 디스플레이 패널의 구조가 도시된 도,
도 2 는 종래 기술에 의한 플라즈마 디스플레이 패널에 인가되는 구동파형이 도시된 도,
도 3 는 종래 기술에 의한 플라즈마 디스플레이 패널의 서스테인 바이어스 전압 인가용 회로가 도시된 도,
도 4 는 본 발명에 의한 플라즈마 디스플레이 패널로 인가되는 구동파형이 도시된 도,
도 5a 는 본 발명에 의한 플라즈마 디스플레이 장치의 제 1 실시예가 도시된 도,
도 5b 는 본 발명에 의한 플라즈마 디스플레이 장치의 제 1 실시예에 따른 스위치의 타이밍이 도시된 도,
도 6a 는 본 발명에 의한 플라즈마 디스플레이 장치의 제 2 실시예가 도시된 도,
도 6b 는 본 발명에 의한 플라즈마 디스플레이 장치의 제 2 실시예에 따른 스위치의 타이밍이 도시된 도이다.
<도면의 주요 부분에 관한 부호의 설명>
Cp: 패널 캐패시터 Cs: 소스 캐패시터
ER_up: 제 1 스위치 ER_dn: 제 2 스위치
ER_pass: 패스 스위치
본 발명은 플라즈마 디스플레이 장치에 관한 것으로써, 특히 전압 회수를 위해 에너지 회수부에 구비되는 스위치의 온/오프를 조절하여 어드레스 기간동안 상기 서스테인 전극으로 바이어스 전압을 인가하는 플라즈마 디스플레이 장치 및 그 구동방법에 관한 것이다.
일반적으로 플라즈마 디스플레이 패널(Plasma Display Panel)은 He+Xe, Ne+Xe 또는 He+Ne+Xe 가스의 방전시 발생하는 147nm의 진공 자외선(VUV)에 의해 형광체를 발광시킴으로써 문자 또는 그래픽을 포함한 화상을 표시하게 된다.
도 1 은 종래 3 전극 교류 면방전형 플라즈마 디스플레이 패널의 구조를 나타낸 사시도이다. 도 1 에 도시된 바와 같이 3 전극 교유 면방전형 플라즈마 디스플레이 패널은 크게 전면기판(A)과 배면기판(B)으로 이루어진다.
상기 전면기판(A)에는 순차적으로 형성되는 스캔 전극(1) 및 서스테인 전극(2)과, 상기 스캔 전극 및 서스테인 전극위에 적층되는 유전체층(3)과, 상기 유전체층 상에 형성되는 유전체 보호층(4)으로 이루어진다.
상기 스캔 전극(1) 및 서스테인 전극(2)는 각각 상대적으로 넓은 폭을 가지고 가시광을 투과하기 위하여 투명 전극 물질(ITO)로 이루어진 투명 전극(1a, 2a)과, 상대적으로 좁은 폭을 가지며 상기 투명 전극의 면저항을 보상하기 위하여 구비되는 금속 물질로 이루어진 버스 전극(1b, 2b)으로 구성된다.
상기 스캔 전극(1) 및 서스테인 전극(2)으로 플라즈마 디스플레이 패널 구동을 위한 구동신호가 공급되면, 상기 유전체층(3)에는 벽전하가 축적되고, 상기 유전체층 보호막(4)은 스퍼터링에 의한 상기 유전체층(3)의 손상을 방지하고 2차 전자의 방출 효율을 높인다.
상기 배면기판(B)에는 상기 스캔 전극(1) 및 서스테인 전극(2)과 직교하도록 어드레스 전극(6)이 형성되고, 상기 어드레스 전극 위로 벽전하가 축적되는 유전체층(8)이 순차적으로 형성된다.
상기 유전체층(8) 상에는 방전 공간을 구획하는 격벽(7) 및 상기 격벽의 측면 및 상기 방전 공간 저면부에 도포되고 방전에 의해 발생되는 자외선에 의해 여기 발광되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하는 형광체(9)가 형성된다.
플라즈마 디스플레이 패널의 화상 계조는 하나의 프레임을 발광횟수가 다른 다수개의 서브필드로 나누어 시분할 구동한다. 상기 각 서브필드는 방전을 균일하 게 일으키기 위한 리셋 기간(R), 방전셀을 선택하기 위한 어드레스 기간(A), 방전 횟수에 따라 계조를 구현하는 서스테인 기간(S)으로 나뉘어진다.
예를 들어, 256 계조로 화상을 표시하고자 하는 경우에는 1/60초에 해당하는 프레임 기간(16.67ms)을 8개의 서브필드로 나누고, 상기 각 서브필드는 리셋 기간(R), 어드레스 기간(A), 서스테인 기간(S)으로 각각 나뉘어진다.
상기 각 서브필드의 리셋 기간(R) 및 어드레스 기간(A)은 각 서브필드 마다 동일한 반면, 상기 서스테인 기간(S)은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가한다.
도 2 는 종래 플라즈마 디스플레이 패널을 구동하기 위한 구동파형이 도시된 도이다. 도 2 를 살펴보면, 플라즈마 디스플레이 패널은 전 화면을 초기화시키기 위한 리셋기간(R), 방전 셀을 선택하기 위한 어드레스 기간(A), 선택된 셀의 방전을 유지시키기 위한 서스테인 구간(S)으로 나뉘어 구동된다.
리셋 기간(R)에 있어서, 모든 스캔 전극(Y)으로 상승 램프 파형(ramp-up)의 셋 업 신호(R_up)가 우선 인가된다. 이어서, 상기 셋업 신호(R_up)의 피크 전압보다 낮은 정극성 전압에서 떨어지기 시작하여 기저전압(GND) 또는 부극성의 특정 전압 레벨까지 하강하는 하강 램프 파형(ramp-down)의 셋 다운 신호(R_dn)이 인가된다. 상기 셋 다운 신호(R_dn)가 인가되면 방전셀 내에서는 미약한 소거 방전이 발생되어 상기 방전셀 내부에 과도하게 형성된 벽전하의 일부를 소거한다.
어드레스 기간(A)에는 부극성의 스캔 펄스(scp)가 상기 스캔 전극(Y)으로 순차적으로 인가되는 동시에 상기 스캔 펄스(scp)에 동기되어 상기 어드레스 전극(X) 으로 정극성의 데이터 펄스(dp)가 인가된다.
상기 스캔 펄스(scp)와 데이터 펄스(dp)의 전압차에 상기 리셋 기간(R)동안 형성된 벽전하에 의한 벽전압이 더해지면서 상기 데이터 펄스(dp)가 인가되는 방전셀에서는 어드레스 방전이 발생된다.
상기 서스테인 전극(Z)에는 상기 셋다운 신호(R_dn)가 인가되는 동안과 상기 어드레스 기간(A)동안 정극성의 바이어스 전압(Vzb)이 인가되어, 상기 스캔 전극(Y)과의 전압차를 줄여 오방전이 발생되지 않도록 한다.
서스테인 기간(S)동안에는 상기 스캔 전극(Y)과 서스테인 전극(Z)으로 교번되게 서스테인 펄스(sus)가 인가된다. 상기 어드레스 방전이 발생된 방전셀은 서스테인 펄스(sus)가 인가되면 상기 방전셀 내부의 벽전압에 서스테인 전압(Vs)이 더해지면서 서스테인 방전이 발생된다. 따라서 상기 어드레스 방전이 발생된 방전셀은 매 서스테인 펄스(sus)가 인가될 때마다 상기 스캔 전극(Y)과 서스테인 전극(Z)간 서스테인 방전이 발생된다.
상기한 바와 같이, 상기 서스테인 전극(Z)으로 바이어스 전압(Vzb)을 인가하기 위해서는 도 3 에 도시된 바와 같이, 바이어스 전압을 서스테인 전극이 형성된 플라즈마 디스플레이 패널로 인가하는 스위칭 소자(Fzb)를 구비하는데, 상기 플라즈마 디스플레이 패널은 전하가 축적되는 캐패시터와 같은 기능을 수행하므로, 본 명세서에서는 패널 캐패시터(Cp)로 명명한다.
이때, 상기 스위칭 소자(Fzb)는 DD-Pack과 같은 FET를 사용할 수 있고, 상기 스위칭 소자는 상기 패널 캐패시터(Cp)에 저장된 에너지를 회수하여 서스테인 기간 (S)동안 사용하도록 하는 에너지 회수부(ERC, Energy Recovery Circuit)와 상기 패널 캐패시터 사이에 구비된다.
이때, 상기 스위칭 소자(Fzb)의 드레인단은 바이어스 전압(Vzb)을 인가하는 외부 전원(Vzb)과 연결되고, 소스단은 패널 캐패시터(Cp)와 연결된다.
상기 스위칭 소자(Fzb)는 상기 스캔 전극(Y)으로 셋 다운 신호(R_dn)가 인가되기 시작하면 턴 온(turn on)되어 상기 서스테인 전극(Z)으로 바이어스 전압(Vzb)을 인가하고, 어드레스 기간(A)이 종료되면 턴 오프(turn off)되어, 상기 서스테인 전극으로의 바이어스 전압 인가를 종료시킨다.
상기 서스테인 전극(Z)으로 바이어스 전압(Vzb)을 인가하기 위해서는 상기 바이어스 전압을 공급하는 별도의 전원을 구비하고, 도통됨에 따라 상기 바이어스 전압을 인가하는 스위칭 소자(Fzb)를 구비해야 하므로 회로 효율성이 저하된다.
상기 서스테인 전극(Z)으로 인가되는 신호에 따라 각기 다른 전압원을 사용하여 서스테인 전극을 구동하는 구동 회로를 구현해야 하므로 회로 구성에 소요되는 비용이 늘어나게 된다는 문제점도 발생한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 서스테인 전극으로 인가되는 바이어스 전압을 별도의 회로 구성없이 에너지 회수부에서의 회수된 전압을 사용하여 인가함에 따라 플라즈마 디스플레이 패널을 구동하기 위한 장치 제조비용을 줄일 수 있는 플라즈마 디스플레이 장치를 제공하는 데 있다.
상기한 과제를 해결하기 위한 본 발명에 따른 플라즈마 디스플레이 장치는 에너지 회수부와, 상기 에너지 회수부에서의 상기 회수된 전압을 어드레스 기간동안 서스테인 전극에 바이어스 전압으로 인가하는 서스테인 구동부를 포함하여 구성되는 것을 특징으로 한다.
상기 서스테인 구동부는 어드레스 기간이 시작되면 무효 전류를 회수하기 위해 에너지 회수부에 구비되는 스위치를 턴 온시켜 상기 서스테인 전극으로 바이어스 전압을 인가하는 것을 특징으로 한다.
또한, 별도의 패스 스위치가 구비되는 경우, 상기 서스테인 구동부는 상기 에너지 회수부에 구비되는 스위치와 패스 스위치를 턴온시켜 서스테인 전극으로 바이어스 전압을 인가하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 플라즈마 디스플레이 장치를 설명하면 다음과 같다. 도 4 는 본 발명의 플라즈마 디스플레이 패널을 구동하기 위해 인가되는 구동 파형이 도시된 도이고, 도 5a 내지 도 6a 는 본 발명에 의한 플라즈마 디스플레이 장치의 실시예가 도시된 도이고, 도 5b 내지 도 6b 는 본 발명에 의한 플라즈마 디스플레이 장치의 스위치 타이밍도이다.
본 발명에 의한 플라즈마 디스플레이 패널은 열 방향으로 배열되어 있는 복수의 어드레스 전극(X), 행 방향으로 배열되어 있는 복수의 스캔 전극(Y) 및 서스테인 전극(Z)을 구비한다.
본 발명의 플라즈마 디스플레이 장치는 계조(Gray Scale)를 표현하기 위하여 하나의 프레임을 방전 횟수가 다른 하나 이상의 서브필드(SF)로 나누어 구동하는데, 도 4 에 도시된 바와 같이, 상기 서브필드는 크게 리셋 기간(R), 어드레스 기간(A), 서스테인 기간(S)으로 이루어진다.
상기 리셋 기간(R)에는 이전 서브필드에서 방전셀의 On/Off 여부와 관계없이 모든 방전셀에 동일하게 고전압을 인가한다.
상기 리셋 신호는 램프 형태의 전압이 증가하는 셋업 리셋 신호(R_up)와 전압이 감소하는 셋 다운 리셋 신호(R_dn)로 이루어진다. 셋 업 리셋 신호(R_up)가 인가되면, 상기 어드레스 전극(X) 및 서스테인 전극(Z)에는 정극성의 전하가 형성되고, 상기 스캔 전극(Y)에는 부극성의 전하가 형성된다.
상기 셋 업 리셋 신호(R_up)는 상기 스캔 전극(Y)으로 2회에 걸쳐 정(+)극성의 램프 파형이 인가되어 형성되는데, 이때 서스테인 전극(Z) 및 어드레스 전극(X)으로는 그라운드 레벨의 전압이 인가된다.
상기 셋 업 리셋 신호(R_up)가 인가되면 상기 스캔 전극(Y)과 서스테인 전극(Z)간 및 상기 스캔 전극(Y)과 어드레스 전극(X)간 리셋 방전이 발생하여 상기 스캔 전극(Y)으로는 부극성의 벽전하가 형성되게 된다. 상기 어드레스 전극(X)에는 정극성의 벽전하가 더 쌓이게 되고, 상기 서스테인 전극(Z)에 형성된 벽전하는 극 성은 유지하고 벽전하의 양은 감소하게 된다.
이어서 상기 셋 다운 리셋 신호(R_dn)가 인가되면 상기 스캔 전극(Y)에서 전압 감소가 발생하여 상기 스캔 전극(Y) 및 서스테인 전극(Z)간 리셋 방전이 발생된다. 상기 리셋 방전이 발생하면 상기 스캔 전극 및 서스테인 전극에 형성된 벽전하가 소거되어 어드레스 방전이 이루어지기에 적당한 양의 벽전하가 방전셀 내부에 존재하게 된다.
또한 상기 리셋 기간(R)동안 리셋 방전이 발생하면 상기 각 방전 셀 내부에는 벽전하 이외에도 프라이밍 입자가 형성되는데, 상기 방전셀 내부에 프라이밍 입자가 많이 존재하게 되면 낮은 전압을 인가하여도 방전이 쉽게 발생하게 되므로 방전 효율을 더욱더 높일 수 있게 된다.
상기 리셋 신호 인가 전에 상기 스캔 전극(Y)으로 상기 프리 리셋 신호(R_pre)가 인가되기도 하는데, 상기 프리 리셋 신호는 전압이 그라운드 레벨의 전압으로부터 부극성의 전압까지 낮아지는 램프파형의 형상을 가진다. 상기 램프 파형 인가후, 상기 프리 리셋 신호의 최저 전압 레벨을 일정 시간동안 유지한다. 상기 프리 리셋 신호의 최저 전압 레벨은 상기 셋 다운 리셋 신호(R_dn)의 최저 전압 레벨과 동일하게 설정될 수도 있고 다르게 설정될 수도 있다.
상기 스캔 전극(Y)으로 프리 리셋 신호(R_pre)가 인가되는 동안 상기 서스테인 전극(Z)으로는 정(+)극성의 바이어스 전압(Vzb')이 인가되고 어드레스 전극(X)으로는 그라운드 레벨의 전압이 인가될 수 있다.
상기 프리 리셋 신호(R_pre)가 인가되면 상기 스캔 전극(Y)과 서스테인 전극 (Z) 사이에서 약한 방전이 발생하고, 이에 따라 상기 스캔 전극(Y) 및 어드레스 전극(X)에는 정극성의 벽전하가 형성되며 서스테인 전극(Z)에는 부극성의 벽전하가 형성된다.
상기와 같이 프리 리셋 신호(R_pre)가 인가되면 상기 프리 리셋 신호 인가 직후 벽전하 분포에 의하여 셋 다운 신호(R_dn) 인가전 방전셀 내의 전극간 전압차이가 충분히 커지므로 상기 셋업 리셋 신호(R_up)의 최고 전압 레벨을 낮출 수 있게 된다.
상기 프리 리셋 신호(R_pre)가 인가되면, 상기 방전셀 내부에 하전된 프라이밍 입자가 생성되어 이후에 리셋 신호가 인가되면 충분한 양의 벽전하 생성이 가능해지고, 강방전이 아닌 약방전이 발생되어 휘점이 튀거나 점멸 현상이 생기는 것을 막을 수 있다.
상기 프리 리셋 신호(R_pre)는 매 서브필드(SF)마다 상기 리셋 신호 인가 전에 인가되도록 구성할 수도 있지만, 초기 1개 내지 3개 정도의 서브필드에 대해서만 상기 프리 리셋 신호를 인가하여 프라이밍 입자를 생성하도록 할 수 있다.
상기 프리 리셋 신호(R_pre)는 방전셀 내부에서 벽전하가 쉽게 형성되고 약방전을 통해 방전셀 초기화를 수행하기 위하여 인가되는 것이므로 하나의 프레임을 구성하는 모든 서브필드에 대하여 상기 프리 리셋 신호를 인가할 필요는 없다.
또한, 본 발명의 플라즈마 디스플레이 패널을 구동하기 위해서는 상기 매 서브필드(SF)마다 인가되는 리셋 신호가 모두 동일할 필요는 없다. 즉, 하나의 서브필드(SF) 동안 복수개의 리셋 신호가 인가될 수도 있고, 상기 리셋 신호의 최고 전 압 레벨이 상이한 리셋 신호가 인가될 수 있다.
상기 리셋 신호는 안정적으로 방전셀을 초기화시키기 위하여 상기 셋업 리셋 신호(R_up)와 셋 다운 리셋 신호(R_dn)를 1회 이상 인가하여 방전셀을 안정적으로 초기화시킬 수 있다. 하나의 서브필드(SF2)동안 인가되는 셋업 리셋 신호(R_up)와 셋 다운 리셋 신호(R_dn)가 복수개인 경우, 각 리셋 신호 사이에 상기 프리 리셋 신호(R_pre)를 인가하여 방전셀 내부에 하전된 프라이밍 입자가 충분히 형성되도록 한다.
상기 어드레스 기간(A)에는 각 방전 셀로 영상 기입이 이루어지는데, 상기 스캔 전극(Y)으로는 부극성의 스캔 펄스(scp)가 순차적으로 인가됨과 동시에 상기 스캔 펄스에 동기되어 어드레스 전극(X)으로는 정극성의 데이터 펄스(dp)가 인가된다. 이때, 상기 서스테인 전극(Z)으로는 정극성의 서스테인 전압(Vs)보다 낮은 정극성의 바이어스 전압(Vzb)이 인가된다.
상기 스캔 전극(Y)과 어드레스 전극(X)으로 각각 스캔 펄스(scp)와 데이터 펄스(dp)가 인가되면 상기 스캔 전극과 어드레스 전극간의 전압차는 방전 개시 전압을 초과하게 되어 상기 스캔 전극과 어드레스 전극간 어드레스 방전이 발생하게 된다.
상기 서스테인 기간(S)에는 상기 스캔 전극(Y) 및 서스테인 전극(Z)으로 반대 극성을 가지는 펄스(Vs) 신호를 교번적으로 인가하여 서스테인 방전을 일으켜 화면을 디스플레이 한다.
리셋 기간(R)이 종료되면 상기 스캔 전극(Y) 및 서스테인 전극(Z)에는 부(-) 극성의 벽전하가 형성되어 있고, 상기 어드레스 전극(X)으로는 정(+)극성의 벽전하가 형성되어 있다.
이 상태에서 상기 스캔 전극(Y)으로는 부(-)극성의 스캔 펄스(scp)가 상기 어드레스 전극(X)으로는 정(+)극성의 데이터 펄스(dp)가 인가되면 상기 어드레스 전극(X) 및 스캔 전극(Y)간의 전압 차이가 방전 개시 전압 이상이 되어 어드레스 방전이 발생된다.
이때, 상기 어드레스 전극(X)과 스캔 전극(Y)간 전압차이보다 상기 어드레스 전극(X)과 서스테인 전극(Z)간 전압 차이가 더 크면 어드레스 방전이 발생되지 않는다. 어드레스 기간(A)동안 어드레스 방전이 발생되지 않으면 이후 서스테인 기간(S) 동안 서스테인 펄스가 인가된다 하더라도 서스테인 방전이 발생하지 않게 되어 켜져야할 셀이 꺼지는 오방전이 발생하게 되는 것이다.
따라서 어드레스 기간(A)동안 상기 서스테인 전극(Z)으로는 어드레스 오방전을 방지하기 위하여 서스테인 전압(Vs)보다 작은 정극성의 전압이 바이어스 전압(Vzb)으로 인가되는데, 상기 바이어스 전압은 일반적으로 서스테인 전압의 절반(Vs/2) 정도로 형성된다.
여기서, 상기 스캔 전극(Y)으로 인가되는 리셋 신호(R_up, R_dn, R_pre), 스캔 펄스(scp) 또는 서스테인 펄스(sus)와 어드레스 전극(X)으로 인가되는 데이터 펄스(dp)는 본 명세서에 한정되지 않고 다양하게 구현될 수 있다.
단, 상기 어드레스 기간(A)동안 서스테인 전극(Z)으로 서스테인 전압(Vs) 미만의 바이어스 전압(Vzb)이 인가되면 어드레스 오방전을 방지하여 플라즈마 디스플 레이 패널에서 오방전을 줄일 수 있다.
이를 위해, 본 발명의 플라즈마 디스플레이 패널을 구동하기 위한 플라즈마 디스플레이 장치는 상기 어드레스 기간(A)동안 상기 서스테인 전극(Z)으로 정(+)극성의 바이어스 전압(Vzb)을 인가하기 위한 서스테인 구동부를 구비한다.
상기 서스테인 구동부는 상기 스캔 전극(Y)으로 프리 리셋 신호(R_pre)가 인가될 때, 상기 서스테인 전극(Z)으로 서스테인 전압(Vs) 레벨 또는 상기 서스테인 전압 레벨과 유사한 바이어스 전압(Vzb')을 인가한다.
또한 서스테인 기간(S)동안에는 상기 스캔 전극(Y)으로 서스테인 펄스를 인가하기 위해 구비되는 스캔 구동부와 교번되게 동작하고, 상기 서스테인 전극(Z)으로 서스테인 전압(Vs) 레벨을 가지는 서스테인 펄스를 인가하여 상기 스캔 전극(Y) 및 서스테인 전극(Z)간 서스테인 방전을 발생시킨다.
뿐만 아니라, 어드레스 기간(A)동안에는 어드레스 방전을 안정적으로 수행하기 위하여 상기 어드레스 전극(X)과 상기 서스테인 전극(Z)간의 전압 차이가 작아지도록 바이어스 전압(Vzb)을 인가한다.
상기 어드레스 기간(A)동안 서스테인 전극(Z)으로 인가되는 바이어스 전압(Vzb)은 플라즈마 디스플레이 패널의 특성에 따라 가변될 수 있는데, 서스테인 전압의 절반(Vs/2) 정도로 형성되면 어드레스 오방전을 방지할 수 있다.
따라서 상기 서스테인 구동부는 상기 어드레스 기간(A)동안 서스테인 전극(Z)으로 인가되는 바이어스 전압(Vzb)을 서스테인 전압의 절반(Vs/2)이 되도록 한다. 이를 위하여, 상기 서스테인 구동부는 에너지 회수부(ERC)를 사용하여 상기 바 이어스 전압(Vzb)을 인가한다.
일반적으로 에너지 회수부(ERC)로 회수되어 소스 커패시터(Cs)에 저장되는 전압 역시 서스테인 전압의 절반(Vs/2) 내외이므로 상기 서스테인 구동부는 상기 소스 커패시터에 회수된 전압을 사용하여 어드레스 기간(A)동안 상기 서스테인 전극(Z)으로 바이어스 전압(Vzb)으로 인가할 수 있다.
따라서, 상기 서스테인 구동부에서 인가되는 바이어스 전압(Vzb)은 서스테인 전압 레벨(Vs)의 절반 정도로 형성되고, 상기 서스테인 전압 레벨이 가변되면 상기 바이어스 전압(Vzb)의 크기도 이에 상응하여 가변될 수 있다.
상기 에너지 회수부(ERC)는 도 5a 에 도시된 바와 같이, 플라즈마 디스플레이 패널(이하, 패널 캐패시터, Cp)로부터 회수된 에너지를 저장하기 위한 소스 캐패시터(Cs)와, 공진 전류를 형성하는 인덕터(L)와, 상기 소스 캐패시터와 인덕터 사이에 병렬로 접속되는 하나 이상의 에너지 회수용 스위치(ER_up, ER_dn)을 구비한다.
이때, 상기 인덕터(L)와 패널 커패시터(Cp) 사이에는 서스테인 기간(S)동안 온/오프 되어 서스테인 펄스를 인가하는 서스테인부(??)가 접속된다.
상기 에너지 회수용 스위치(ER_up, ER_dn)가 패널 커패시터(Cp)에 저장된 에너지를 상기 소스 커패시터(Cs)에 충전시키는 제 1 스위치(ER_up)와, 상기 소스 커패시터에 저장된 에너지를 상기 패널 커패시터로 인가하는 제 2 스위치(ER_dn)으로 이루어진다.
본 명세서에서는 웨버 회로에 기인한 에너지 회수부(ERC)를 사용하여 기재되 었으나, 상기 서스테인 구동부에 구비되는 에너지 회수부는 공지에 의한 어떠한 에너지 회수부로도 대체될 수 있음을 명시한다.
상기 제 1 스위치(ER_up)는 턴 온(turn on)되어 상기 소스 캐패시터(Cs)에 충전된 전압을 상기 패널 캐패시터(Cp)로 인가하고, 상기 제 2 스위치(ER_dn)는 턴 온되어 상기 패널 캐패시터에 충전된 전압을 상기 소스 캐패시터로 회수시킨다.
상기 제 1 스위치(ER_up)가 턴 온(turn on)되면, 상기 소스 캐패시터(Cs)로부터 상기 제 1 스위치, 인덕터(L) 및 패널 캐패시터(Cp)로 이어지는 전류 패스가 형성되고, 상기 인덕터와 패널 캐패시터는 직렬 공진회로를 형성함에 따라 상기 소스 캐패시터에 저장된 전압의 두 배까지 상승하여 상기 패널 캐패시터로는 서스테인 전압(Vs)에 상응하는 전압이 인가된다.
상기 제 2 스위치(ER_dn)가 턴 온(turn on)되면, 상기 패널 캐패시터(Cp)로부터 상기 인덕터(L), 소스 캐패시터(Cs)로 이어지는 전류 패스가 형성되어, 상기 패널 캐패시터에 충전된 전압이 상기 소스 캐패시터로 회수된다. 상기 패널 캐패시터(Cp)에서 방전이 발생함에 따라 전압 강하가 발생하고 상기 소스 캐패시터로는 서스테인 전압(Vs)의 1/2만큼의 전압(Vs/2)가 충전된다.
상기 서스테인부(??)에는 상기 패널 캐패시터(Cp)와 상기 인덕터(L) 사이에 병렬로 접속되는 스위치(sus_up, sus_dn)을 포함하여 구성된다. 상기 서스테인부(??)에 구비되는 스위치는 턴 온되어 패널 커패시터(Cp)로 서스테인 전압(Vs)을 인가하는 제 3 스위치(sus_up)과 턴 온되어 패널 커패시터로부터 전류를 회수하는 제 4 스위치(sus_dn)을 구비한다.
상기 제 3 스위치(sus_up)는 턴 온(turn on)되어 상기 서스테인 전압(Vs)이 스캔 전극(Y)으로 인가됨에 따라, 상기 스캔 전극으로 공급되는 서스테인 전압, 즉 상기 패널 캐패시터(Cp)의 전압이 서스테인 전압(Vs) 이하로 떨어지는 것을 방지하여 서스테인 기간(S)동안 서스테인 방전이 정상적으로 일어나도록 한다.
상기 제 4 스위치(sus_dn)는 턴 온(turn-on)됨에 따라 상기 패널 캐패시터(Cp)로부터 그라운드 전압 레벨의 접지(GND)로의 전류 패스가 형성되어 상기 패널 캐패시터의 전압이 0V가 되도록한다.
즉, 상기 제 1 스위치(ER_up)가 턴 온(turn on)되면 상기 패널 캐패시터(Cp)로 서스테인 전압(Vs)이 인가되고, 상기 제 3 스위치(sus_up)가 턴 온됨에 따라 상기 패널 캐패시터로 인가되는 전압이 일정하게 유지되어, 상기 서스테인 방전을 일으키기 위해서 외부에서 공급되는 전력이 최소화 될 수 있다.
또한 상기 제 1 스위치(ER_up)가 턴 오프(turn off)되면, 상기 제 3 스위치(sus_up)에 의해 패널 캐패시터(Cp)로 일정 전압이 인가되고, 상기 제 3 스위치가 턴 오프되면, 동시에 상기 제 2 스위치(ER_dn)이 턴 온(turn on)되어 상기 패널 캐패시터에 저장된 전압이 상기 소스 캐패시터(Cs)로 회수되고, 상기 제 2 스위치가 턴 오프 되는 동시에 상기 제 4 스위치(sus_dn)가 턴 온되어 상기 서스테인 전극(Z)으로 0V의 전압이 인가된다.
일반적으로, 상기 어드레스 기간(A)동안 상기 서스테인 전극(Z)으로 인가되는 전압은 서스테인 전압의 절반(Vs/2) 정도로 설정되므로, 상기 서스테인 구동부는 상기 에너지 회수용 스위치(ER_up 내지 ER_dn)의 온/오프 타이밍을 조정하여 상 기 서스테인 전극으로 바이어스 전압(Vzb)을 인가한다.
상기 서스테인 구동부는 어드레스 기간(A)이 시작되면 상기 에너지 회수부(ERC)에 구비되는 제 1 스위치(ER_up)을 턴 온(turn on)시켜 상기 소스 커패시터(Cs)에 저장된 전하를 상기 서스테인 전극(Z)으로 바이어스 전압(Vzb)으로 인가한다.
상기 제 1 스위치(ER_up)이 도통되면, 상기 소스 커패시터(Cs)로부터 상기 제 1 스위치(ER_up) 및 인덕터(L)를 거쳐 패널 커패시터(Cp)로 이르는 전류 패스가 형성된다. 상기 소스 커패시터(Cs)에 저장된 전하는 상기 인덕터(L)와 패널 커패시터(Cp)의 LC 공진에 의해 서스테인 전압(Vs)까지 커지지만 소정의 시간후 LC 공진이 안정화 상태(steady state)로 접어들면 상기 패널 커패시터(Cp)는 상기 소스 커패시터(Cs)에 저장되어 있던 서스테인 전압의 절반(Vs/2) 정도의 전압을 가지게 된다.
즉, 상기 소스 커패시터(Cs)에 저장된 전하가 상기 인덕터(L)를 거쳐 패널 커패시터(Cp)로 인가되므로 상기 서스테인 전극(Z)으로 바이어스 전압(Vzb)을 인가하는 초기에는 상기 바이어스 전압(Vzb)이 서스테인 전압(Vs)까지 상승하지만 점진적으로 감소되어 상기 서스테인 전극으로 인가되는 바이어스 전압은 서스테인 전압의 절반(Vs/2) 정도로 형성되는 것이다.
상기와 같이 어드레스 기간(A)이 시작되면 상기 제 1 스위치(ER_up)만을 도통시켜도 상기 서스테인 전극(Z)으로 바이어스 전압(Vzb) 인가가 가능해 진다. 하지만 상기 패널 커패시터(Cp)에 순간적인 노이즈 성분이 발생하면 상기 노이즈 성 분이 제거될 수 없게 된다.
따라서, 상기 서스테인 구동부는 도 5b 에 도시된 바와 같이 어드레스 기간(A)이 시작되면 상기 에너지 회수부(ERC)에 구비되는 제 1 스위치(ER_up) 및 제 2 스위치(ER_dn)을 턴 온(turn on)시켜 상기 소스 캐패시터(Cs)에 저장된 전하가 상기 서스테인 전극(Z)으로 인가되도록 한다.
즉, 상기 제 1 스위치(ER_up)가 턴 온(turn on) 되면, 상기 소스 캐패시터(Cs)로부터 상기 제 1 스위치 및 상기 인덕터(L)를 거쳐 상기 패널 캐패시터(Cp)로 이르는 전류 패스(I1)가 형성되어, 상기 소스 캐패시터에 저장된 전압(Vs/2)가 상기 서스테인 전극(Z)의 바이어스 전압으로 인가된다.
LC 공진이 안정화되면 상기 서스테인 전극(Z)으로 인가되는 바이어스 전압(Vzb)은 상기 소스 캐패시터(Cs)에 저장된 전압인 서스테인 전압(Vs)의 절반(Vs/2)으로 형성된다.
이때, 상기 제 1 스위치(ER_up) 내지 제 2 스위치(ER_dn)이 모두 턴 온(turn-on)되면 상기 전류 패스(I1)상에 순간적으로 피크 노이즈(peak noise)가 발생하는 경우에도 노이즈 성분을 상기 소스 커패시터로 회수하여 상기 서스테인 전극으로 안정적인 바이어스 전압(Vzb)이 인가되도록 한다.
상기 서스테인 구동부는 어드레스 기간(A)이 종료되면 상기 제 1 스위치(ER_up) 내지 제 2 스위치(ER_dn)를 모두 턴 오프(turn-off) 시켜 상기 서스테인 전극(Z)으로의 바이어스 전압(Vzb) 인가가 종료되도록 한다.
이와 같이, 상기 서스테인 구동부에 어드레스 기간(A)동안 서스테인 전극(Z) 으로 인가되는 바이어스 전압(Vzb)인가를 위하여 별도의 전원과 DD-pack과 같은 상기 전원으로부터 서스테인 전극으로 전압 인가를 위한 스위칭 소자를 구비할 필요가 없어지므로 서스테인 구동부 회로 구성에 소요되는 비용을 줄일 수 있다.
이때, 상기 소스 커패시터(Cs)에 저장된 전하가 상기 인턱더(L)를 거쳐 패널 커패시터(Cp)로 인가되므로, 상기 바이어스 전압(Vzb)에 리플이 발생할 수 있다.
따라서, 도 6a 에 도시된 바와 같이, 상기 소스 캐패시터(Cs)에 충전된 전압을 인덕터(L)를 거치지 않고 상기 패널 캐패시터(Cp)로 직접 인가시키는 패스 스위치(ER_pass)를 구비하면, 상기 서스테인 구동부는 상기 소스 커패시터에 충전된 전압을 패스 스위치를 거켜 패널 커패시터로 인가한다.
이때, 상기 패스 스위치(ER_pass)는 상기 에너지 회수부(ERC)에 사용되는 스위치와 같이 FET, IGBT 등의 스위칭 소자를 사용하여 구성될 수 있다.
이때, 상기 패스 스위치(ER_pass)는 상기 인턱터(L) 및 서스테인부(??)와 병렬 연결되는데, 상기 패스 스위치를 FET로 구현한 경우에는 상기 패스 스위치의 드레인(d)은 상기 에너지 회수부(ERC)에 구비되는 스위치(ER_up, ER_dn)와 상기 인덕터 사이에 연결되고 소스(s)는 상기 패널 캐패시터(Cp)와 연결된다.
도 6b 에 도시된 바와 같이, 상기 서스테인 구동부는 상기 제 1 스위치(ER_up) 및 상기 제 2 스위치(ER_dn)을 턴 온(turn on) 시키는 동시에 상기 패스 스위치(ER_pass)를 턴 온 시킨다.
상기 패스 스위치(ER_pass)가 턴 온(turn on)되면 상기 소스 캐패시터(Cs)로부터 상기 제 1 스위치(ER_up) 및 상기 패스 스위치를 거치는 전류 패스(I2)가 형 성되어 상기 인덕터(L)를 거치지 않고 소스 캐패시터에 축적된 전압이 상기 서스테인 전극(Z)으로 인가된다.
상기 서스테인 구동부가 별도의 패스 스위치(ER_pass)를 구비하지 않는 경우, 상기 소스 캐패시터(Cs)에 저장된 전압은 상기 인덕터(L)를 통과하여 서스테인 전극(Z)으로 인가된다.
이때, 전류가 상기 인덕터(L)를 통해서 흐르기 때문에 인턱터에 의하여 역기전력이 발생하여 바이어스 전압(Vzb)에 리플이 발생되는데, 상기와 같이 패스 스위치(ER_pass)를 사용하면 상기 바이어스 전압에 리플이 발생되는 것을 막을 수 있다.
즉, 상기 소스 캐패시터(Cs)에 저장된 전압이 인턱터(L)를 거치지 않고, 상기 소스 커패시터에 저장된 전압이 상기 제 1 스위치(ER_up) 및 상기 패스 스위치(ER_pass)를 거쳐 상기 서스테인 전극(Z)으로 인가되므로, 상기 서스테인 전극으로 일정 레벨의 바이어스 전압(Vzb)이 안정적으로 인가된다.
이때에는 상기 전류 패스(I2)상에 LC 공진이 형성되지 않으므로, 상기 서스테인 전극(Z)으로는 어드레스 기간(A) 초기부터 서스테인 전압의 절반(Vs/2)의 전압이 바이어스 전압(Vzb)으로 인가되므로 보다 안정적인 바이어스 전압의 인가가 가능해진다.
상기 플라즈마 디스플레이 패널 구동장치가 상기와 같은 패스 스위치(ER_pass)를 구비하지 않으면, 별도의 회로 변동 없이 상기 에너지 회수부(ERC)에 구비된 스위치(ER_up, ER_dn)의 온/오프(on/off) 타이밍을 조정하여 상기 서스테인 전극(Z)으로 바이어스 전압(Vzb)을 인가하므로 회로 구성에 소요되는 비용을 줄여 플라즈마 디스플레이 패널 제조 비용이 절감된다.
이때, 소스 캐패시터(Cs)에 저장된 전압이 인턱터(L)를 통과하므로 상기 패널 캐패시터(Cp)가 작아 발생되는 역기전력이 미미하여 상기 서스테인 전극(Z)으로 인가되는 바이어스 전압(Vzb)에 발생되는 리플이 적은 경우에 간단하게 사용할 수 있다.
또한, 서스테인 구동부가 상기와 같이 패스 스위치(ER_pass)를 구비하는 경우, 상기 패스 스위치는 종래 바이어스 전압(Vzb)을 인가하기 위해 구비되는 DD-pack에 비해 저렴하므로 회로 구성에 소용되는 비용을 줄일 수있다.
뿐만 아니라, 종래 서스테인 전극(Z)으로 바이어스 전압(Vzb)을 인가하기 위해 별도의 전원을 사용하는 경우에는 플라즈마 디스플레이 패널을 구동하는 전원을 공급하는 전원단 구성이 복잡해지고, 이에 따른 전원단 회로 구성에 소요되는 비용이 증가되었다. 그러나 상기와 같이 소스 커패시터(Cs)에 저장된 전하를 바이어스 전압(Vzb)으로 인가하면 서스테인 구동부의 회로 구성이 간단해지는 장점이 있다.
상기와 같이 구성되는 본 발명의 플라즈마 디스플레이 장치의 구동방법은 어드레스 기간동안 서스테인 전극으로 서스테인 전압 레벨의 절반 정도의 전압이 바이어스 전압으로 인가한다.
상기 바이어스 전압은 에너지 회수부에 구비되어 서스테인 기간동안 회수된 전압을 패널로 인가하는 제 1 스위치와, 공진 전류를 형성하는 인덕터를 통과하는 전류 패스(path)를 형성하여 상기 서스테인 전극으로 인가된다. 이때, 상기 에너지 회수부에 회수된 전압이 바이어스 전압으로 인가된다.
또한 상기 바이어스 전압은 제 1 스위치와, 패스 스위치를 통과하는 전류 패스(path)를 형성하여 상기 서스테인 전극으로 인가될 수 있다. 여기서 상기 패스 스위치는 상기 바이어스 전압을 인가하기 위한 전류가 인덕터를 통과하여 리플이 발생되는 것을 방지하기 위해서 상기 인덕터로 전류가 흐르는 것을 방지한다.
즉, 상기 패스 스위치는 턴 온되면 상기 제 1 스위치를 통과한 전류가 인덕터로 흐르지 않고 상기 패스 스위치를 통과하여 패널로 인가되도록 한다. 이에 따라, 리플 없이 안정적인 바이어스 전압을 상기 패널로 인가할 수 있게 된다.
이상과 같이 본 발명에 의한 플라즈마 디스플레이 장치를 예시된 도면을 참조로 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명은 한정되지 않고, 본 발명의 기술사상이 보호되는 범위 이내에서 당업자에 의해 응용이 가능하다.
상기와 같이 구성되는 본 발명에 따른 플라즈마 디스플레이 장치 는 에너지 회수부에 회수된 전압을 어드레스 기간동안 서스테인 바이어스 전압으로 인가함에 따라 별도의 회로 구성없이 서스테인 전극으로 바이어스 전압을 인가할 수 있으므로 플라즈마 디스플레이 장치 제조 비용을 절감시키는 효과가 있다.

Claims (12)

  1. 에너지 회수부와,
    상기 에너지 회수부에서의 회수된 전압을 어드레스 기간동안 서스테인 전극에 바이어스 전압으로 인가하는 서스테인 구동부를 포함하여 구성되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  2. 청구항 1 항에 있어서,
    상기 어드레스 기간 동안 서스테인 전극으로 인가되는 바이어스 전압은 서스테인 전압의 1/2인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  3. 청구항 1 항에 있어서,
    상기 에너지 회수부는 회수된 전압이 저장되는 소스 캐패시터와, 상기 소스 커패시터와 공진 회로를 형성하는 인덕터와, 상기 소스 캐피시터 일단에 병렬로 연결되는 하나 이상의 에너지 회수용 스위치를 포함하여 구성되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  4. 청구항 3 항에 있어서,
    상기 에너지 회수용 스위치는 패널에 저장된 에너지를 상기 소스 커패시터에 충전시키는 제 1 스위치와, 상기 소스 커패시터에 저장된 에너지를 상기 패널로 인가하는 제 2 스위치를 포함하여 구성되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  5. 청구항 4 항에 있어서,
    상기 서스테인 구동부는 어드레스 기간이 시작되면 상기 제 1 스위치를 턴 온시켜 상기 소스 커패시터에 충전된 전압을 서스테인 전극으로 인가하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  6. 청구항 2 항에 있어서,
    상기 바이어스 전압은 상기 제 1 스위치와 상기 인덕터를 통과하는 전류 패스(path)를 형성하여 상기 서스테인 전극으로 인가되는 것을 특징으로 하는 플라즈마 디스플레이 장치
  7. 청구항 4 항에 있어서,
    상기 서스테인 구동부는 어드레스 기간이 시작되면 상기 제 1 스위치 및 제 2 스위치를 턴 온시켜 상기 소스 커패시터에 충전된 전압을 서스테인 전극으로 인가하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  8. 청구항 4 항에 있어서,
    상기 구동부는 어드레스 기간이 종료되면 상기 제 1 스위치 내지 제 2 스위치를 턴 오프 시키는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  9. 에너지 회수부와,
    상기 에너지 회수부와 패널 사이에 연결되어 바이어스 전압을 인가하기 위한 전류 패스를 형성하는 패스 스위치를 포함하여 구성되고,
    상기 회수된 전압을 어드레스 기간동안 서스테인 전극에 바이어스 전압으로 인가하는 서스테인 구동부를 포함하여 구성되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  10. 청구항 9 항에 있어서,
    상기 패스 스위치의 일단은 상기 에너지 회수부의 인덕터와 에너지 회수용 스위치 사이에 연결되고, 타단은 상기 패널과 연결되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  11. 청구항 9 항에 있어서,
    상기 서스테인 구동부는 어드레스 기간이 시작되면 상기 패스 스위치를 턴 온 시키고, 어드레스 기간이 종료되면 상기 패스 스위치를 턴 오프 시키는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  12. 청구항 9 항에 있어서,
    상기 바이어스 전압은 상기 제 1 스위치와 상기 패스 스위치를 통과하는 전류 패스(path)를 형성하여 상기 서스테인 전극으로 인가되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
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