KR20040095987A - Cmos image sensor with built-in self test circuit - Google Patents
Cmos image sensor with built-in self test circuit Download PDFInfo
- Publication number
- KR20040095987A KR20040095987A KR1020030027023A KR20030027023A KR20040095987A KR 20040095987 A KR20040095987 A KR 20040095987A KR 1020030027023 A KR1020030027023 A KR 1020030027023A KR 20030027023 A KR20030027023 A KR 20030027023A KR 20040095987 A KR20040095987 A KR 20040095987A
- Authority
- KR
- South Korea
- Prior art keywords
- test
- pixel
- output
- image sensor
- built
- Prior art date
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 97
- 230000002950 deficient Effects 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 11
- 238000012937 correction Methods 0.000 claims description 6
- 230000003111 delayed effect Effects 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 238000012546 transfer Methods 0.000 abstract description 6
- 230000003287 optical effect Effects 0.000 abstract description 3
- 230000000295 complement effect Effects 0.000 abstract description 2
- 230000006870 function Effects 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/68—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to defects
- H04N25/69—SSIS comprising testing or correcting structures for circuits other than pixel cells
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
Description
본 발명은 시모스 이미지센서에 관한 것으로 특히, 빌트-인 셀프테스트(Built-In Self Test : 이하 'BIST' 라 한다.) 회로를 구비함으로써, 화소 테스트와 아날로그 디지탈 변환기 테스트에 소요되는 테스트 시간을 감소시켜 칩 제조비용을 절감한 발명이다.The present invention relates to a CMOS image sensor, and in particular, by providing a built-in self test (hereinafter referred to as 'BIST') circuit, reducing the test time required for pixel test and analog digital converter test. This invention is to reduce the chip manufacturing cost.
또한, 본 발명은 BIST 회로의 출력결과와 DPC(Defective Pixel Concealment) 회로를 이용하여 불량화소에 대한 에러 보정을 수행하는 시모스 이미지센서에 관한 것이다.The present invention also relates to a CMOS image sensor that performs error correction on defective pixels using an output result of a BIST circuit and a defective pixel concealment (DPC) circuit.
일반적으로, 이미지센서라 함은 광학 영상(optical image)을 전기 신호로 변환시키는 반도체소자로서, 이중에서 전하결합소자(CCD : charge coupled device)는 개개의 MOS(Metal-Oxide-Silicon) 커패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 커패시터에 저장되고 이송되는 소자이며, 시모스(Complementary MOS) 이미지센서는 제어회로(control circuit) 및 신호처리회로(signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소수 만큼의 MOS트랜지스터를 만들고 이것을 이용하여 차례차례 출력(output)을 검출하는 스위칭 방식을 채용하는 소자이다.In general, an image sensor is a semiconductor device that converts an optical image into an electrical signal. Among them, a charge coupled device (CCD) includes individual metal-oxide-silicon (MOS) capacitors. A device in which charge carriers are stored and transported in a capacitor while being in close proximity to each other. Complementary MOS image sensors use CMOS technology that uses a control circuit and a signal processing circuit as peripheral circuits. A device employing a switching scheme that creates MOS transistors as many as pixels and sequentially detects outputs using the MOS transistors.
CCD(charge coupled device)는 구동 방식이 복잡하고 전력소모가 많으며, 마스크 공정 스텝 수가 많아서 공정이 복잡하고 시그날 프로세싱 회로를 CCD 칩내에 구현 할 수 없어 원칩(One Chip)화가 곤란하다는 등의 여러 단점이 있는 바, 최근에 그러한 단점을 극복하기 위하여 서브-마이크론(sub-micron) CMOS 제조기술을 이용한 CMOS 이미지센서의 개발이 많이 연구되고 있다. CMOS 이미지센서는 단위 화소(Pixel) 내에 포토다이오드와 모스트랜지스터를 형성시켜 스위칭 방식으로 차례로 신호를 검출함으로써 이미지를 구현하게 되는데, CMOS 제조기술을 이용하므로 전력 소모도 적고 마스크 수도 20개 정도로 30∼40개의 마스크가 필요한 CCD 공정에 비해 공정이 매우 단순하며 여러 신호 처리 회로와 원칩화가 가능하여 차세대 이미지센서로 각광을 받고 있다.CCD (charge coupled device) has many disadvantages such as complicated driving method, high power consumption, high number of mask process steps, complicated process, and difficult to implement signal processing circuit in CCD chip. In order to overcome such drawbacks, the development of a CMOS image sensor using a sub-micron CMOS manufacturing technology has been studied in recent years. The CMOS image sensor forms an image by forming a photodiode and a MOS transistor in a unit pixel and sequentially detects signals in a switching method, and implements an image by using a CMOS manufacturing technology, which consumes less power and uses 30 to 40 masks as many as 20 masks. Compared to CCD process that requires two masks, the process is very simple, and it is possible to make various signal processing circuits and one chip, which is attracting attention as the next generation image sensor.
도1은 종래기술에 따른 통상의 CMOS 이미지센서에서 1개의 포토다이오드(Photo Diode)와 4개의 MOS 트랜지스터로 구성된 단위화소(Unit Pixel)를 도시한 회로도로서, 빛을 받아 광전하를 생성하는 포토다이오드(1)와, 포토다이오드(1)에서 모아진 광전하를 플로팅노드(FN)로 운송하기 위한 트랜스퍼 트랜지스터(2)와, 원하는 값으로 플로팅노드의 전위를 세팅하고 전하를 배출하여 플로팅노드(FN)를 리셋시키기 위한 리셋 트랜지스터(3)와, 소스 팔로워 버퍼 증기(Source Follower Buffer Amplifier) 역할을 하는 드라이브 트랜지스터(4), 및 스위칭(Switching) 역할로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트 트랜지스터(5)로 구성된다.1 is a circuit diagram showing a unit pixel composed of one photodiode and four MOS transistors in a conventional CMOS image sensor according to the related art. (1), a transfer transistor (2) for transporting the photocharges collected from the photodiode (1) to the floating node (FN), and setting the potential of the floating node to a desired value and discharging electric charges to discharge the floating node (FN). A reset transistor (3) for resetting the drive, a drive transistor (4) serving as a source follower buffer vapor, and a select transistor (5) for addressing (switching). It consists of
전술한 바와같이 시모스 이미지센서는 도1에 도시된 단위화소가 수십 내지 수백만개가 모여서 형성된 화소어레이에서 빛을 수광하여 전기적인 신호를 생성하고, 이 신호를 아날로그 디지탈 변환기와 디지탈 신호처리기 등을 통해 가공하여 최종적으로 이미지를 재현해 내는 소자이다.As described above, the CMOS image sensor receives electric light from a pixel array formed by gathering tens or millions of unit pixels shown in FIG. 1 to generate an electrical signal, and processes the signal through an analog digital converter and a digital signal processor. It is the device that finally reproduces the image.
이러한 시모스 이미지센서에서 화소의 불량여부를 판단하기 위한 화소 테스트와 아날로그 디지탈 변환기의 성능을 측정하기 위한 ADC 테스트에는 많은 시간이 소요되었는 바, 이로인해 칩 생산비용이 증가하는 단점이 있었다.In this CMOS image sensor, a pixel test for determining whether a pixel is defective and an ADC test for measuring the performance of an analog digital converter took a lot of time, resulting in an increase in chip production cost.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 빌트-인 셀프테스트회로를 구비하여 테스트 시간을 단축시킨 시모스 이미지센서를 제공함을 그 목적으로 한다.An object of the present invention is to provide a CMOS image sensor having a built-in self-test circuit to reduce the test time.
도1은 종래기술에 따른 시모스 이미지센서에서 단위화소의 구조를 도시한 회로도,1 is a circuit diagram showing the structure of a unit pixel in a CMOS image sensor according to the prior art,
도2는 본 발명의 일실시예에 따른 시모스 이미지센서에서 단위화소의 구조를 도시한 회로도,2 is a circuit diagram showing the structure of a unit pixel in a CMOS image sensor according to an embodiment of the present invention;
도3은 본 발명의 일실시예에 따라 빌트-인 셀프테스트 회로를 구비한 시모스 이미지센서의 구성을 도시한 회로도.3 is a circuit diagram showing the configuration of a CMOS image sensor having a built-in self-test circuit according to an embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
11 : 포토다이오드 12 : 트랜스퍼 트랜지스터11 photodiode 12 transfer transistor
13 : 리셋 트랜지스터 14 : 드라이브 트랜지스터13: reset transistor 14: drive transistor
15 : 셀렉트 트랜지스터15: Select Transistor
100 : 화소어레이 200 : 제어부100: pixel array 200: control unit
300 : 아날로그 디지탈 변환부 400 : 지연소자300: analog digital converter 400: delay element
500 : 배타적 논리합 게이트 600 : DPC 제어부500: exclusive OR gate 600: DPC control unit
700 : DPC 메모리700: DPC Memory
상기한 목적을 달성하기 위한 본 발명은, 전원전압 또는 테스트 입력을 인가받는 리셋 트랜지스터와 포토다이오드를 포함하여 구성된 단위화소; 상기 단위화소가 복수개 모여서 화소어레이; 상기 화소 어레이의 출력을 디지탈신호로 변환하는 아날로그디지탈 변환기; 상기 단위화소의 주소와 제어신호를 출력하는 제어부; 상기 아날로그디지탈 변환기의 출력을 입력받아 한 클럭 지연시켜 출력하는 지연소자; 및 상기 아날로그 디지탈 변환기의 출력과 상기 지연소자의 출력을 입력받아논리연산하여 출력하는 배타적 논리합 게이트를 포함하여 이루어진다.The present invention for achieving the above object is a unit pixel including a reset transistor and a photodiode receiving a power supply voltage or a test input; A pixel array in which a plurality of unit pixels are gathered; An analog digital converter for converting an output of the pixel array into a digital signal; A controller for outputting an address and a control signal of the unit pixel; A delay element that receives the output of the analog digital converter and outputs a delayed clock; And an exclusive logical sum gate configured to receive the output of the analog digital converter and the output of the delay element, and perform logical operation on the output.
본 발명은 빌트-인 셀프테스트 회로를 구비하여 화소와 아날로그 디지탈 변환기(Analog Digital Converter : 이하, ADC)에 대한 테스트를 수행함으로써 테스트 시간을 감축시킨 발명이다. 또한, 본 발명은 빌트-인 셀프테스트 회로의 출력과 불량화소 보상회로를 이용하여 에러 보정까지 수행한 발명이다.The present invention provides a built-in self-test circuit to reduce the test time by performing a test on a pixel and an analog digital converter (ADC). In addition, the present invention is an invention that even the error correction using the output of the built-in self-test circuit and the defective pixel compensation circuit.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.
도2는 본 발명의 일실시예에 따른 시모스 이미지센서의 단위화소의 구성을 도시한 회로도이며, 도3은 본 발명의 일실시예에 따라 빌트-인 셀프테스트 회로를 구비한 시모스 이미지센서의 구성을 도시한 도면으로, 도2 내지 도3을 참조하여 본 발명의 일실시예를 설명한다.2 is a circuit diagram illustrating a unit pixel of a CMOS image sensor according to an embodiment of the present invention, and FIG. 3 is a configuration of a CMOS image sensor having a built-in self test circuit according to an embodiment of the present invention. An embodiment of the present invention will be described with reference to FIGS.
먼저, 도2를 참조하면 총 3개의 단위화소(pixel 1, pixel 2, pixel n)가 도시되어 있다. 본 발명의 일실시예에 따른 단위화소의 구성은, 종래기술에 따른 단위화소의 구성과 대부분 동일하지만, 리셋 트랜지스터(13)의 드레인(drain)이 전원전압(Vdd) 또는 테스트 입력(Test input) 중 어느 하나에 접속되어 있는 점이 종래기술과 다른 점이다.First, referring to FIG. 2, three unit pixels (pixel 1, pixel 2, and pixel n) are illustrated. The configuration of the unit pixel according to the exemplary embodiment of the present invention is substantially the same as that of the conventional unit pixel, but the drain of the reset transistor 13 is a power supply voltage Vdd or a test input. The point of connection to any one is different from the prior art.
즉, 본 발명의 일실시예에 따른 시모스 이미지센서의 단위화소는 빛을 받아광전하를 생성하는 포토다이오드(11)와, 게이트로 Tx 신호를 입력받아 포토다이오드(11)에서 모아진 광전하를 플로팅노드(FN)로 운송하기 위한 트랜스퍼 트랜지스터(12)와, 게이트로 Rx 신호를 입력받아 원하는 값으로 플로팅노드의 전위를 세팅하고 전하를 배출하여 플로팅노드(FN)를 리셋시키되, 드레인은 전원전압 또는 제 1 테스트 입력에 연결된 리셋 트랜지스터(13)와, 게이트로 플로팅노드에 축적된 전하가 입력되는 드라이브 트랜지스터(14)와, 게이트로 Sx 신호를 입력받아 스위칭(Switching) 역할을 하는 셀렉트 트랜지스터(15)로 구성된다.That is, the unit pixel of the CMOS image sensor according to an embodiment of the present invention is a photodiode 11 that receives light and generates a photocharge, and receives a Tx signal through a gate to float the photocharge collected from the photodiode 11. A transfer transistor 12 for transporting to the node FN and an Rx signal are input to the gate, and the potential of the floating node is set to a desired value and discharged to reset the floating node FN, but the drain is a power supply voltage or The reset transistor 13 connected to the first test input, the drive transistor 14 through which charge accumulated in the floating node is input to the gate, and the select transistor 15 receiving Sx signal through the gate and serving as a switching function. It consists of.
도2를 참조하면, 이러한 구성을 갖는 총 3개의 단위화소(pixel 1, pixel 2, pixel n)가 도시되어 있는데, 설명하지 않는 포토다이오드(21, 31), 트랜스퍼 트랜지스터(22, 32), 리셋 트랜지스터(23, 33), 드라이브 트랜지스터(24, 34), 및 셀렉트 트랜지스터(25, 35)는 그 구성과 동작이 전술한 바와 동일하므로 이에 대한 설명은 생략한다.Referring to Fig. 2, a total of three unit pixels (pixel 1, pixel 2, pixel n) having such a configuration are shown, which are not described photodiodes 21, 31, transfer transistors 22, 32, and reset. The transistors 23 and 33, the drive transistors 24 and 34, and the select transistors 25 and 35 have the same configuration and operation as described above, and thus description thereof will be omitted.
다만, 제 2 단위화소(pixel 2)의 리셋 트랜지스터(23)의 드레인은 전원전압 또는 제 2 테스트 입력에 연결되어 있으며 제 n 단위화소(pixel n)의 리셋 트랜지스터(33)의 드레인은 전원전압 또는 제 n 테스트 입력에 연결되어 있다. 즉, 본 발명의 일실시예에 따른 이미지센서에서는 각각의 단위화소에 구비된 리셋 트랜지스터의 드레인으로 전원전압 또는 테스트 입력이 인가되며, 인가되는 테스트 입력은 각 단위화소마다 다를 수도 있다.However, the drain of the reset transistor 23 of the second unit pixel (pixel 2) is connected to the power supply voltage or the second test input, and the drain of the reset transistor 33 of the nth unit pixel (pixel n) is the power supply voltage or It is connected to the nth test input. That is, in the image sensor according to the exemplary embodiment of the present invention, a power supply voltage or a test input is applied to the drain of the reset transistor provided in each unit pixel, and the test input applied may be different for each unit pixel.
여기서 제 1 내지 제 n 테스트 입력으로는, 칩 외부의 전압이 사용될 수도 있으며, 또는 칩 내부에 별도의 전압발생기를 만들고 그 출력전압을 제 1 내지 제n 테스트 입력으로 사용할 수도 있다.Here, a voltage outside the chip may be used as the first to n th test inputs, or a separate voltage generator may be made inside the chip and the output voltage may be used as the first to n th test inputs.
전술한 바와같이 리셋 트랜지스터는 플로팅노드를 세팅하거나 리셋시키는데 사용되는 트랜지스터로, 리셋 트랜지스터의 드레인에 인가되는 전압에 따라 화소의 출력을 조절할 수 있다. 예를 들면, 리셋 트랜지스터의 드레인에 전원전압(3.3 volt)이 인가되는 경우에는 정상동작을 수행하게 되며, 리셋 트랜지스터의 드레인에 0 volt 가 인가되는 경우에는 해당 화소는 화이트 화소가 되어 테스트 동작에 이용된다.As described above, the reset transistor is a transistor used to set or reset the floating node, and adjusts the output of the pixel according to a voltage applied to the drain of the reset transistor. For example, when a supply voltage (3.3 volt) is applied to the drain of the reset transistor, normal operation is performed. When 0 volt is applied to the drain of the reset transistor, the pixel becomes a white pixel and is used for the test operation. do.
이와같이 각각의 단위화소(pixel)에 구비된 리셋 트랜지스터의 드레인에는 전원전압(Vdd) 또는 제 1 테스트 입력 내지 제 n 테스트 입력이 인가될 수 있으며, 테스트 동작의 종류에 따라 여러가지 전압이 테스트 입력으로 사용될 수 있다.As such, a power supply voltage Vdd or a first test input to an nth test input may be applied to a drain of the reset transistor provided in each pixel, and various voltages may be used as test inputs depending on the type of test operation. Can be.
그리고 이와같은 테스트 입력을 각각의 화소에 인가하는 방법으로는, 제 1 테스트 입력이 한 열(row)의 화소들에 구비된 리셋 트랜지스터의 드레인으로 인가되고, 다음 열(row)의 화소들에 구비된 리셋 트랜지스터의 드레인에는 제 2 테스트 입력이 입가되도록 테스트 입력을 각각의 화소에 인가할 수 있다.As a method of applying such a test input to each pixel, the first test input is applied to the drain of the reset transistor provided in the pixels of one row and provided to the pixels of the next row. The test input may be applied to each pixel so that the second test input is input to the drain of the reset transistor.
즉 M ×N 구성의 화소어레이에서, 한 열에 존재하는 화소의 리셋 트랜지스터의 드레인에는 제 1 테스트 입력이 인가되고, 다음 열에 존재하는 화소의 리셋 트랜지스터의 드레인에는 제 2 테스트 입력이 인가되도록 테스트 패턴을 구성할 수 있다.That is, in the pixel array of the M × N configuration, the test pattern is applied such that the first test input is applied to the drain of the reset transistors of the pixels in one column, and the second test input is applied to the drain of the reset transistors of the pixels in the next column. Can be configured.
또는, 제 1 테스트 입력이 리셋 트랜지스터의 드레인에 인가된 화소의 상/하/좌/우 에 위치한 화소들에게는, 제 2 테스트 입력을 리셋 트랜지스터의 드레인에 인가하여 체크 보드(check board)형태로 테스트 패턴을 정할 수도 있다.Alternatively, for pixels positioned above, below, left, and right of the pixel to which the first test input is applied to the drain of the reset transistor, the second test input is applied to the drain of the reset transistor to test in the form of a check board. You can also set a pattern.
각각의 리셋 트랜지스터의 드레인에 어떤 테스트 입력을 인가하느냐에 따라 테스트 패턴이 달라지게 되나, 바람직하게는 전술한 체크 보드 형태의 테스트 패턴이 가장 테스트 신뢰도가 높을 것으로 예상된다.The test pattern varies depending on which test input is applied to the drain of each reset transistor, but preferably, the test pattern in the form of the check board described above is expected to have the highest test reliability.
도3은 도2에 도시된 단위화소를 포함하여 이루어진 시모스 이미지센서의 전체 구성을 도시한 도면으로, 이를 참조하여 본 발명의 일실시예에 따라 빌트-인 셀프테스트 회로가 구비된 시모스 이미지센서에 대해 설명한다.FIG. 3 is a diagram illustrating an overall configuration of a CMOS image sensor including a unit pixel shown in FIG. 2. Referring to this, the CMOS image sensor having a built-in self-test circuit according to an embodiment of the present invention may be referred to. Explain.
본 발명의 일실시예에 따라 빌트-인 셀프테스트 회로가 구비된 시모스 이미지센서는, 리셋 트랜지스터의 드레인으로 전원전압 또는 테스트 입력이 인가되는 단위화소가 수백 내지 수백만개가 모여서 형성된 화소어레이(100)와, 화소어레이에 존재하는 각 화소들의 주소와 일반적인 제어신호를 출력하는 제어부(200)와, 화소어레이의 출력인 아날로그 신호를 디지탈 신호로 변환시켜 출력하는 아날로그 디지탈 변환부(ADC)(300)와, 아날로그 디지탈 변환부(ADC)의 출력을 한 클럭 지연시켜 저장하는 지연소자(400)와, 지연소자의 출력 및 아날로그 디지탈 변환부의 출력을 입력받아 배타적 논리합하여 출력하는 배타적 논리합 게이트(500)와, 배타적 논리합 게이트의 출력에 제어받아 불량화소의 주소를 DPC 메모리로 출력하는 DPC 제어부(600)와, 불량화소의 주소를 저장하는 DPC 메모리(700)를 포함하여 구성된다.According to an embodiment of the present invention, a CMOS image sensor including a built-in self-test circuit may include a pixel array 100 formed by collecting hundreds to millions of unit pixels to which a power voltage or a test input is applied to a drain of a reset transistor. A control unit 200 for outputting an address and a general control signal of each pixel present in the pixel array, an analog digital conversion unit (ADC) 300 for converting an analog signal output from the pixel array into a digital signal and outputting the digital signal; A delay element 400 for delaying and storing the output of the analog digital converter ADC by one clock, an exclusive OR gate 500 for receiving the output of the delay element and the output of the analog digital converter and performing an exclusive OR to output the delay signal; The DPC control unit 600 controls the output of the OR gate to output the address of the bad pixel to the DPC memory, and the address of the bad pixel. It is configured to include a DPC memory 700 for storing.
테스트 입력으로는 2가지의 테스트 입력(제 1 테스트 입력과 제 2 테스트 입력)이 사용되며, 체크 보드형태의 테스트 패턴을 사용한다고 가정하고, 이와같은 점을 참조하여 본 발명의 일실시예에 따른 시모스 이미지센서의 동작을 설명하면다음과 같다.Two test inputs (a first test input and a second test input) are used as test inputs, and it is assumed that a test pattern in the form of a check board is used. The operation of the CMOS image sensor is as follows.
먼저, 이미지센서가 정상동작을 수행하는 경우에는, 리셋 트랜지스터의 드레인으로 전원전압이 인가되어 이미지정보를 재현하는 통상적인 동작을 수행한다.First, when the image sensor performs the normal operation, the power supply voltage is applied to the drain of the reset transistor to perform the normal operation of reproducing the image information.
다음으로, 테스트 동작시에는 리셋 트랜지스터의 드레인으로 제 1 또는 제 2 테스트 입력이 인가되어 테스트 동작을 수행한다.Next, during the test operation, the first or second test input is applied to the drain of the reset transistor to perform the test operation.
이러한 테스트 동작 중에서, 화소어레이와 아날로그 디지탈 변환기의 균일성을 테스트하는 경우를 설명하면 다음과 같다. 먼저, 균일한 테스트 광원에 이미지센서를 노출시킨 뒤, 제 1 테스트 입력과 제 2 테스트 입력으로 동일한 전압을 인가하고 배타적 논리합 게이트(500)의 출력을 살펴보면 해당 화소의 불량여부를 검출해 낼 수 있다.Among these test operations, the case of testing the uniformity of the pixel array and the analog digital converter will be described as follows. First, after exposing the image sensor to a uniform test light source, applying the same voltage to the first test input and the second test input and looking at the output of the exclusive OR gate 500, it is possible to detect whether the corresponding pixel is defective. .
화소어레이(100)의 출력중에서 m-1 번째 화소의 출력과 m 번째 화소의 출력을 고려해 보면, m-1 번째 화소의 출력은 ADC(300)에서 디지탈 신호로 변환되어 지연소자(400)와 배타적 논리합 게이트(500)로 입력된다. 지연소자(400)는 m-1 번째 화소 데이터를 한 클럭 지연시켜 배타적 논리합 게이트(500)로 출력한다.Considering the output of the m-1 th pixel and the output of the m th pixel among the outputs of the pixel array 100, the output of the m-1 th pixel is converted into a digital signal by the ADC 300 to be exclusive with the delay element 400. It is input to the OR gate 500. The delay element 400 delays the m−1 th pixel data by one clock and outputs the result to the exclusive OR gate 500.
m 번째 화소의 출력 역시 ADC(300)에서 디지탈 신호로 변환되어 지연소자(400)와 배타적 논리합 게이트(500)로 입력되며, 배타적 논리합 게이트(50)는 m-1 번째 화소의 출력과 m 번째 화소의 출력을 배타적 논리합 하여 출력한다.The output of the m th pixel is also converted into a digital signal by the ADC 300 and input to the delay element 400 and the exclusive OR gate 500, and the exclusive OR gate 50 is an output of the m−1 th pixel and the m th pixel. Outputs the result of an exclusive OR.
이 경우, 균일한 테스트 광원에 이미지센서가 노출되어 있고, 제 1 테스트 입력과 제 2 테스트 입력으로 동일한 전압이 사용되므로, m-1 번째 화소의 출력과m 번째 화소의 출력은 동일한 값을 갖아야 정상이다.In this case, since the image sensor is exposed to a uniform test light source and the same voltage is used as the first test input and the second test input, the output of the m-th pixel and the output of the m-th pixel should have the same value. It is normal.
따라서, m-1 번째 화소의 출력과 m 번째 화소의 출력을 입력받아 이를 배타적 논리합하여 출력하는 배타적 논리합 게이트(500)의 출력으로 '0'이 나오면 m 번째 화소는 pass로 판단하고 '1'이 나오면 fail로 판단하면 화소어레이와 아날로그 디지탈 변환기의 균일성을 테스트 할 수 있다.Therefore, when '0' is output to the output of the exclusive OR gate 500 that receives the output of the m-1 th pixel and the output of the m th pixel and outputs the result of the exclusive OR, the m th pixel is determined to be a pass, and the '1' is If it fails, you can test the uniformity of the pixel array and analog digital converter.
이와같은 테스트 동작시, ADC(300)의 출력중에서 모든 비트(bit)에 대해서 이와같은 검사를 수행할 필요는 없으며, 실제로는 잡음을 감안하여 적정수준의 비트 수만 검사하여도 무방하다.In such a test operation, it is not necessary to perform such a check on all bits in the output of the ADC 300, and in practice, only the appropriate number of bits may be checked in consideration of noise.
체크 보드 테스트 패턴을 이용하여 테스트 동작을 수행하는 경우에는, 제 1 테스트 입력으로 0 volt 와 3.3 volt 중 어느 하나를 인가하고, 제 2 테스트 입력으로는 다른 하나를 인가하여 테스트 동작을 진행한다.When the test operation is performed using the check board test pattern, one of 0 volt and 3.3 volt is applied to the first test input, and the other is applied to the second test input.
체크 보드 테스트 패턴의 경우에는, m-1 번째 화소의 출력값과 m 번째 화소의 출력값이 달라야 정상이다. 즉, m-1 번째 화소의 리셋 트랜지스터의 드레인에 0 volt 가 인가되었다면, m 번째 리셋 트랜지스터의 드레인에는 3.3 volt 가 인가되기 때문에, m-1 번째 화소는 화이트 화소가 되고, m 번째 화소는 정상동작을 하므로, m-1 번째 픽셀의 출력값과 m 번째 픽셀의 출력값이 달라야 한다.In the case of the check board test pattern, it is normal that the output value of the m-th pixel and the output value of the m-th pixel are different. That is, if 0 volt is applied to the drain of the reset transistor of the m-1 th pixel, since 3.3 volt is applied to the drain of the m th reset transistor, the m-1 th pixel becomes a white pixel and the m th pixel operates normally. Therefore, the output value of the m-th pixel and the m-th pixel should be different.
m-1 번째 픽셀의 리셋 트랜지스터의 드레인에 3.3 volt 가 인가되고, m 번째 리셋 트랜지스터의 드레인에는 0 volt 가 인가되는 경우에도 마찬가지로, m-1 번째 픽셀의 출력값과 m 번째 픽셀의 출력값이 다르게 된다.Similarly, when 3.3 volt is applied to the drain of the reset transistor of the m-1 th pixel and 0 volt is applied to the drain of the m th reset transistor, the output value of the m-1 th pixel is different from the output value of the m th pixel.
즉, 체크 보드 테스트 패턴을 적용하는 경우에는, 배타적 논리합게이트(500)의 출력이 1 이라면, m-1 번째 픽셀의 출력과 m 번째 픽셀의 출력이 서로 다른 경우이므로, m 번째 화소는 pass로 판단한다. 물론, 배타적 논리합 게이트(500)의 출력이 '0'이 라면 fail로 판단한다.That is, when the check board test pattern is applied, when the output of the exclusive OR gate 500 is 1, the output of the m-1 th pixel and the output of the m th pixel are different from each other, and thus the m th pixel is determined to be a pass. do. Of course, if the output of the exclusive OR gate 500 is '0', it is determined to fail.
전술한 여러가지 테스트 동작에서 해당 화소가 불량화소로 판단된 경우, 에러 보정을 수행하는 동작을 설명하면 다음과 같다.When it is determined that the corresponding pixel is a bad pixel in the aforementioned various test operations, an operation of performing error correction will be described.
먼저, 배타적 논리합 게이트(500)의 출력을 참조하면, 해당 화소가 불량인지 아닌지를 판단할 수 있으므로, 해당화소가 불량화소인 경우에는 제어부(200)로 부터 불량화소의 주소를 DPC 제어부(600)로 입력받는다.First, referring to the output of the exclusive OR gate 500, it may be determined whether or not the corresponding pixel is defective. When the corresponding pixel is the defective pixel, the DPC controller 600 receives the address of the defective pixel from the controller 200. Received as
DPC 제어부(600)는 입력된 불량화소의 주소를 DPC 메모리(700)에 저장하는데, DPC 메모리(700)에 저장된 불량화소의 주소는 에러 보정작업에 사용되어, 불량화소의 데이터를 주변 화소의 데이터로 대체하거나 또는 평균값 등으로 대체하는데 사용된다.The DPC control unit 600 stores the input address of the defective pixel in the DPC memory 700. The address of the defective pixel stored in the DPC memory 700 is used for an error correction operation, and the data of the defective pixel is stored in the data of the surrounding pixels. It is used to replace with or replace with an average value.
또한, 본 발명의 일실시예에 따른 이미지센서에서는 각각의 단위화소에 구비된 리셋 트랜지스터의 드레인에 테스트 입력을 각각 인가할 수 있으므로, 아날로그 디지탈 변환기의 성능 역시 테스트 할 수 있으며, 아날로그 디지탈 변환기의 성능 테스트와 화소에 대한 테스트를 동시에 수행할 수 있어 테스트 시간을 단축할 수 있다.In addition, in the image sensor according to the exemplary embodiment of the present invention, since the test inputs may be applied to the drains of the reset transistors provided in the unit pixels, the performance of the analog digital converter may also be tested. The test and pixel test can be performed at the same time, reducing test time.
이와같이 본 발명의 일실시예에 따른 시모스 이미지센서는 빌트-인 셀프테스트회로를 구비하여 시간이 많이 소요되던 화소 테스트와 아날로그 디지탈 변환기 테스트 시간을 단축하여 칩 생산비용을 감소시킬 수 있는 장점이 있다.As such, the CMOS image sensor according to the exemplary embodiment of the present invention has a built-in self-test circuit, thereby reducing chip production cost by reducing time-consuming pixel test and analog digital converter test time.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in the art.
본 발명을 적용하면, 이미지센서의 테스트 시간을 단축하여 테스트 비용을 줄일 수 있으며, 또한 테스트 결과를 이용한 에러보정까지 수행할 수 있어 칩의 생산비용을 감축할 수 있는 효과가 있다.Application of the present invention can reduce the test cost by reducing the test time of the image sensor, and can also perform error correction using the test result, thereby reducing the production cost of the chip.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030027023A KR20040095987A (en) | 2003-04-29 | 2003-04-29 | Cmos image sensor with built-in self test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030027023A KR20040095987A (en) | 2003-04-29 | 2003-04-29 | Cmos image sensor with built-in self test circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040095987A true KR20040095987A (en) | 2004-11-16 |
Family
ID=37374792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030027023A KR20040095987A (en) | 2003-04-29 | 2003-04-29 | Cmos image sensor with built-in self test circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040095987A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100694464B1 (en) * | 2005-11-23 | 2007-03-12 | 매그나칩 반도체 유한회사 | Image sensor having circuit for testing analog circuit |
| KR100737916B1 (en) * | 2005-12-19 | 2007-07-10 | 삼성전자주식회사 | Image sensor, and test system and test method for the same |
| KR101336848B1 (en) * | 2010-12-30 | 2013-12-06 | 에스케이하이닉스 주식회사 | IMAGE PROCESSING SYSTEM WITH ON-CHIP TEST MODE FOR COLUMN ADCs |
-
2003
- 2003-04-29 KR KR1020030027023A patent/KR20040095987A/en not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100694464B1 (en) * | 2005-11-23 | 2007-03-12 | 매그나칩 반도체 유한회사 | Image sensor having circuit for testing analog circuit |
| KR100737916B1 (en) * | 2005-12-19 | 2007-07-10 | 삼성전자주식회사 | Image sensor, and test system and test method for the same |
| KR101336848B1 (en) * | 2010-12-30 | 2013-12-06 | 에스케이하이닉스 주식회사 | IMAGE PROCESSING SYSTEM WITH ON-CHIP TEST MODE FOR COLUMN ADCs |
| US8823850B2 (en) | 2010-12-30 | 2014-09-02 | Hynix Semiconductor Inc. | Image processing system with on-chip test mode for column ADCs |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7474246B2 (en) | AD converter device, physical quantity distribution detecting unit and imaging apparatus | |
| US7940319B2 (en) | Image sensor pixel without addressing transistor and method of addressing same | |
| US7250897B2 (en) | CMOS image sensor capable of performing analog correlated double sampling | |
| US6753912B1 (en) | Self compensating correlated double sampling circuit | |
| US6525304B1 (en) | Circuitry for converting analog signals from pixel sensor to a digital and for storing the digital signal | |
| US8675108B2 (en) | Physical quantity detecting device and imaging apparatus | |
| US7659500B2 (en) | Column current source | |
| US20110013045A1 (en) | Cmos image sensor with processor controlled integration time | |
| JPH11266404A (en) | Mismatching independent reset sensing for cmos area array sensor | |
| KR20070064894A (en) | Image sensor, and test system and test method for the same | |
| US7423680B2 (en) | Apparatus and method for clamping reset voltage in image sensor | |
| US11323639B2 (en) | Image sensor and operation method thereof | |
| JP2006216907A (en) | Solid state imaging device | |
| TWI525307B (en) | Light sensing unit and light sensing circuit for image sensor | |
| JP4969792B2 (en) | Solid-state imaging device | |
| KR20040095987A (en) | Cmos image sensor with built-in self test circuit | |
| JP4262020B2 (en) | Photodetector | |
| US11363231B2 (en) | Image sensor | |
| JP2006064525A (en) | Photodetection system | |
| US20070139729A1 (en) | Image sensor and test system and method therefor | |
| US7250592B2 (en) | Image sensor with improved sensitivity and method for driving the same | |
| US6952226B2 (en) | Stray-insensitive, leakage-independent image sensing with reduced sensitivity to device mismatch and parasitic routing capacitance | |
| JP2006238138A (en) | Imaging apparatus and imaging method | |
| US11265506B1 (en) | Image sensor apparatus and processing circuit capable of preventing sampled reset/exposure charges from light illumination as well as achieving lower circuit costs | |
| US20100225579A1 (en) | Image sensor and optical pointing system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |