KR20040093936A - Unit pixel for cmos image sensor and method of fabricatiing the same - Google Patents
Unit pixel for cmos image sensor and method of fabricatiing the same Download PDFInfo
- Publication number
- KR20040093936A KR20040093936A KR1020030027811A KR20030027811A KR20040093936A KR 20040093936 A KR20040093936 A KR 20040093936A KR 1020030027811 A KR1020030027811 A KR 1020030027811A KR 20030027811 A KR20030027811 A KR 20030027811A KR 20040093936 A KR20040093936 A KR 20040093936A
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- transistor
- floating diffusion
- diffusion node
- drive transistor
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 26
- 238000009792 diffusion process Methods 0.000 claims abstract description 64
- 238000004519 manufacturing process Methods 0.000 claims abstract description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 18
- 238000005468 ion implantation Methods 0.000 claims description 18
- 229910052719 titanium Inorganic materials 0.000 claims description 18
- 239000010936 titanium Substances 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 10
- 125000006850 spacer group Chemical group 0.000 claims description 8
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 8
- 239000002019 doping agent Substances 0.000 claims description 5
- 238000010438 heat treatment Methods 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims description 3
- 229910021332 silicide Inorganic materials 0.000 claims 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims 5
- 238000002347 injection Methods 0.000 claims 2
- 239000007924 injection Substances 0.000 claims 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 230000003287 optical effect Effects 0.000 abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 230000032258 transport Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14636—Interconnect structures
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
Abstract
Description
본 발명은 이미지 센서에 관한 것으로, 특히 씨모스 이미지 센서의 단위화소에 관한 것이다.The present invention relates to an image sensor, and more particularly, to a unit pixel of a CMOS image sensor.
씨모스 이미지 센서(CMOS image sensor)는 CMOS 제조 기술을 이용하여 광학적 이미지를 전기적신호로 변환시키는 소자로서, 빛에 반응하여 생성된 전자를 전압으로 변환하고 신호처리 과정을 거쳐 화상정보를 재현한다. 씨모스 이미지 센서는 각종 카메라, 의료장비, 감시용 카메라, 위치확인 및 감지를 위한 각종 산업 장비, 장난감 등 화상신호를 재현하는 모든 분야에 이용 가능하며, 저전압 구동과 단일 칩화가 가능하여 점점 활용범위가 확대되고 있는 추세이다.CMOS image sensor is a device that converts an optical image into an electrical signal using a CMOS manufacturing technology, converts electrons generated in response to light into voltage and reproduces image information through a signal processing process. CMOS image sensor can be used in all fields such as various cameras, medical equipment, surveillance cameras, various industrial equipment for positioning and detection, toys, etc. to reproduce image signals. Is expanding.
일반적으로 씨모스 이미지 센서는 화소수 만큼 MOS 트랜지스터를 만들고 이것을 이용하여 차례차례 출력을 검출하는 스위칭 방식을 채용하고 있다. 이와 같은 씨모스 이미지 센서는, 종래 이미지센서로 널리 사용되고 있는 CCD(Charge Coupled Device) 이미지센서에 비하여 구동 방식이 간편하고 다양한 스캐닝 방식의 구현이 가능하며, 신호처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능할 뿐만 아니라, 호환성의 CMOS 기술을 사용하므로 제조 단가를 낮출 수 있고, 전력 소모 또한 크게 낮다는 장점을 지니고 있다.In general, CMOS image sensors employ a switching method in which MOS transistors are made by the number of pixels and the outputs are sequentially detected using the MOS transistors. This CMOS image sensor is simpler to drive than a CCD (Charge Coupled Device) image sensor, which is widely used as a conventional image sensor, and can realize various scanning methods, and can integrate a signal processing circuit into a single chip. In addition to miniaturization of the product, the use of compatible CMOS technology can reduce manufacturing costs and significantly lower power consumption.
도 1은 4개의 트랜지스터와 2개의 캐패시턴스 구조로 이루어지는 씨모스 이미지센서의 단위화소를 보이는 회로도로서, 광감지 수단인 포토다이오드(PD)와 4개의 NMOSFET로 구성되는 씨모스 이미지센서의 단위화소를 보이고 있다. 4개의 NMOSFET 중 트랜스퍼트랜지스터(Tx)는 포토다이오드(PD)에서 생성된 광전하를 플로팅확산노드(FD)로 운송하는 역할을 하고, 리셋트랜지스터(Rx)는 신호검출을 위해 플로팅확산노드(FD)에 저장되어 있는 전하를 배출하는 역할을 하고, 드라이브트랜지스터(Dx)는 소스팔로워(Source Follower)로서 역할하며, 셀렉트트랜지스터(Sx)는 스위칭(Switching) 및 어드레싱(Addressing)을 위한 것이다. 도면에서 'Cf'는 플로팅확산노드가 갖는 캐패시턴스를, 'Cp'는 포토다이오드가 갖는 캐패시턴스를 각각 나타낸다. 설명되지 않은 나머지 트랜지스터(LD)는 바이어스 전압(Bias Voltage; Vb)에 의해 구동되는 로드 트랜지스터이다.1 is a circuit diagram showing a unit pixel of a CMOS image sensor composed of four transistors and two capacitance structures. The unit pixel of a CMOS image sensor composed of four photosensitive diodes (PD) and four NMOSFETs is shown. have. Of the four NMOSFETs, the transfer transistor (Tx) transports the photocharge generated from the photodiode (PD) to the floating diffusion node (FD), and the reset transistor (Rx) is a floating diffusion node (FD) for signal detection. The drive transistor Dx serves as a source follower, and the select transistor Sx serves for switching and addressing. In the figure, 'Cf' represents capacitance of the floating diffusion node, and 'Cp' represents capacitance of the photodiode, respectively. The other transistor LD which is not described is a load transistor driven by a bias voltage V b .
도 2는 도 1의 씨모스 이미지센서의 단위화소를 보이는 평면도이다.FIG. 2 is a plan view illustrating a unit pixel of the CMOS image sensor of FIG. 1.
도 2에 도시된 바와 같이, 트랜스퍼트랜지스터의 게이트가 그 일측이 포토다이오드가 형성될 활성영역에 소정폭 오버랩되면서 형성되고, 트랜스퍼트랜지스터의 게이트 타측 아래 활성영역에는 플로팅확산노드가 형성된다. 여기서, 포토다이오드(PD)는 상대적으로 넓은 면적을 갖고 포토다이오드(PD)로부터 플로팅확산노드(FD)로는 병목 효과(bottle neck effect)를 주면서 그 면적이 좁아진다.As shown in FIG. 2, the gate of the transfer transistor is formed with one side overlapping a predetermined width in an active region in which the photodiode is to be formed, and a floating diffusion node is formed in the active region below the other side of the gate of the transfer transistor. Here, the photodiode PD has a relatively large area, and the area of the photodiode PD becomes narrow while giving a bottle neck effect from the photodiode PD to the floating diffusion node FD.
그리고, 플로팅확산노드(FD)를 중심으로 반시계 방향으로 리셋트랜지스터(Rx), 드라이브트랜지스터(Dx), 셀렉트트랜지스터(Sx)가 형성될 활성영역이 연장되어 형성된다. 여기서, 각 트랜지스터의 게이트가 소정 간격을 두고 활성영역의 상부를 가로지르면서 배열되고 있다.The active region in which the reset transistor Rx, the drive transistor Dx, and the select transistor Sx are formed extends in the counterclockwise direction with respect to the floating diffusion node FD. Here, the gates of the transistors are arranged while crossing the upper portion of the active region at predetermined intervals.
종래 기술의 단위화소는 5개의 콘택(M1CT)을 갖는데, 트랜스퍼트랜지스터의 게이트에 제어신호 Tx를 인가하기 위한 'Tx CT', 플로팅확산노드와 드라이브트랜지스터의 게이트를 연결하기 위한 'FD CT'과 'Dx CT', 전원전압이 공급되는 'VDD CT', 단위화소의 출력을 위한 'output CT'이 있다.The prior art unit pixel has five contacts (M1CT), 'Tx CT' for applying the control signal Tx to the gate of the transfer transistor, 'FD CT' and 'for connecting the gate of the floating diffusion node and the drive transistor. Dx CT ',' VDD CT 'to supply power voltage, and' output CT 'to output unit pixel.
도 2와 같은 단위화소는 감도(Sensitivity) 또는 구동범위(Dynamic range)를 확보하기 위해 플로팅확산노드의 캐패시턴스(CFD)를 감소시켜야 하는데, 이를 위해 플로팅확산노드의 면적을 감소시켜야 한다.The unit pixel as shown in FIG. 2 should reduce the capacitance C FD of the floating diffusion node in order to secure a sensitivity or a dynamic range. For this purpose, the area of the floating diffusion node must be reduced.
그러나, 플로팅확산노드에 연결되는 FD CT이 존재함에 따라 플로팅확산노드의 면적을 감소시키는데는 한계가 있고, FD CT과 활성영역의 오버랩마진이 충분치 않은 경우 필드영역(FOX)으로의 누설전류가 증가하며, 이는 공정 마진이 열악해지는 원인이 된다.However, there is a limit to reducing the area of the floating diffusion node due to the presence of the FD CT connected to the floating diffusion node. When the overlap margin between the FD CT and the active area is insufficient, the leakage current to the field area (FOX) increases. This leads to poor process margins.
더욱이, 5개의 콘택을 갖는 단위화소에서는 20만개∼100만개 수준으로 단위화소가 어레이될 때, 배드픽셀페일(Bad pixel fail) 유발로 인해 수율이 낮아지는 문제가 있다.Furthermore, in unit pixels having five contacts, when the unit pixels are arrayed at a level of 200,000 to 1 million, there is a problem in that the yield is lowered due to bad pixel fail.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 플로팅확산콘택이 존재함에 따른 감도 및 구동범위 저하를 방지하는데 적합한 씨모스 이미지 센서의 단위화소를 제공하는데 그 목적이 있다.An object of the present invention is to provide a unit pixel of a CMOS image sensor suitable for preventing a decrease in sensitivity and driving range due to the presence of a floating diffusion contact.
도 1은 종래 기술에 따른 씨모스 이미지 센서의 단위화소를 나타낸 등가회로도,1 is an equivalent circuit diagram illustrating a unit pixel of a CMOS image sensor according to the prior art;
도 2는 도 1에 따른 단위화소의 평면도,2 is a plan view of a unit pixel according to FIG. 1;
도 3은 본 발명의 실시예에 따른 씨모스 이미지 센서의 단위화소를 나타낸 등가회로도,3 is an equivalent circuit diagram illustrating a unit pixel of a CMOS image sensor according to an exemplary embodiment of the present invention;
도 4는 도 3에 따른 단위화소의 평면도,4 is a plan view of a unit pixel according to FIG. 3;
도 5a 내지 도 5g는 드라이브트랜지스터의 게이트와 플로팅확산노드의 전기적 연결 방법에 대한 제1방법을 도시한 공정 단면도,5A through 5G are cross-sectional views illustrating a first method for electrically connecting a gate and a floating diffusion node of a drive transistor;
도 6a 내지 도 6c는 드라이브트랜지스터의 게이트와 플로팅확산노드의 전기적 연결 방법에 대한 제2방법을 도시한 공정 단면도.6A through 6C are cross-sectional views illustrating a second method for electrically connecting a gate and a floating diffusion node of a drive transistor;
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
21 : 포토다이오드 22 : 트랜스퍼트랜지스터21: photodiode 22: transfer transistor
23 : 플로팅확산노드 24 : 리셋트랜지스터23: floating diffusion node 24: reset transistor
25 : 드라이브트랜지스터 26 : 셀렉트트랜지스터25: drive transistor 26: select transistor
27 : 더미 트랜지스터27: dummy transistor
상기 목적을 달성하기 위한 본 발명의 씨모스 이미지 센서의 단위화소는 포토다이오드, 상기 포토다이오드와 상기 전원전압 사이에 소스-드레인 경로가 형성되고 게이트로 제1제어신호를 인가받는 리셋트랜지스터, 상기 포토다이오드와 플로팅확산노드 사이에 소스-드레인 경로가 형성되며 게이트로 제2제어신호를 인가받는 트랜스퍼트랜지스터, 게이트가 상기 플로팅확산노드에 접속되고 드레인이 상기 전원전압에 접속된 드라이브트랜지스터, 게이트에 제3제어신호를 인가받으며 드레인이 상기 드라이브트랜지스터의 소스에 접속되며 자신의 소스는 출력단에 접속된 셀렉트트랜지스터, 및 상기 드라이브트랜지스터의 소스와 상기 플로팅확산노드 사이에 소스-드레인 경로가 형성되며 게이트가 상기 플로팅확산노드에 접속된 더미 트랜지스터를 포함하는 것을 특징으로 한다.The unit pixel of the CMOS image sensor of the present invention for achieving the above object is a photodiode, a reset transistor, a source-drain path is formed between the photodiode and the power supply voltage, the reset transistor receiving a first control signal to the gate, the photodiode A transfer transistor having a source-drain path formed between the diode and the floating diffusion node and receiving a second control signal through a gate; a drive transistor connected to the floating diffusion node and a drain connected to the power supply voltage; A control signal is applied and a drain is connected to the source of the drive transistor, and its source is connected to an output terminal, and a source-drain path is formed between the source and the floating diffusion node of the drive transistor, and a gate is floated. The dummy transistor connected to the diffusion node Characterized in that it also.
그리고, 본 발명의 씨모스 이미지센서의 제조 방법은 기판 상에 트랜스퍼트랜지스터의 게이트와 드라이브트랜지스터의 게이트를 형성하는 단계, 상기 트랜스퍼트랜지스터의 게이트 일측의 상기 기판내에 포토다이오드를 형성하는 단계, 상기 트랜스퍼트랜지스터의 게이트 타측과 상기 드라이브트랜지스터의 게이트 일측 사이의 상기 기판내에 플로팅확산노드를 형성하는 단계, 상기 트랜스퍼트랜지스터의 게이트와 드라이브트랜지스터의 게이트 양측에 스페이서를 형성하는 단계, 및 상기플로팅확산노드와 상기 드라이브트랜지스터의 게이트를 전기적으로 연결시키는 브릿지배선을 형성하는 단계를 포함하는 것을 특징으로 한다.The method of manufacturing the CMOS image sensor of the present invention includes forming a gate of a transfer transistor and a gate of a drive transistor on a substrate, and forming a photodiode in the substrate on one side of the gate of the transfer transistor. Forming a floating diffusion node in the substrate between the other side of the gate and a gate side of the drive transistor, forming spacers on both sides of the gate of the transfer transistor and the gate of the drive transistor, and forming the spacers on the floating diffusion node and the drive transistor. Forming a bridge wiring for electrically connecting the gate of the.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 3은 본 발명의 실시예에 따른 씨모스 이미지 센서의 단위화소를 나타낸 등가회로도이다. 도 3은 광감지 수단인 포토다이오드(PD)와 4개의 NMOSFET로 구성되는 씨모스 이미지센서의 단위화소를 보이고 있으며, 리셋트랜지스터가 포토다이오드의 일측에 연결되어 리셋효율을 증대시키고 있다.3 is an equivalent circuit diagram illustrating a unit pixel of a CMOS image sensor according to an exemplary embodiment of the present invention. FIG. 3 shows a unit pixel of a CMOS image sensor including a photodiode (PD), which is an optical sensing means, and four NMOSFETs, and a reset transistor is connected to one side of the photodiode to increase reset efficiency.
도 3에 도시된 바와 같이, 4개의 NMOSFET 중 트랜스퍼트랜지스터(22)는 포토다이오드(21)에서 생성된 광전하를 플로팅확산노드(23)로 운송하는 역할을 하고, 리셋트랜지스터(24)는 포토다이오드(FD)에 저장되어 있는 전하를 배출하는 역할을 하고, 드라이브트랜지스터(25)는 소스팔로워로서 역할하며, 셀렉트트랜지스터(26)는 스위칭 및 어드레싱을 위한 것이다. 도면에서 'Cf'는 플로팅확산노드가 갖는 캐패시턴스를, 'Cp'는 포토다이오드가 갖는 캐패시턴스를 각각 나타낸다. 설명되지 않은 나머지 트랜지스터(LD)는 바이어스 전압(Vb)에 의해 구동되는 로드 트랜지스터이다. 그리고, 드라이브트랜지스터의 드레인단자와 리셋트랜지스터의 드레인단자에 전원전압단자(VDD)가 공통으로 접속되고 있다.As shown in FIG. 3, of the four NMOSFETs, the transfer transistor 22 serves to transport the photocharge generated by the photodiode 21 to the floating diffusion node 23, and the reset transistor 24 is a photodiode. Discharge charges stored in FD, drive transistor 25 serves as a source follower, and select transistor 26 is for switching and addressing. In the figure, 'Cf' represents capacitance of the floating diffusion node, and 'Cp' represents capacitance of the photodiode, respectively. The other transistor LD which is not described is a load transistor driven by a bias voltage V b . The power supply voltage terminal VDD is commonly connected to the drain terminal of the drive transistor and the drain terminal of the reset transistor.
도 3에 도시된 단위화소는 드라이브트랜지스터의 소스단자와 플로팅확산노드사이에 NMOSFET(27)(이하 '더미 트랜지스터'라고 약칭함)가 연결되고 있는데, 이 더미 트랜지스터(27)는 문턱전압이 전원전압(또는 동작전압)보다 높은 트랜지스터로서 항상 턴오프 상태를 유지하고 있다. 따라서, 더미 트랜지스터는 단위화소를 구성하는 트랜지스터로 간주하지 않으며, 이로써 본 발명의 단위화소는 종래기술의 단위화소와 동일하게 4개의 트랜지스터로 구성된다.In the unit pixel illustrated in FIG. 3, an NMOSFET 27 (hereinafter referred to as a “dummy transistor”) is connected between the source terminal of the drive transistor and the floating diffusion node, and the dummy transistor 27 has a threshold voltage of a power supply voltage. As a transistor that is higher than (or operating voltage), it is always kept turned off. Therefore, the dummy transistor is not regarded as a transistor constituting the unit pixel, whereby the unit pixel of the present invention is composed of four transistors similarly to the unit pixel of the prior art.
도 4는 도 3에 따른 씨모스 이미지 센서의 단위화소를 나타낸 평면도이다.4 is a plan view illustrating a unit pixel of the CMOS image sensor of FIG. 3.
도 4에 도시된 바와 같이, 포토다이오드가 형성될 제1활성영역(31)과 제1활성영역(31)의 일측 모서리로부터 연장되어 제1활성영역(31)의 타측 모서리에 접속되는 고리형 제2활성영역(32)으로 구성되며, 제2활성영역(32)은 트랜스퍼트랜지스터, 플로팅확산노드, 리셋트랜지스터, 셀렉트트랜지스터, 드라이브트랜지스터가 형성될 활성영역이다.As shown in FIG. 4, an annular agent extending from one edge of the first active region 31 and the first active region 31 on which the photodiode is to be formed and connected to the other edge of the first active region 31. The second active region 32 is an active region in which a transfer transistor, a floating diffusion node, a reset transistor, a select transistor, and a drive transistor are to be formed.
그리고, 제1활성영역(31)과 제2활성영역(32)의 일측이 연결된 접합부 상부에 트랜스퍼트랜지스터의 게이트(Tx)가 위치하고, 제1활성영역(31)과 제2활성영역(32)의 타측이 연결된 접합부 상부에 리셋트랜지스터의 게이트(Rx)가 위치하며, 제2활성영역(32)의 상부를 교차하는 방향으로 셀렉트트랜지스터의 게이트(Sx)가 그 끝단이 제1활성영역(31)과 오버랩되지 않는 길이를 갖고 형성된다.In addition, the gate Tx of the transfer transistor is positioned above the junction where one side of the first active region 31 and the second active region 32 is connected, and the first active region 31 and the second active region 32 The gate Rx of the reset transistor is positioned on the junction where the other side is connected, and the gate Sx of the select transistor crosses the upper portion of the second active region 32, and the end thereof is connected to the first active region 31. It is formed with a length that does not overlap.
그리고, 드라이브트랜지스터의 게이트(Dx)가 리셋트랜지스터의 게이트(Rx)와 셀렉트트랜지스터의 게이트(Sx) 사이의 제2활성영역(32) 상부를 가로지름과 동시에 셀렉트트랜지스터의 게이트(Sx)와 트랜스퍼트랜지스터의 게이트(Tx) 사이의 제2활성영역(32) 상부를 가로지르면서 형성되어 있다. 즉, 드라이브트랜지스터의게이트(Dx)는 짧은 길이의 종방향부(33a)와 길이가 긴 횡방향부(33b)로 구성된 'L'자 형태로서, 제2활성영역(32) 상부를 가로지르는 셀렉트트랜지스터의 게이트(Sx)와 접하지 않는다.The gate Dx of the drive transistor crosses the upper portion of the second active region 32 between the gate Rx of the reset transistor and the gate Sx of the select transistor, and at the same time, the gate Sx and the transfer transistor of the select transistor are simultaneously located. Is formed while crossing the upper portion of the second active region 32 between the gates Tx. That is, the gate Dx of the drive transistor has an 'L' shape composed of a short longitudinal part 33a and a long transverse part 33b, and selects the upper part of the second active region 32. It is not in contact with the gate Sx of the transistor.
위와 같이, 드라이브트랜지스터의 게이트(Dx)가 트랜스퍼트랜지스터의 게이트(Tx)에 인접하여 플로팅확산노드가 형성되는 제2활성영역(32)의 상부에도 형성되어, 더미 트랜지스터를 형성하고 있다. 이때, L자형 드라이브트랜지스터의 게이트중에서 짧은 길이의 종방향부(33a)는 드라이브트랜지스터의 게이트 역할을 하고, 길이가 긴 횡방향부(33b)는 더미트랜지스터의 게이트 역할을 한다.As described above, the gate Dx of the drive transistor is formed on the second active region 32 in which the floating diffusion node is formed adjacent to the gate Tx of the transfer transistor to form a dummy transistor. At this time, the longitudinal portion 33a of the short length of the gate of the L-shaped drive transistor serves as the gate of the drive transistor, the long horizontal portion 33b serves as the gate of the dummy transistor.
결국, 플로팅확산노드는 더미트랜지스터의 게이트와 트랜스퍼트랜지스터의 게이트에 의해 그 면적이 결정된다.As a result, the area of the floating diffusion node is determined by the gate of the dummy transistor and the gate of the transfer transistor.
도 4에서, 단위화소는 3개의 콘택을 가지는데, 트랜스퍼트랜지스터의 게이트에 제어신호 Tx를 인가하기 위한 'Tx CT', 리셋트랜지스터의 드레인단자와 드라이브트랜지스터의 드레인단자에 공통으로 전원전압을 공급하기 위한 'VDD CT', 그리고 단위화소의 출력단을 위한 'output CT'이다. 도 2의 종래기술과 비교해 볼 때, Dx CT와 FD CT이 제거되고 있다.In FIG. 4, the unit pixel has three contacts, which are commonly used to supply a power supply voltage to the 'Tx CT' for applying the control signal Tx to the gate of the transfer transistor, the drain terminal of the reset transistor, and the drain terminal of the drive transistor. 'VDD CT', and 'output CT' for the output of the unit pixel. Compared with the prior art of FIG. 2, Dx CT and FD CT are eliminated.
Dx CT와 FD CT이 제거됨에 따라 드라이브트랜지스터의 게이트와 플로팅확산노드는 콘택없이 전기적으로 연결된다.As the Dx CT and FD CT are removed, the gate and floating diffusion node of the drive transistor are electrically connected without contact.
도 5a 내지 도 5g는 드라이브트랜지스터의 게이트와 플로팅확산노드의 전기적 연결 방법에 대한 제1방법을 도시한 공정 단면도이다.5A through 5G are cross-sectional views illustrating a first method for a method of electrically connecting a gate and a floating diffusion node of a drive transistor.
도 5a에 도시된 바와 같이, p형 기판(40) 상에 p형 에피층(41)을 성장시키고, p형 에피층(41) 상에 드라이브트랜지스터가 내포되는 p형 웰을 형성하기 위한 p형 웰 마스크(도시 생략)를 형성한다. 그리고 나서, p형 웰 마스크를 이온주입마스크로 하여 p형 에피층에 도펀트를 이온주입하여 p형 웰(42)을 형성한 후, p형 에피층 상에 감광막을 도포한다. 다음에, 감광막을 노광 및 현상으로 패터닝하여 더미트랜지스터의 문턱전압을 조절하기 위한 문턱전압이온주입마스크층(43)을 형성한다.As shown in FIG. 5A, a p-type epitaxial layer 41 is grown on a p-type substrate 40 and a p-type well for forming a p-type well containing a drive transistor on the p-type epilayer 41 is formed. A well mask (not shown) is formed. Then, using a p-type well mask as an ion implantation mask, a dopant is ion-implanted into the p-type epilayer to form the p-type well 42, and then a photosensitive film is applied onto the p-type epilayer. Next, the photoresist is patterned by exposure and development to form a threshold voltage ion implantation mask layer 43 for adjusting the threshold voltage of the dummy transistor.
다음으로, 문턱전압이온주입마스크층(43)을 이온주입마스크로 보론이온을 이온주입하여 문턱전압이온주입층(44)을 형성한다.Next, the threshold voltage ion implantation layer 44 is implanted with boron ions using the threshold voltage ion implantation mask layer 43 as an ion implantation mask.
도 5b에 도시된 바와 같이, 문턱전압이온주입마스크층(43)을 제거한 후, 게이트절연막(45)과 폴리실리콘막을 증착하고, 폴리실리콘막과 게이트절연막(45)을 패터닝하여 드라이브트랜지스터의 게이트(46)와 트랜스퍼트랜지스터의 게이트(47)를 형성한다. 이때, 문턱전압이온주입층(44)은 드라이브트랜지스터의 게이트(46)의 일부와 플로팅확산노드(FD)가 형성될 활성영역의 일부에 오버랩된다.As shown in FIG. 5B, after the threshold voltage ion implantation mask layer 43 is removed, the gate insulating layer 45 and the polysilicon layer are deposited, and the polysilicon layer and the gate insulating layer 45 are patterned to form a gate of the drive transistor. 46 and the gate 47 of the transfer transistor are formed. At this time, the threshold voltage ion implantation layer 44 overlaps a portion of the gate 46 of the drive transistor and a portion of the active region in which the floating diffusion node FD is to be formed.
도 5c에 도시된 바와 같이, 드라이브트랜지스터의 게이트(46)와 트랜스퍼트랜지스터의 게이트(47)를 포함한 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 포토다이오드의 깊은 n형 영역을 형성하기 위한 PDN 마스크층(48)을 형성한다. 계속해서, PDN 마스크층(48)을 이온주입마스크로 n형 도펀트를 이온주입하여 트랜스퍼트랜지스터의 게이트(47)의 일측에 정렬되는 깊은 n형 영역(49)을 형성한다.As shown in FIG. 5C, a PDN mask is formed on the entire surface including the gate 46 of the drive transistor and the gate 47 of the transfer transistor, and then patterned by exposure and development to form a deep n-type region of the photodiode. Form layer 48. Subsequently, an n-type dopant is ion-implanted with the PDN mask layer 48 as an ion implantation mask to form a deep n-type region 49 aligned with one side of the gate 47 of the transfer transistor.
도 5d에 도시된 바와 같이, PDN 마스크층(48)을 제거한 후, 게이트의 양측벽에 접하는 스페이서(50)를 형성한다. 이때, 스페이서(50)는 실리콘산화막 또는 실리콘질화막을 증착한 후 에치백하여 형성한다. 여기서, 도시되지 않았지만, 스페이서(50)를 형성하기 전에 노말 NMOSFET인 드라이브트랜지스터와 셀렉트트랜지스터의 LDD 영역을 형성하기 위한 이온주입이 진행된다.As shown in FIG. 5D, after removing the PDN mask layer 48, a spacer 50 is formed in contact with both side walls of the gate. In this case, the spacer 50 is formed by depositing a silicon oxide film or a silicon nitride film and then etching back. Although not shown, ion implantation is performed to form LDD regions of the drive transistor and the select transistor which are normal NMOSFETs before forming the spacer 50.
다음으로, 전면에 포토다이오드의 얕은 p형 영역을 형성하기 위한 PDP 마스크층(도시 생략)을 형성한 후, p형 도펀트를 이온주입하여 얕은 p형 영역(51)을 형성한다.Next, after forming a PDP mask layer (not shown) for forming a shallow p-type region of the photodiode on the entire surface, the p-type dopant is ion implanted to form a shallow p-type region 51.
도 5e에 도시된 바와 같이, PDP 마스크층을 제거한 후, 감광막을 도포하고 노광 및 현상으로 패터닝하여 플로팅확산노드를 형성하기 위한 FD 마스크층(52)을 형성한다. 다음에, FD 마스크층(52)을 이온주입마스크로 n형 도펀트를 이온주입하여 트랜스퍼트랜지스터의 게이트(47)와 드라이브트랜지스터의 게이트(46) 사이의 p형 에피층(41)에 플로팅확산노드(53)를 형성한다. 이때, FD 마스크층(52)은 드라이브트랜지스터와 셀렉트트랜지스터의 소스/드레인을 형성하기 위한 통상적인 S/D 마스크층으로 편의상 FD 마스크층이라고 한다.As shown in FIG. 5E, after removing the PDP mask layer, a photosensitive film is applied and patterned by exposure and development to form an FD mask layer 52 for forming a floating diffusion node. Next, an n-type dopant is ion-implanted using the FD mask layer 52 as an ion implantation mask, and a floating diffusion node (p-type epitaxial layer 41) is formed between the gate transistor 47 and the gate transistor 46 of the transfer transistor. 53). In this case, the FD mask layer 52 is a conventional S / D mask layer for forming the source / drain of the drive transistor and the select transistor, and is referred to as an FD mask layer for convenience.
도 5f에 도시된 바와 같이, FD 마스크층(52)을 제거한 후, 전면에 티타늄막(54)을 증착한다. 다음에, 티타늄막(54) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 실리콘이온주입마스크층(55)을 형성한다. 이때, 실리콘이온주입마스크층(55)은 문턱전압이온주입마스크층(43)을 형성하기 위한 레티클을 이용하여 형성한 것이다.As shown in FIG. 5F, after removing the FD mask layer 52, a titanium film 54 is deposited on the entire surface. Next, a photosensitive film is applied on the titanium film 54 and patterned by exposure and development to form a silicon ion implantation mask layer 55. In this case, the silicon ion implantation mask layer 55 is formed using a reticle for forming the threshold voltage ion implantation mask layer 43.
다음으로, 실리콘이온주입마스크층(55)을 이온주입마스크로 하여 실리콘을이온주입한다. 이때, 실리콘은 티타늄막(54)내에 주입된다.Next, silicon is implanted using the silicon ion implantation mask layer 55 as an ion implantation mask. At this time, silicon is injected into the titanium film 54.
도 5g에 도시된 바와 같이, 실리콘이온주입마스크층(55)을 제거한 후, 열처리 공정을 실시하여 티타늄실리사이드막(56)을 형성한다. 이때, 티타늄실리사이드막(56)은 티타늄막(54)내 티타늄과 실리콘이 반응하여 형성된 것으로, 드라이브트랜지스터의 게이트(46) 및 플로팅확산노드(53) 표면에 형성되어 드라이브트랜지스터의 게이트(46) 및 플로팅확산노드(53)를 전기적으로 연결시키는 브릿지 역할을 한다. 이하, 티타늄실리사이드막(56)을 브릿지배선이라고 한다.As shown in FIG. 5G, after removing the silicon ion implantation mask layer 55, a heat treatment process is performed to form the titanium silicide layer 56. In this case, the titanium silicide layer 56 is formed by reacting titanium and silicon in the titanium layer 54, and is formed on the surface of the gate 46 and the floating diffusion node 53 of the drive transistor to form the gate 46 and the drive transistor. It serves as a bridge for electrically connecting the floating diffusion node 53. Hereinafter, the titanium silicide film 56 is called bridge wiring.
위와 같이, 티타늄실리사이드막(56)을 이용하여 브릿지배선을 형성하면 후속 금속배선(M1)에 의한 연결없이도 드라이브트랜지스터의 게이트 및 플로팅확산노드를 전기적으로 연결시킬 수 있다.As described above, when the bridge wiring is formed using the titanium silicide layer 56, the gate and the floating diffusion node of the drive transistor may be electrically connected without the connection by the subsequent metal wiring M1.
다음으로, 티타늄실리사이드막(56)을 제외한 티타늄막을 선택적으로 제거한다. 이때, 티타늄과 티타늄나이트라이드를 제거할 때 습식 식각법을 이용하되, 1:1:5의 NH4OH:H2O2:H2O의 혼합액을 이용한다.Next, the titanium film except for the titanium silicide film 56 is selectively removed. At this time, when the titanium and titanium nitride is removed using a wet etching method, a mixture of NH 4 OH: H 2 O 2 : H 2 O of 1: 1: 5 is used.
도 6a 내지 도 6c는 드라이브트랜지스터의 게이트와 플로팅확산노드의 전기적 연결 방법에 대한 제2방법을 도시한 공정 단면도이다. 여기서, 제2방법에서 브릿지배선을 제외한 나머지 부분은 도 6a 내지 도 6e와 동일하다. 즉, 트랜스퍼트랜지스터, 드라이브트랜지스터, 포토다이오드 및 플로팅확산노드를 형성하는 과정은 동일하다.6A through 6C are cross-sectional views illustrating a second method for electrically connecting a gate and a floating diffusion node of a drive transistor. Here, in the second method, the remaining portions except for the bridge wiring are the same as those of FIGS. 6A to 6E. That is, the process of forming the transfer transistor, the drive transistor, the photodiode and the floating diffusion node is the same.
도 6a에 도시된 바와 같이, 플로팅확산노드(53)를 형성한 후, 전면에 티타늄막(54)을 증착한다. 다음에, 티타늄막(54)을 열처리하여 드라이브트랜지스터의 게이트(46)와 플로팅확산노드(53) 상에 각각 티타늄실리사이드막(57, 58)을 형성한다.As shown in FIG. 6A, after forming the floating diffusion node 53, a titanium film 54 is deposited on the entire surface. Next, the titanium film 54 is heat-treated to form titanium silicide films 57 and 58 on the gate 46 and the floating diffusion node 53 of the drive transistor, respectively.
도 6b에 도시된 바와 같이, 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 티타늄제거마스크층(59)을 형성한다. 이때, 티타늄제거마스크층(59)은 문턱전압이온주입마스크층(43)을 형성하기 위한 레티클을 반전시킨 레티클을 이용하여 형성한 것으로, 티타늄막(54)을 제거하기 위한 습식식각시 드라이브트랜지스터의 게이트(46)와 플로팅확산노드(53) 사이의 공간으로 에천트가 침투하는 것을 차단한다.As shown in FIG. 6B, a photoresist film is coated on the entire surface and patterned by exposure and development to form a titanium removing mask layer 59. At this time, the titanium removal mask layer 59 is formed by using a reticle inverting the reticle for forming the threshold voltage ion implantation mask layer 43, and the wet etching process for removing the titanium film 54 of the drive transistor It prevents the etchant from penetrating into the space between the gate 46 and the floating diffusion node 53.
다음으로, 티타늄제거마스크층(59)을 식각마스크로 티타늄막(54)을 제거한다.Next, the titanium film 54 is removed using the titanium removal mask layer 59 as an etching mask.
도 6c에 도시된 바와 같이, 티타늄제거마스크층(59)을 제거한다. 이때, 잔류하는 티타늄막(54)은 드라이브트랜지스터의 게이트(46) 및 플로팅확산노드(53)를 전기적으로 연결시키는 브릿지 역할을 한다.As shown in FIG. 6C, the titanium removal mask layer 59 is removed. At this time, the remaining titanium film 54 serves as a bridge for electrically connecting the gate 46 and the floating diffusion node 53 of the drive transistor.
위와 같이, 티타늄실리사이드막 및 티타늄막을 이용하여 브릿지배선을 형성하면 후속 금속배선(M1)에 의한 연결없이도 드라이브트랜지스터의 게이트 및 플로팅확산노드를 전기적으로 연결시킬 수 있다.As described above, when the bridge wiring is formed using the titanium silicide film and the titanium film, the gate and the floating diffusion node of the drive transistor can be electrically connected without the connection by the subsequent metal wiring M1.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 바와 같은 본 발명은 플로팅확산노드와 드라이브트랜지스터의 게이트를 콘택없이 전기적으로 연결하므로써 씨모스 이미지 센서의 동작시 신호 전달효율을 증대시킬 수 있는 효과가 있다.The present invention as described above has an effect of increasing the signal transmission efficiency during operation of the CMOS image sensor by electrically connecting the floating diffusion node and the gate of the drive transistor without contact.
또한, 플로팅확산노드가 콘택이 없는 활성영역으로 형성되므로 플로팅확산노드의 면적을 최소화하여 플로팅확산노드의 캐패시턴스를 감소시킬 수 있고, 이로써 높은 구동범위를 확보할 수 있는 효과가 있다.In addition, since the floating diffusion node is formed as an active region without contact, the capacitance of the floating diffusion node can be reduced by minimizing the area of the floating diffusion node, thereby securing a high driving range.
그리고, 단위화소내의 콘택수를 감소시키므로써 배드픽셀페일 발생율을 현저히 억제하여 높은 수율을 구현할 수 있는 효과가 있다.In addition, by reducing the number of contacts in the unit pixel, the bad pixel fail generation rate can be significantly suppressed, thereby achieving a high yield.
Claims (12)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0027811A KR100495413B1 (en) | 2003-04-30 | 2003-04-30 | Unit pixel for cmos image sensor and method of fabricatiing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0027811A KR100495413B1 (en) | 2003-04-30 | 2003-04-30 | Unit pixel for cmos image sensor and method of fabricatiing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040093936A true KR20040093936A (en) | 2004-11-09 |
| KR100495413B1 KR100495413B1 (en) | 2005-06-14 |
Family
ID=37373739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0027811A KR100495413B1 (en) | 2003-04-30 | 2003-04-30 | Unit pixel for cmos image sensor and method of fabricatiing the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100495413B1 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100829383B1 (en) * | 2006-12-27 | 2008-05-13 | 동부일렉트로닉스 주식회사 | Complementary mos image sensor |
| US7564018B2 (en) | 2005-08-12 | 2009-07-21 | Samsung Electronics Co., Ltd. | Image sensors with enhanced charge transmission characteristics |
| US7851275B2 (en) | 2005-06-03 | 2010-12-14 | Woon-Il Choi | Pixel of image sensor and method for fabricating the same |
| CN101937924B (en) * | 2005-10-25 | 2012-07-04 | 智慧投资Ii有限责任公司 | CMOS image sensor, manufacturing method thereof and pixel |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110418088B (en) * | 2019-08-14 | 2021-11-16 | Oppo广东移动通信有限公司 | Pixel structure, image sensor and terminal |
-
2003
- 2003-04-30 KR KR10-2003-0027811A patent/KR100495413B1/en not_active IP Right Cessation
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7851275B2 (en) | 2005-06-03 | 2010-12-14 | Woon-Il Choi | Pixel of image sensor and method for fabricating the same |
| US8309993B2 (en) | 2005-06-03 | 2012-11-13 | Intellectual Ventures Ii Llc | Pixel of image sensor and method for fabricating the same |
| US9263484B2 (en) | 2005-06-03 | 2016-02-16 | Intellectual Ventures Ii, Llc | Pixel of image sensor and method for fabricating the same |
| US7564018B2 (en) | 2005-08-12 | 2009-07-21 | Samsung Electronics Co., Ltd. | Image sensors with enhanced charge transmission characteristics |
| US7989750B2 (en) | 2005-08-12 | 2011-08-02 | Samsung Electronics Co., Ltd. | Image sensors with enhanced charge transmission characteristics |
| CN101937924B (en) * | 2005-10-25 | 2012-07-04 | 智慧投资Ii有限责任公司 | CMOS image sensor, manufacturing method thereof and pixel |
| KR100829383B1 (en) * | 2006-12-27 | 2008-05-13 | 동부일렉트로닉스 주식회사 | Complementary mos image sensor |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100495413B1 (en) | 2005-06-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7294522B2 (en) | CMOS image sensor and method for fabricating the same | |
| KR100760913B1 (en) | CMOS Image Sensor and Method for Manufacturing the same | |
| US6930338B2 (en) | Unit pixel for use in CMOS image sensor | |
| JP4423257B2 (en) | CMOS image sensor and manufacturing method thereof | |
| JP4049218B2 (en) | Manufacturing method of CMOS image sensor | |
| US7588956B2 (en) | CMOS image sensor and method of manufacturing the same | |
| KR100495413B1 (en) | Unit pixel for cmos image sensor and method of fabricatiing the same | |
| KR20050018512A (en) | CMOS image sensor and method for fabricating same | |
| KR100495414B1 (en) | Unit pixel for cmos image sensor | |
| KR20060076392A (en) | Cmos image sensor and method for manufacturing the same | |
| KR100494032B1 (en) | CMOS Imagesensor and fabrication method of the same | |
| KR100390836B1 (en) | Image sensor capable of improving capacitance of photodiode and charge transport and method for forming the same | |
| KR100535911B1 (en) | CMOS image sensor and its fabricating method | |
| KR100956193B1 (en) | Cmos image sensor improved transfer efficiency and method of making the same | |
| KR100349679B1 (en) | Method for fabricating CMOS image sensor | |
| KR20020048705A (en) | Image sensor capable of improving low light characteristics and method for forming the same | |
| KR100390810B1 (en) | Image sensor capable of improving capacitance of photodiode and charge transport and method for forming the same | |
| KR20060127498A (en) | Method of fabricating cmos image sensor to reduce the dark current | |
| KR100446319B1 (en) | Image sensor and method for fabricating the same | |
| KR100649001B1 (en) | method for manufacturing of CMOS image sensor | |
| KR100535920B1 (en) | Method for fabricating CMOS Image sensor | |
| KR100788483B1 (en) | Pixel structure of image sensor and manufacturing method | |
| KR100790213B1 (en) | Method for fabricating image sensor | |
| KR100550910B1 (en) | Method for fabricating CMOS Image sensor | |
| KR100718780B1 (en) | Method for fabricating cmos image sensor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110530 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |