KR20040089624A - 심리스 클록 - Google Patents
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Abstract
Description
Claims (10)
- 클록 기능을 갖는 두 개 이상의 유닛(1, 2)을 포함하는 시스템(10)으로서, 상기 유닛은 공통 시스템 클록 선로(SCLK), 공통 내부 클록 선로(ICLK) 및 논리 버스(L-BUS)에 결합됨으로써, 단 하나의 유닛(1, 2)이 동시에 주 유닛으로 지정되고,주 유닛(1, 2)의 지정은 적어도 소정의 유닛(1, 2)이 주 유닛으로 선택되지 않도록 제공되는 신호에 의존하며, 상기 신호가 제공될 때 소정의 유닛(1, 2)이 주 유닛으로 지정된다면, 시스템은 선택되지 않은 다른 유닛을 주 유닛으로 선택되도록 하는 스위치오버를 수행하며,상기 각 유닛(1, 2)은,내부 클록 선로(ICLK)에 출력되도록 적응되는(adapt) 클록 소스 신호(CLK10, CLK20)를 발생시키는 클록 소스(CLK1, CLK2), 및내부 클록 선로(ICLK)상의 신호로부터 얻어지며, 유닛이 주 유닛으로 지정될 경우 시스템 클록 선로(S-CLK)상에 출력되는, 신호를 발생시키는 위상 동기 루프 장치(P1, P2)를 포함함으로써,유닛의 하나의 소스 클록 신호(CLK10, CLK20)가 내부 클록 선로(ICLK)상에 출력되고, 모든 유닛의 모든 위상 동기 루프 장치가 내부 클록 신호로부터 얻어진 위상 동기 루프 출력 신호를 발생시키며, 상기 위상 동기 루프 장치의 출력(CLKP1, CLKP2)은, 한 위상 동기 루프 출력 신호로부터 다른 위상 동기 루프 출력 신호로의 스위치오버가 심리스하게 이루어지도록 서로 동일한 위상인 것을 특징으로 하는,클록 기능을 가진 두 개 이상의 유닛을 포함하는 시스템.
- 제 1 항에 있어서,상기 주 유닛으로 지정된 유닛은 내부 클록 선로(ICLK)상에 클록 소스 신호를 발생시키는 것을 특징으로 하는 클록 기능을 가진 두 개 이상의 유닛을 포함하는 시스템.
- 제 1 항 또는 제 2 항에 있어서,각 유닛은,논리 버스(L-BUS)와 연결되는 논리부(MS),내부 클록 선로(ICLK)와 연결되는 제1 양방향 포트(BD11; BD21), 및시스템 클록 선로(SCLK)와 연결되는 제2 양방향 포트(BD12; BD22)를 더 포함하고,상기 유닛의 논리부(MS)는 제1 및 제2 양방향 포트(BD11, BD12, BD21, BD22)를 제어하여, 인에이블 신호(BD11E, BD12E, BD21E, BD22E)를 통해 각각의 시스템 클록 신호(SCLK) 및 각각의 내부 클록 신호(ICLK)를 입력하거나 출력하는 것을 특징으로 하는 클록 기능을 가진 두 개 이상의 유닛을 포함하는 시스템.
- 제 3 항에 있어서,상기 인에이블 신호는 먼저, 시스템 클록(SCLK)이 시스템 클록의 상태 변경으로부터 소정의 규정된 보호 시간 간격을 가진 논리 상태에 있을 때 상태를 변경하는 것을 특징으로 하는 클록 기능을 가진 두 개 이상의 유닛을 포함하는 시스템.
- 제 3 항 또는 제 4 항에 있어서,상기 논리부(MS)는 다른 유닛의 다른 논리부와 협력하여 우선순위 방식을 협의하며, 상기 우선순위 방식에 따라 유닛을 지정하는 규정된 순서가 결정되는 것을 특징으로 하는 클록 기능을 가진 두 개 이상의 유닛을 포함하는 시스템.
- 상기 항 중 어느 한 항에 있어서,임의의 유닛의 논리부는 장애 감지 회로를 포함함으로써, 임의의 장치에 장애가 검출될 경우, 상기 시스템은 지정된 유닛으로부터 후속 지정 유닛으로의 스위치오버를 개시하는 것을 특징으로 하는 클록 기능을 가진 두 개 이상의 유닛을 포함하는 시스템.
- 상기 항 중 어느 한 항에 있어서,임의의 클록 생성 또는 클록 평가 기능을 포함하지 않는 추가 보드(6, 7)를 포함하며, 상기 추가 보드는 시스템 클록 선로(SCLK)에 결합되지만 내부 클록 선로(ICLK) 또는 논리 버스(L-BUS)에는 결합되지 않는 것을 특징으로 하는 클록 기능을 가진 두 개 이상의 유닛을 포함하는 시스템.
- 유닛(1, 2)으로서,논리 버스(L-BUS)와 연결되는 논리부(MS),내부 클록 선로(ICLK)상에 출력되도록 적응되는 클록 소스 신호(CLK10, CLK20)를 발생시키는 클록 소스(CLK1, CLK2),내부 클록 선로(ICLK)상의 신호로부터 얻어지는 신호(CLKP1)를 발생시키며 규정된 특성을 가진 위상 동기 루프 장치(P1, P2),내부 클록 선로(ICLK)로 클록 소스 신호를 출력하거나 또는 내부 클록 선로로부터 내부 클록 신호를 입력하는 제1 수단(BD11; BD21), 및위상 동기 루프 장치로부터 시스템 클록 선로(SCLK)로 신호를 출력하거나 또는 시스템 클록 신호를 입력하는 제2 수단(BD12; BD22)을 포함하고,상기 유닛의 논리부(MS)는 제1 및 제2 수단(BD11, BD12, BD21, BD22)을, 각각의 시스템 클록 신호(SCLK) 및 각각의 내부 클록 신호(ICLK)를 입력하거나 출력하도록 제어하며,유닛이 주 유닛으로 지정될 경우, 논리부(MS)는 내부 클록 신호로부터 얻어진 위상 동기 루프 발생 신호가 시스템 클록 선로상에 출력되도록 제어하는 것을 특징으로 하는 유닛.
- 제 8 항에 있어서,상기 유닛이 주 유닛으로 지정될 경우, 논리부(MS)는 소스 클록 신호(CLK10, CLK20)가 내부 클록 선로(ICLK)상에 출력되도록 제어하는 것을 특징으로 하는 유닛.
- 제 8 항 또는 제 9 항에 있어서,상기 유닛이 주 유닛으로 지정되지 않을 경우, 논리부(MS)는 시스템 클록 신호를 시스템 클록 선로(SCLK)로부터 입력하도록 제2 수단을 제어하는 것을 특징으로 하는 유닛.
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