KR20040087591A - In plane switching mode liquid crystal display device - Google Patents
In plane switching mode liquid crystal display device Download PDFInfo
- Publication number
- KR20040087591A KR20040087591A KR1020030022036A KR20030022036A KR20040087591A KR 20040087591 A KR20040087591 A KR 20040087591A KR 1020030022036 A KR1020030022036 A KR 1020030022036A KR 20030022036 A KR20030022036 A KR 20030022036A KR 20040087591 A KR20040087591 A KR 20040087591A
- Authority
- KR
- South Korea
- Prior art keywords
- line
- gate
- light blocking
- pixel
- liquid crystal
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Liquid Crystal (AREA)
Abstract
Description
본 발명은 횡전계방식 액정표시소자에 관한 것으로, 특히 게이트라인과 공통전극 간의 단락(short)을 방지할 수 있는 횡전계방식 액정표시소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transverse electric field type liquid crystal display device, and more particularly, to a transverse electric field type liquid crystal display device capable of preventing a short circuit between a gate line and a common electrode, and a manufacturing method thereof.
고화질, 저전력의 평판 표시 소자(flat panel display device)로서 주로 사용되는 트위스트 네마틱 모드(twisted nematic mode) 액정표시소자(liquid crystal display device)는 시야각이 좁다는 단점이 있다. 이것은 액정분자의 굴절율 이방성(refractive anisotropy)에 기인하는 것으로, 기판과 수평하게 배향된 액정분자가 액정패널(liquid crystal display panel)에 전압이 인가될 때 기판과 거의 수직방향으로 배향되기 때문이다.The twisted nematic mode liquid crystal display device, which is mainly used as a flat panel display device of high quality and low power, has a disadvantage in that the viewing angle is narrow. This is due to the refractive anisotropy of the liquid crystal molecules, because the liquid crystal molecules oriented horizontally with the substrate are oriented almost perpendicular to the substrate when a voltage is applied to the liquid crystal display panel.
따라서, 액정분자를 기판과 거의 수평한 방향으로 배향하여 시야각 문제를 해결하는 횡전계방식 액정표시소자(In Plane Switching mode LCD)가 최근에 활발하게 연구되고 있다.Accordingly, in-plane switching mode LCD (LCD), which solves the viewing angle problem by aligning liquid crystal molecules in a substantially horizontal direction with a substrate, has been actively studied in recent years.
도 1은 일반적인 횡전계방식 액정표시소자의 단위 화소를 개략적으로 도시한 것으로, 도 1a는 평면도이고, 도 1b는 도 1a의 I-I'선의 단면도이다.FIG. 1 schematically illustrates a unit pixel of a general transverse electric field type liquid crystal display device. FIG. 1A is a plan view, and FIG. 1B is a cross-sectional view taken along the line II ′ of FIG. 1A.
도면에 도시한 바와 같이, 투명한 제 1기판(10) 상에 게이트라인(1) 및 데이터라인(3)이 종횡으로 배열되어 화소 영역을 정의한다. 실제의 액정표시소자에서는 n개의 게이트라인(1)과 m개의 데이터라인(3)이 교차하여 n×m개의 화소가 존재하지만, 도면에는 설명을 간단하게 하기 위해 단지 한 화소만을 나타내었다.As shown in the figure, the gate line 1 and the data line 3 are vertically and horizontally arranged on the transparent first substrate 10 to define a pixel area. In an actual liquid crystal display device, n gate lines 1 and m data lines 3 intersect with n x m pixels, but only one pixel is shown in the figure for simplicity.
상기 화소 영역 내에는 상기 게이트라인(1)과 데이터라인(3)의 교차점에는 게이트 전극(1a), 반도체층(5) 및 소스/드레인 전극(2a, 2b)으로 구성된 박막트랜지스터(thin film transistor; 9)가 배치되어 있으며, 상기 게이트 전극(1a) 및 소스/드레인 전극(2a, 2b)은 각각 게이트라인(1) 및 데이터라인(3)에 접속된다. 또한, 게이트 절연막(8)은 기판 전체에 걸쳐서 적층되어 있다.A thin film transistor including a gate electrode 1a, a semiconductor layer 5, and source / drain electrodes 2a and 2b at an intersection point of the gate line 1 and the data line 3 in the pixel area; 9 is disposed, and the gate electrode 1a and the source / drain electrodes 2a and 2b are connected to the gate line 1 and the data line 3, respectively. The gate insulating film 8 is stacked over the entire substrate.
화소 영역 내에는 상기 게이트라인(1)과 평행하게 공통전극라인(4)이 배열되고, 액정분자를 스위칭 시키는 적어도 한쌍의 전극 즉, 공통전극(6)과 화소전극(7)이 데이터라인과 평행하게 배열되어 있다. 상기 공통전극(6)은 게이트라인(1)과 동시에 형성되어 공통전극라인(4)에 접속되며, 화소전극(7)은 소스/드레인 전극(2a, 2b)과 동시에 형성되어 박막트랜지스터(9)의 드레인 전극(2b)과 접속된다. 그리고, 상기 소스/드레인 전극(2a, 2b)을 포함하는 기판 전체에 걸쳐서 보호막(11) 및 제 1배향막(12a)이 도포되어 있다. 또한, 상기 공통전극(6)은 화소 영역 외곽에 형성된 화소전극(7)과 데이터라인(3) 사이에 발생하는 횡전계를 차폐시키기 위하여 화소영역의 외곽에 형성하는 것이 바람직하다. 또한, 상기 공통전극라인(4)과 중첩되어 형성되며, 화소전극(7)과 접속하는 화소전극라인(14)은 그 사이에 개재된 절연막(8)을 사이에 두고 축적 용량을 형성한다.The common electrode line 4 is arranged parallel to the gate line 1 in the pixel area, and at least one pair of electrodes for switching the liquid crystal molecules, that is, the common electrode 6 and the pixel electrode 7 are parallel to the data line. Are arranged. The common electrode 6 is formed at the same time as the gate line 1 and connected to the common electrode line 4, and the pixel electrode 7 is formed at the same time as the source / drain electrodes 2a and 2b to form the thin film transistor 9. Is connected to the drain electrode 2b. Then, the protective film 11 and the first alignment film 12a are applied over the entire substrate including the source / drain electrodes 2a and 2b. In addition, the common electrode 6 may be formed outside the pixel area to shield the transverse electric field generated between the pixel electrode 7 and the data line 3 formed outside the pixel area. In addition, the pixel electrode line 14 overlapping the common electrode line 4 and connected to the pixel electrode 7 forms a storage capacitor with an insulating film 8 interposed therebetween.
또한, 제 2기판(20)에는 박막트랜지스터(9), 게이트라인(1) 및 데이터라인(3)으로 빛이 새는 것을 방지하는 블랙매트릭스(21)와 칼라필터(23)가 형성되어 있으며, 그 위에는 제 2배향막(12b)이 도포되어 있다. 또한, 상기 제 1 및 제 2기판(10,20) 사이에는 액정층(13)이 형성된다.In addition, a black matrix 21 and a color filter 23 are formed on the second substrate 20 to prevent light leakage from the thin film transistor 9, the gate line 1, and the data line 3. The second alignment film 12b is applied thereon. In addition, a liquid crystal layer 13 is formed between the first and second substrates 10 and 20.
그러나, 상기한 구조의 종래 횡전계방식 액정표시소자는 화면이 표시되는 화소영역 내에 불투명한 금속으로 이루어진 공통전극(6) 및 화소전극(7)이 형성되어 있기 때문에 개구율(aperture ratio)이 저하되는 문제점이 있었다.However, in the conventional transverse electric field type liquid crystal display device having the above-described structure, since the common electrode 6 and the pixel electrode 7 made of opaque metal are formed in the pixel area where the screen is displayed, the aperture ratio is lowered. There was a problem.
또한, 화소의 외곽에 형성된 공통전극이 게이트라인과 동일한 평면상에 형성되어 있기 게이트라인과 공통전극 간의 충분한 마진 확보가 어렵기 때문에 이들 간의 단락(short) 불량이 발생하는 문제점이 있었다.In addition, since the common electrode formed on the outer side of the pixel is formed on the same plane as the gate line, it is difficult to secure sufficient margin between the gate line and the common electrode, thereby causing a short defect between them.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해서 이루어진 것으로, 상기 공통전극 및 화소전극 중 적어도 하나를 투명한 전도성 물질로 형성함으로써, 개구율을 향상시킬 수 있는 횡전계방식 액정표시소자를 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and by providing at least one of the common electrode and the pixel electrode made of a transparent conductive material, to provide a transverse electric field type liquid crystal display device that can improve the aperture ratio.
본 발명의 다른 목적은 데이터라인과 나란하게 인접하여 화소의 빛샘을 막아주는 공통전극(또는 광차단라인)의 일부를 소스/드레인 금속물질로 형성함으로써, 게이트라인이 동일 평면상에 형성된 공통전극(또는 광차단라인)과 단락(short)되는 것을 방지할 수 있는 횡전계방식 액정표시소자를 제공하는데 목적이 있다.Another object of the present invention is to form a portion of the common electrode (or light blocking line) adjacent to the data line to prevent light leakage of the pixel by using a source / drain metal material, so that the gate electrode is formed on the same plane. Another object of the present invention is to provide a transverse electric field type liquid crystal display device capable of preventing a short circuit from light blocking lines).
기타 본 발명의 목적 및 특징은 이하의 발명의 구성 및 특허청구범위에서 상세히 기술될 것이다.Other objects and features of the present invention will be described in detail in the configuration and claims of the following invention.
도 1은 일반적인 횡전계방식 액정표시소자의 구조를 도시한 도면.1 is a view showing the structure of a general transverse electric field type liquid crystal display device.
도 2는 본 발명의 실시예에 따른 횡전계방식 액정표시소자를 도시한 도면.2 illustrates a transverse electric field type liquid crystal display device according to an exemplary embodiment of the present invention.
도 3은 본 발명의 다른 실시예에 따른 횡전계방식 액정표시소자를 도시한 도면.3 illustrates a transverse electric field type liquid crystal display device according to another exemplary embodiment of the present invention.
도 4는 본 발명의 횡전계방식 액정표시소자를 도시한 도면.4 is a view showing a transverse electric field type liquid crystal display device of the present invention.
도 5는 본 발명에 따른 횡전계방식 액정표시소자의 제조방법을 나타낸 공정순서도.5 is a process flowchart showing a method of manufacturing a transverse electric field type liquid crystal display device according to the present invention.
***도면의 주요부분에 대한 부호의 설명****** Explanation of symbols for main parts of drawing ***
101: 게이트라인 103: 데이터라인101: gate line 103: data line
104: 공통전극라인 106a∼106c: 공통전극104: common electrode lines 106a to 106c: common electrode
107a,107c: 화소전극 108: 게이트절연막107a and 107c: pixel electrode 108: gate insulating film
109,209: 박막트랜지스터 102a,202a: 소스전극109 and 209: thin film transistors 102a and 202a: source electrode
111: 보호막 130: 광차단라인111: protective film 130: light blocking line
230a: 제 1광차단라인 230b: 제 2광차단라인230a: first light blocking line 230b: second light blocking line
상기한 목적을 달성하기 위한 본 발명의 횡전계방식 액정표시소자는 제 1 및 제 2기판과; 상기 제 1기판에 종횡으로 배열되어 화소영역을 정의하는 게이트라인 및 데이터라인과; 상기 게이트라인과 데이터라인의 교차영역에 배치된 박막트랜지스터와; 상기 화소영역 내에서 횡전계를 발생시키는 공통전극 및 화소전극과; 상기 게이트라인과 동일한 평면상에 형성되고, 상기 공통전극과 전기적으로 접속하며, 데이터라인과 인접하는 제 1광차단라인과; 상기 제 1광차단라인의 연장선으로 제 1광차단라인과 절연막을 사이에 두고 형성되며, 게이트라인과 인접하는 영역에 형성된 제 2광차단라인을 포함하여 구성된다.In accordance with one aspect of the present invention, a transverse electric field type liquid crystal display device includes: first and second substrates; Gate lines and data lines arranged vertically and horizontally on the first substrate to define pixel regions; A thin film transistor disposed at an intersection of the gate line and the data line; A common electrode and a pixel electrode generating a transverse electric field in the pixel region; A first light blocking line formed on the same plane as the gate line, electrically connected to the common electrode, and adjacent to the data line; An extension line of the first light blocking line is formed between the first light blocking line and the insulating layer, and includes a second light blocking line formed in an area adjacent to the gate line.
상기 박막트랜지스터는 게이트라인과 접속된 게이트 전극과; 상기 게이트 전극 위에 형성된 게이트절연막과; 상기 게이트절연막 위에 형성된 액티브층과; 상기 액티브층 위에 형성된 오믹콘택층 및 상기 오믹콘택층 위에 형성되어 데이터라인과 접속되는 소스/드레인전극으로 구성되어 있으며, 상기 소스/드레인전극은 화소내의 화소전극과 전기적으로 접속되어 있다.The thin film transistor may include a gate electrode connected to the gate line; A gate insulating film formed on the gate electrode; An active layer formed on the gate insulating film; And an ohmic contact layer formed on the active layer and a source / drain electrode formed on the ohmic contact layer and connected to the data line, wherein the source / drain electrode is electrically connected to the pixel electrode in the pixel.
상기 게이트절연막은 제 1기판 전체에 걸쳐서 형성되어 있으며, 상기 제 2광차단라인은 상기 게이트절연막 위에 형성되어 있기 때문에 게이트라인과의 단락(short)을 막을 수가 있다.The gate insulating film is formed over the entire first substrate, and the second light blocking line is formed on the gate insulating film, so that a short with the gate line can be prevented.
또한, 상기 박막트랜지스터 위에는 기판 전면에 걸쳐서 보호막이 형성되어 있으며, 상기 공통전극 및 화소전극은 보호막 상에 형성될 수 있다. 이때, 화소전극과 공통전극은 ITO 또는 IZO와 같은 투명한 전도성물질로 형성할 수 있다.In addition, a passivation layer is formed over the entire surface of the thin film transistor, and the common electrode and the pixel electrode may be formed on the passivation layer. In this case, the pixel electrode and the common electrode may be formed of a transparent conductive material such as ITO or IZO.
아울러, 상기 화소전극 및 공통전극은 서로 다른 평면상에 형성될 수도 있다. 예를들면, 상기 공통전극은 게이트라인 공정에서 게이트라인과 함께 형성될 수 있으며, 상기 화소전극은 데이터라인 공정에서 데이터라인과 함께 형성될 수도 있다. 따라서, 공통전극은 제 1기판 상에 형성되고, 상기 화소전극은 게이트절연막상에 형성된다.In addition, the pixel electrode and the common electrode may be formed on different planes. For example, the common electrode may be formed with a gate line in a gate line process, and the pixel electrode may be formed with a data line in a data line process. Thus, the common electrode is formed on the first substrate, and the pixel electrode is formed on the gate insulating film.
또한, 본 발명에 의한 횡전계방식 액정표시소자의 제조방법은 제 1 및 제 2기판을 준비하는 단계와; 상기 제 1기판에 종횡으로 배열되어 화소영역을 정의하는 게이트라인 및 데이터라인을 형성하되, 상기 게이트라인 형성 후, 그 상부 전면에 절연막을 도포한 후, 그 위에 데이터라인을 형성하는 단계와; 상기 게이트라인과 동일한 평면상에 형성하되, 상기 공통전극과 전기적으로 접속하며, 데이터라인과 인접하는 제 1광차단라인을 형성하는 단계와; 상기 화소영역 내에서 횡전계를 발생시키는 공통전극 및 화소전극을 형성하는 단계와; 상기 절연막 위에 제 1광차단라인의 연장선으로 게이트라인과 인접하는 영역에 제 2광차단라인을 형성하는 단계를 포함하여 이루어진다.In addition, the method of manufacturing a transverse electric field type liquid crystal display device according to the present invention comprises the steps of preparing a first and a second substrate; Forming a gate line and a data line arranged vertically and horizontally on the first substrate to define a pixel region, after forming the gate line, applying an insulating film to the entire upper surface thereof, and then forming a data line thereon; Forming a first light blocking line on the same plane as the gate line but electrically connected to the common electrode and adjacent to the data line; Forming a common electrode and a pixel electrode to generate a transverse electric field in the pixel region; And forming a second light blocking line in an area adjacent to the gate line as an extension line of the first light blocking line on the insulating film.
상기 제 1광차단라인은 게이트라인 공정에서 함께 형성되며, 상기 제 2광차단라인은 데이터라인 공정에서 함께 형성되는 것으로, 이들은 화소의 빛샘을 막아주는 역할을 한다.The first light blocking line is formed together in the gate line process, and the second light blocking line is formed together in the data line process, and these block the light leakage of the pixel.
상기 공통전극 및 화소전극 중 하나는 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)과 같이 투명한 전도성 물질이나, 게이트 금속물질 또는 데이터 금속물질과 같은 불투명한 금속물질로 형성할 수도 있다. 그러나, 투명한 전도성물질로 형성하는 것이 개구율 측면에서는 더욱 유리하다.One of the common electrode and the pixel electrode may be formed of a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO), or an opaque metal material such as a gate metal material or a data metal material. However, forming from a transparent conductive material is more advantageous in terms of aperture ratio.
상기한 바와 같이, 본 발명은 게이트라인과 인접하는 영역의 광차단라인의 일부를 게이트절연막 위에 소스/드레인 금속물질로 형성함으로써, 게이트라인과 광차단라인의 일부가 서로 다른 평면상에 형성되게 하여 이들 사이의 단락(short)을막을 수가 있다.As described above, the present invention forms a part of the light blocking line in the region adjacent to the gate line by using a source / drain metal material on the gate insulating film, so that the part of the gate line and the light blocking line are formed on different planes. Short circuits between them can be prevented.
이하, 첨부한 도면을 통하여 상기와 같이 구성된 본 발명의 횡전계방식 액정표시소자 및 그 제조방법에 대하여 상세히 설명하면 다음과 같다.Hereinafter, the transverse electric field type liquid crystal display device and a manufacturing method thereof according to the present invention configured as described above will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 횡전계방식 액정표시소자를 나타낸 것으로, 도 2a는 고개구율 구조를 가지는 본 발명의 횡전계방식 액정표시소자를 개략적으로 도시한 평면도이고, 도 2b는 도 2a의 II-II'를 따라 절단된 수직 단면도이다.Figure 2 shows a transverse electric field liquid crystal display device according to the present invention, Figure 2a is a plan view schematically showing a transverse electric field liquid crystal display device of the present invention having a high opening ratio structure, Figure 2b is a II- of FIG. It is a vertical section cut along II '.
도 2a에 도시한 바와 같이, 투명한 제 1기판(110)에 게이트라인(101) 및 데이터라인(103)이 종횡으로 배열되어 화소영역을 정의하고, 상기 게이트라인(101)과 데이터라인(103)의 교차영역에는 게이트전극(101a), 반도체층(105) 및 소스/드레인전극(102a, 102b)으로 구성된 박막트랜지스터(thin film transistor;109)가 배치되어 있다. 이때, 게이트전극(101a) 및 소스전극(102a)은 게이트라인(101) 및 데이터라인(103)으로부터 각각 분기된 것이다. 화소의 중심에는 게이트라인(101)과 평행하게 공통전극라인(104)이 배치되어 있으며, 상기 드레인전극(102b)과 전기적으로 연결된 화소전극라인(114)이 공통전극라인(104) 위에 형성되어 있다. 그리고, 화소영역의 양측 외곽에는 데이터라인(103)과 나란하게 광차단라인(130)이 배치되어 있다. 상기 광차단라인(130)은 게이트라인(101) 및 공통전극라인(104) 형성시 함께 형성된 것으로, 화소의 빛샘을 막기 위해 형성된 것이다. 상기 공통전극라인(104) 및 화소전극라인(114)은 절연막을 사이에 두고 서로 스토리지커패시터(storage capacitor; Cst)를 형성한다.As shown in FIG. 2A, the gate line 101 and the data line 103 are vertically and horizontally arranged on the transparent first substrate 110 to define a pixel area, and the gate line 101 and the data line 103 are formed. A thin film transistor 109 composed of the gate electrode 101a, the semiconductor layer 105, and the source / drain electrodes 102a and 102b is disposed in the intersecting region. In this case, the gate electrode 101a and the source electrode 102a are branched from the gate line 101 and the data line 103, respectively. The common electrode line 104 is disposed in the center of the pixel in parallel with the gate line 101, and the pixel electrode line 114 electrically connected to the drain electrode 102b is formed on the common electrode line 104. . In addition, light blocking lines 130 are disposed on both sides of the pixel area in parallel with the data lines 103. The light blocking line 130 is formed together with the gate line 101 and the common electrode line 104 to prevent light leakage of the pixel. The common electrode line 104 and the pixel electrode line 114 form a storage capacitor Cst with each other having an insulating layer therebetween.
또한, 상기 화소영역에는 상기 공통전극라인(104) 및 화소전극라인(114)으로으로부터 수직 분기되어 화소내에서 횡전계를 발생시키는 화소전극(107a, 107b) 및 공통전극(106a∼106c)이 교대로 배치되어 있다. 이때, 화소의 외곽에 배치되어 있는 공통전극(106a,106c)은 광차단라인(130) 위에 형성되어 있으며, 이들은 제 1콘택홀(116)을 통하여 전기적으로 접속되어 있다. 이때, 상기 공통전극(106a∼106c) 및 화소전극(107a∼107b)은 개구율 향상을 위해 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide)와 같은 투명한 전도성물질로 형성되어 있다.In the pixel region, the pixel electrodes 107a and 107b and the common electrodes 106a to 106c that are vertically branched from the common electrode line 104 and the pixel electrode line 114 to generate a transverse electric field in the pixel alternately. It is arranged. In this case, the common electrodes 106a and 106c disposed outside the pixel are formed on the light blocking line 130, and they are electrically connected through the first contact hole 116. In this case, the common electrodes 106a to 106c and the pixel electrodes 107a to 107b are formed of a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO) to improve the aperture ratio.
또한, 도 2b에 도시된 바와 같이, 그 단면을 보면, 상기 광차단라인(130)과 데이터라인(103)은 절연막(108)에 의해서 절연되어 있으며, 상기 데이터라인(103)을 포함한 기판 전면에는 보호막(111)이 개재되어 있다. 상기 보호막(111) 위에 공통전극(106a∼106c)과 화소전극(107a,107b)이 교대로 배치되어 있으며, 그 위에는 제 1배향막(112a)이 도포되어 있다.In addition, as shown in FIG. 2B, when viewed from the cross-section, the light blocking line 130 and the data line 103 are insulated by the insulating film 108, and the front surface of the substrate including the data line 103 is formed. The protective film 111 is interposed. Common electrodes 106a to 106c and pixel electrodes 107a and 107b are alternately arranged on the passivation layer 111, and a first alignment layer 112a is coated thereon.
그리고, 투명한 제 2기판(120)에는 박막트랜지스터(109), 게이트라인(101) 및 데이터라인(103)으로 빛이 새는 것을 방지하는 블랙매트릭스(121)와 실질적으로 칼라를 구현하는 칼라필터(123)가 형성되어 있으며, 그 위에는 제 2배향막(112b)이 도포되어 있다. 또한, 상기 제 1 및 제 2기판(110,120) 사이에는 액정층(113)이 형성되어 있다.In addition, the transparent second substrate 120 has a black matrix 121 that prevents light from leaking into the thin film transistor 109, the gate line 101, and the data line 103, and a color filter 123 that substantially realizes color. ) Is formed, and a second alignment film 112b is applied thereon. In addition, a liquid crystal layer 113 is formed between the first and second substrates 110 and 120.
상기 블랙매트릭스(121)는 제 1기판(110)에 형성된 광차단라인(130)을 모두 가리지 않고, 일부분을 남겨두게 된다. 그러나, 전술한 바와 같이, 공통전극(106a∼106c) 및 화소전극(107a,107b)이 투명한 물질로 형성되어 있기 때문에 제 1기판(110)과 제 2기판(120)간의 합착 오정렬 발생시 데이터라인(103)과 인접하는영역에서 빛샘이 발생하게 된다. 따라서, 이러한 문제를 해결하기 위하여 데이터라인(103)과 인접하는 공통전극(106a,106c) 하부에 광차단라인(130)이 형성된다. 즉, 광차단라인(130)은 화소간의 빛샘을 방지하기 위하여 형성된 것이다. 아울러, 상기 광차단라인(130)은 데이터라인(103)에 인가된 신호가 화소전극(107a,107b)에 미치는 영향을 효과적으로 차폐시켜 공통전극과 화소전극간의 전계가 왜곡되는 것을 막아준다.The black matrix 121 does not cover all of the light blocking lines 130 formed on the first substrate 110 and leaves a portion thereof. However, as described above, since the common electrodes 106a to 106c and the pixel electrodes 107a and 107b are formed of a transparent material, the data line (1) when the misalignment occurs between the first substrate 110 and the second substrate 120. Light leakage occurs in an area adjacent to 103). Therefore, in order to solve this problem, the light blocking line 130 is formed under the common electrodes 106a and 106c adjacent to the data line 103. That is, the light blocking line 130 is formed to prevent light leakage between pixels. In addition, the light blocking line 130 effectively shields the influence of the signal applied to the data line 103 on the pixel electrodes 107a and 107b to prevent the electric field between the common electrode and the pixel electrode from being distorted.
상기와 같이 구성된 본 발명의 횡전계방식 액정표시소자는 공통전극(106a∼106c)과 화소전극(107a,107b)이 ITO(Indium tin Oxide), IZO(Indium Zinc Oxide)와 같은 투명한 전도성물질로 형성되어 있기 때문에 종래에 비하여 개구율을 향상시킬 수가 있다. 더욱이, 상기 공통전극(106a∼106c)과 화소전극(107a,107b)이 동일한 평면상에 형성되어 있기 때문에 액정의 스위칭 속도가 더욱 빨라지게 되어 동화상 구현시에 화상이 끊어지는 현상을 방지할 수 있다. 즉, 종래의 구조에서는 게이트절연막을 사이에 두고 화소전극과 공통전극이 형성되어 있는 반면에 본 발명은 화소전극과 공통전극이 동일 평면상에 형성되어 있기 때문에 두 전극 사이의 액정층에 인가되는 전계가 종래에 비하여 더욱 강하게 생성된다. 이러한, 강한 전계에 의해 액정층 내의 액정분자가 더욱 빠른 속도로 스위칭되기 때문에 동화상 등의 구현이 용이해진다.In the transverse electric field type liquid crystal display device of the present invention configured as described above, the common electrodes 106a to 106c and the pixel electrodes 107a and 107b are formed of a transparent conductive material such as indium tin oxide (ITO) and indium zinc oxide (IZO). As a result, the opening ratio can be improved as compared with the related art. In addition, since the common electrodes 106a to 106c and the pixel electrodes 107a and 107b are formed on the same plane, the switching speed of the liquid crystal is further increased, thereby preventing the image from being broken during the moving image. . That is, in the conventional structure, the pixel electrode and the common electrode are formed with the gate insulating film interposed therebetween, whereas in the present invention, since the pixel electrode and the common electrode are formed on the same plane, an electric field applied to the liquid crystal layer between the two electrodes is provided. Is produced more strongly than in the prior art. Since the liquid crystal molecules in the liquid crystal layer are switched at a higher speed by the strong electric field, it is easy to implement a moving image.
반면에, 종래기술에서도 언급한 바와 같이, 상기 광차단라인(130)과 게이트라인(101)이 동일 평면상에 형성되기 때문에 게이트라인(101)과 광차단라인(130) 간의 단락이 발생될 수 있는 문제점을 야기할 수 있다. 즉, 게이트라인(101)과 광차단라인(130)이 인접하는 영역(A)에서 이들 사이의 마진(약 7∼10㎛)이 충분히 확보되지 못하기 때문에 게이트라인(101)과 광차단라인(103) 간의 단락(short) 불량이 빈번하게 발생하게 된다.On the other hand, as mentioned in the related art, since the light blocking line 130 and the gate line 101 are formed on the same plane, a short circuit between the gate line 101 and the light blocking line 130 may occur. This can cause problems. That is, since the margin (about 7-10 μm) between them is not sufficiently secured in the region A adjacent to the gate line 101 and the light blocking line 130, the gate line 101 and the light blocking line ( Short defects between the 103 are frequently generated.
따라서, 본 발명은 특히 이러한 문제점을 해결하기 위한 것으로, 게이트라인과 인접하는 광차단라인의 일부를 게이트라인과 다른 평면상에 형성함으로써, 게이트라인과 광차단라인 사이의 단락발생을 막을 수가 있다.Accordingly, the present invention particularly solves this problem, and by forming a portion of the light blocking line adjacent to the gate line on a plane different from the gate line, it is possible to prevent the short circuit between the gate line and the light blocking line.
도 3은 상기와 같은 문제점을 해결하기 위한 본 발명의 다른 실시예로써, 도 3a는 본 실시예의 횡전계방식 액정표시소자의 평면도이고, 도 3b는 도 3a의 III-III'의 단면도이다. 본 실시예는 광차단라인을 제외한 모든 구성요소가 이전도면(도 2)과 동일하며, 이전도면과 동일한 구성은 동일한 부호를 사용하여 설명하도록 한다.Figure 3 is another embodiment of the present invention for solving the above problems, Figure 3a is a plan view of a transverse electric field type liquid crystal display device of the present embodiment, Figure 3b is a cross-sectional view of III-III 'of Figure 3a. In the present embodiment, all components except the light blocking line are the same as in the previous drawings (FIG. 2), and the same configuration as the previous drawings will be described using the same reference numerals.
도 3a에 도시된 바와 같이, 투명한 제 1기판(110)에 게이트라인(101) 및 데이터라인(103)이 종횡으로 배열되어 화소영역을 정의하고, 상기 게이트라인(101)과 데이터라인(103)의 교차영역에는 게이트전극(101a), 반도체층(105) 및 소스/드레인전극(102a, 102b)으로 구성된 박막트랜지스터(thin film transistor;109)가 배치되어 있다. 이때, 게이트전극(101a) 및 소스전극(102a)은 게이트라인(101) 및 데이터라인(103)으로부터 각각 분기된 것이며, 상기 박막트랜지스터(109)의 구조는 도 3a에 도시된 일자 채널구조 이외에도 도 4에 도시된 바와 같이, 소스전극(202a)이 드레인전극(202b)을 감싸도록 "U"자 형상으로 구성되고, 드레인전극(202b)이 "I"자 형상으로 구성되어, "U"자 채널을 형성하는 박막트랜지스터(209)의 구조도 가능하다. "U" 채널구조는 도 3a에 도시된 박막트랜지스터(109)와 비교해볼때, 채널영역이 최대한 확장되어 전자의 이동도를 증가시킬 수 있기 때문에 스위칭 속도를 더욱 향상시킬 수가 있다. 이밖에도 도면에 도시되진 않았지만, "L"자 채널을 가지는 박막트랜지스터의 구조도 적용이 가능하다.As shown in FIG. 3A, the gate line 101 and the data line 103 are vertically and horizontally arranged on the transparent first substrate 110 to define a pixel area, and the gate line 101 and the data line 103 are formed. A thin film transistor 109 composed of the gate electrode 101a, the semiconductor layer 105, and the source / drain electrodes 102a and 102b is disposed in the intersecting region. In this case, the gate electrode 101a and the source electrode 102a are branched from the gate line 101 and the data line 103, respectively, and the thin film transistor 109 has a structure in addition to the straight channel structure shown in FIG. 3A. As shown in Fig. 4, the source electrode 202a is formed in a “U” shape so as to surround the drain electrode 202b, and the drain electrode 202b is formed in an “I” shape, so that the “U” channel is formed. The structure of the thin film transistor 209 which forms a structure is also possible. Compared with the thin film transistor 109 shown in FIG. 3A, the "U" channel structure can further improve the switching speed because the channel region can be expanded to the maximum to increase the mobility of electrons. In addition, although not shown in the drawings, the structure of a thin film transistor having an "L" channel is also applicable.
또한, 화소의 중심에는 게이트라인(101)과 평행하게 공통전극라인(104)이 배치되어 있으며, 상기 드레인전극(102b)과 전기적으로 연결된 화소전극라인(114)이 공통전극라인(104) 상에 형성되어 있다. 상기 공통전극라인(104) 및 화소전극라인(114)은 절연막을 사이에 두고 서로 스토리지 커패시터(storage capacitor; Cst)를 형성한다. 그리고, 화소영역의 양측 외곽에는 제 1 및 2광차단라인(230a,230b)이 데이터라인(103)과 나란하게 배치되어 있다. 상기 제 1광차단라인(230a)은 게이트라인(101) 및 공통전극라인(104) 형성시 함께 형성되며, 제 2광차단라인(230b)은 데이터라인(103) 및 화소전극라인(114) 형성시 함께 형성된 것으로, 제 1 및 제 2광차단라인(230a,230b)은 절연막을 사이에 두고 서로 절연되어 있다. 이때, 게이트라인(101)과 인접하는 제 2광차단라인(230b)은 게이트라인(101)과 서로 다른 평면에 형성되어 있기 때문에 이들 간의 단락(short) 발생을 막을 수 있다. 또한, 제 2광차단라인(230b)은 제 1광차단라인(230a)의 연장선으로 제 1광차단라인(230a)과 함께 화소의 빛샘을 막아주기 위해 형성된 것이다.In addition, a common electrode line 104 is disposed at the center of the pixel in parallel with the gate line 101, and a pixel electrode line 114 electrically connected to the drain electrode 102b is disposed on the common electrode line 104. Formed. The common electrode line 104 and the pixel electrode line 114 form a storage capacitor Cst with an insulating layer therebetween. In addition, first and second light blocking lines 230a and 230b are disposed in parallel with the data line 103 on both sides of the pixel area. The first light blocking line 230a is formed at the time of forming the gate line 101 and the common electrode line 104, and the second light blocking line 230b is formed of the data line 103 and the pixel electrode line 114. The first and second light blocking lines 230a and 230b are formed together with each other and are insulated from each other with an insulating film interposed therebetween. In this case, since the second light blocking line 230b adjacent to the gate line 101 is formed on a different plane from the gate line 101, a short between them can be prevented. In addition, the second light blocking line 230b is formed to prevent light leakage of the pixel together with the first light blocking line 230a as an extension of the first light blocking line 230a.
상기 화소영역에는 상기 공통전극라인(104) 및 화소전극라인(114)으로부터 수직 분기되어 화소내에서 횡전계를 발생시키는 화소전극(107a, 107b) 및 공통전극(106a∼106c)이 교대로 배치되어 있다. 이때, 화소의 외곽에 배치되어 있는 공통전극(106a,106c)은 제 1광차단라인(230) 위에 형성되어 있으며, 이들은 제 1콘택홀(116)을 통하여 전기적으로 접속되어 있다. 그리고, 화소전극(107a,107b)은 제 2콘택홀(117)을 통하여 화소전극라인(114)이 전기적으로 접속되어 있다. 이때, 상기 공통전극(106a~106c) 및 화소전극(107a~107b)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide)와 같은 투명한 전도성물질로 형성되어 있다.In the pixel region, the pixel electrodes 107a and 107b and the common electrodes 106a to 106c which are vertically branched from the common electrode line 104 and the pixel electrode line 114 to generate a transverse electric field in the pixel are alternately arranged. have. At this time, the common electrodes 106a and 106c disposed outside the pixel are formed on the first light blocking line 230, and they are electrically connected to each other through the first contact hole 116. The pixel electrode lines 114 are electrically connected to the pixel electrodes 107a and 107b through the second contact hole 117. In this case, the common electrodes 106a to 106c and the pixel electrodes 107a to 107b are formed of a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO).
도 3b에 도시된 바와 같이, 그 단면을 보면, 게이트절연막(108) 위에 데이터라인(103)과 제 2광차단라인(230b)이 형성되어 있으며, 도면에 도시되진 않았지만, 제 1기판(110) 위에는 상기 게이트절연막(108)을 사이에 두고, 제 2광차단라인(230b)의 일부와 중첩하는 제 1광차단라인(230a)이 형성되어 있다. 또한, 상기 데이터라인(103) 및 제 2광차단라인(230b) 위에는 보호막(111)이 형성되어 있으며, 그 위에는 공통전극(106a~106c)과 화소전극(107a,107b)이 형성되어 있다. 그리고, 상기 공통전극(106a~106c) 및 화소전극(107a,107b)을 포함하는 기판 전면에 제 1배향막(112a)이 도포되어 있다.As shown in FIG. 3B, the cross section shows a data line 103 and a second light blocking line 230b formed on the gate insulating film 108, and although not shown in the drawing, the first substrate 110 is formed. A first light blocking line 230a overlapping a portion of the second light blocking line 230b is formed on the gate insulating layer 108. In addition, a passivation layer 111 is formed on the data line 103 and the second light blocking line 230b, and common electrodes 106a to 106c and pixel electrodes 107a and 107b are formed thereon. The first alignment layer 112a is coated on the entire surface of the substrate including the common electrodes 106a to 106c and the pixel electrodes 107a and 107b.
또한, 투명한 제 2기판(120)에는 박막트랜지스터(109), 게이트라인(101) 및 데이터라인(103)으로 빛이 새는 것을 방지하는 블랙매트릭스(121)와 실질적으로 칼라를 구현하는 칼라필터(123)가 형성되어 있으며, 그 위에는 제 2배향막(112b)이 도포되어 있다. 또한, 상기 제 1 및 제 2기판(110,120) 사이에는 액정층(113)이 형성되어 있다.In addition, the transparent second substrate 120 has a black matrix 121 that prevents light from leaking to the thin film transistor 109, the gate line 101, and the data line 103, and a color filter 123 that substantially realizes color. ) Is formed, and a second alignment film 112b is applied thereon. In addition, a liquid crystal layer 113 is formed between the first and second substrates 110 and 120.
상기와 같이 구성된 본 실시예는 게이트라인(101)과 인접하는 광차단라인(제 2광차단라인)이 게이트절연막(108)을 사이에 두고, 서로 절연되어 있기 때문에 이들간의 단락(short) 발생을 막을 수가 있다. 다시 말해, 이전도면(도 2)에서 게이트라인(101)과 광차단라인(130)이 동일평면 상에 형성되어 있으며, 이들간의 이격거리는 약 7∼10㎛ 으로 그 거리가 충분하게 확보되기 못하기 때문에 게이트라인(101)과 광차단라인(130) 사이에 단락(short) 불량이 발생하였다. 반면에, 본 실시예에서는 게이트라인(101)과 인접하는 영역의 광차단라인의 일부를 제거하여 제 1광차단라인(230a)을 두고, 상기 제 1광차단라인(230a)의 연장선으로 게이트라인(101)과 다른 평면에 제 2광차단라인(230b)을 두어 게이트라인과 광차단라인 간의 단락(short) 불량을 제거하였다. 이때, 상기 제 1광차단라인(230a)과 게이트라인(101)의 이격거리(d)는 약 12㎛ 이상으로 제 1광차단라인(230a)과 게이트라인(101) 간의 단락불량을 막을 수 있는 충분한 거리를 확보할 수 있다.In this embodiment configured as described above, since the light blocking line (second light blocking line) adjacent to the gate line 101 is insulated from each other with the gate insulating film 108 interposed therebetween, a short circuit between them is prevented. You can stop it. In other words, in the previous drawing (FIG. 2), the gate line 101 and the light blocking line 130 are formed on the same plane, and the separation distance between them is about 7-10 μm, so that the distance is not sufficiently secured. Therefore, a short defect occurs between the gate line 101 and the light blocking line 130. On the other hand, in the present exemplary embodiment, a part of the light blocking line of the region adjacent to the gate line 101 is removed to leave the first light blocking line 230a, and the gate line is an extension of the first light blocking line 230a. The second light blocking line 230b is disposed on a plane different from that of 101 to remove a short defect between the gate line and the light blocking line. In this case, the separation distance d between the first light blocking line 230a and the gate line 101 may be about 12 μm or more to prevent a short circuit failure between the first light blocking line 230a and the gate line 101. Enough distance can be secured.
아울러, 본 실시예에 의하면, 제 2광차단라인(230b)과 게이트라인(101)이 게이트절연막(108)을 사이에 두고 형성되어 있기 때문에 제 2광차단라인(230b)과 게이트라인(101)과의 이격거리를 종래(도 1) 및 이전 실시예(도 2)에 비하여 더욱 줄일 수 있다. 이에 따라, 상기 제 2광차단라인(230b)에 의해서 화소의 빛샘을 더욱 효과적으로 차단할 수 있다.In addition, according to the present exemplary embodiment, since the second light blocking line 230b and the gate line 101 are formed with the gate insulating film 108 interposed therebetween, the second light blocking line 230b and the gate line 101 are formed. The separation distance can be further reduced compared to the conventional (FIG. 1) and the previous embodiment (FIG. 2). Accordingly, light leakage of the pixel may be more effectively blocked by the second light blocking line 230b.
본 실시예의 기본개념은 게이트라인과 동일 평면상에 형성되어 단락을 발생시키는 광차단라인의 일부를 게이트라인과 서로 다른층에 형성하여 단락불량을 제거하는 것으로, 상기 화소전극 및 공통전극이 불투명한 금속물질로 이루어진 구조에도 동일하게 적용할 수 있다. 즉, 공통전극이 게이트라인과 동일한 평면에 형성된 경우에는, 화소의 외곽에 배치된 공통전극이 횡전계발생과 함께 광차단라인 역할을 함께하게 된다. 이때에도 게이트라인과 인접하는 공통전극의 일부를 데이터라인과 동일평면상에 형성하여 게이트라인과 단락을 막을 수 있으며, 콘택홀을 통해 공통전극과 전기적으로 연결해 줄 수 있다.The basic concept of the present embodiment is to remove a short circuit defect by forming a part of the light blocking line formed on the same plane as the gate line and causing a short circuit in a different layer from the gate line. The pixel electrode and the common electrode are opaque. The same applies to structures made of metal materials. That is, when the common electrode is formed on the same plane as the gate line, the common electrode disposed outside the pixel serves as a light blocking line together with the transverse electric field. In this case, a portion of the common electrode adjacent to the gate line may be formed on the same plane as the data line to prevent the short circuit and the gate line, and may be electrically connected to the common electrode through the contact hole.
또한, 상기 공통전극이 불투명한 금속물질로 형성되고, 화소전극은 투명한 전도성물질로 형성된 구조나, 그 반대의 경우에도 적용이 가능하다.In addition, the common electrode may be formed of an opaque metal material, and the pixel electrode may be formed of a transparent conductive material or vice versa.
도 5는 본 발명(도 3)에 의한 횡전계방식 액정표시소자의 제조방법을 나타낸 공정 순서도로써, 각각의 도면(4a∼4c)에 평면도와 단면도를 함께 도시하였으며, 상부기판(칼라필터기판)은 생략하였다.FIG. 5 is a process flow chart showing a method of manufacturing a transverse electric field type liquid crystal display device according to the present invention (FIG. 3), showing a plan view and a cross-sectional view in each of the drawings 4a to 4c, and an upper substrate (color filter substrate). Is omitted.
먼저, 도 5a에 도시된 바와 같이, 유리와 같은 투명한 절연기판(110)을 준비한 다음, 그 위에 Cu, Ti, Cr, Al, Mo, Ta, Al 합금과 같은 금속을 스퍼터링 방법을 통하여 증착한 후, 패터닝하여 게이트라인(101), 게이트전극(101a), 상기 게이트라인(101)과 평행하게 배치되는 공통전극라인(104) 및 제 1광차단라인(230a)을 형성한다. 이후, 상기 게이트라인(101) 및 제 1광차단라인(230a)등을 포함하는 기판(110) 전면에 걸쳐서 SiNx 또는 SiOx 등을 플라즈마 CVD 방법으로 증착하여 게이트절연막(108)을 형성한다. 그리고, 상기 게이트절연막(108) 상부에 비정질 실리콘, n+ 비정질 실리콘을 적층하고 패터닝하여 게이트전극(101a) 상에 반도체층(105)을 형성한다.First, as shown in Figure 5a, after preparing a transparent insulating substrate 110, such as glass, and then depositing a metal, such as Cu, Ti, Cr, Al, Mo, Ta, Al alloy through the sputtering method The gate line 101, the gate electrode 101a, the common electrode line 104 and the first light blocking line 230a are formed to be parallel to the gate line 101 by patterning. Thereafter, SiNx, SiOx, or the like is deposited on the entire surface of the substrate 110 including the gate line 101 and the first light blocking line 230a to form a gate insulating film 108. In addition, the semiconductor layer 105 is formed on the gate electrode 101a by laminating and patterning amorphous silicon and n + amorphous silicon on the gate insulating layer 108.
그 다음, 도 5b에 도시된 바와 같이, Cu, Mo, Ta, Al, Cr, Ti, Al 합금과 같은 금속을 스퍼터링 방법을 통하여 증착한 다음 패터닝하여 데이터라인(103)과, 상기 반도체층(105) 상에 소정간격 이격하는 소스/드레인전극(102a/102b)과, 상기 드레인전극(102b)과 연결된 화소전극라인(114) 및 상기 제 1광차단라인(230a)의 연장선으로 제 2광차단라인(230b)을 형성한다. 이때, 상기 제 2광차단라인(230b)은 제 1광차단라인(230a)의 일부와 중첩되어 형성된다. 종횡으로 배열된 게이트라인(101) 및 데이터라인(103)에 의해서 화소영역이 정의되고, 상기 게이트라인(101)과 데이터라인(103)의 교차영역에는 게이트전극(101a), 반도체층(105) 및 소스/드레인전극(102a/102b)을 포함하는 박막트랜지스터(109)가 형성된다. 그리고, 상기 공통전극라인(104)과 화소전극라인(114)은 게이트절연막(108)을 사이에 두고 스토리지커패시터(Cst)를 형성하게 된다.Next, as shown in FIG. 5B, metals such as Cu, Mo, Ta, Al, Cr, Ti, and Al alloys are deposited through a sputtering method and then patterned to form the data line 103 and the semiconductor layer 105. The second light blocking line as an extension line of the source / drain electrodes 102a / 102b spaced apart from each other by a predetermined distance, the pixel electrode line 114 connected to the drain electrode 102b, and the first light blocking line 230a. To form 230b. In this case, the second light blocking line 230b is formed to overlap with a portion of the first light blocking line 230a. The pixel region is defined by the gate line 101 and the data line 103 arranged vertically and horizontally, and the gate electrode 101a and the semiconductor layer 105 are located at the intersection of the gate line 101 and the data line 103. And a thin film transistor 109 including source / drain electrodes 102a / 102b. The common electrode line 104 and the pixel electrode line 114 form a storage capacitor Cst with the gate insulating layer 108 interposed therebetween.
이어서, 박막트랜지스터(109) 및 스토리지커패시터(Cst)가 형성된 기판 전면에 걸쳐서 SiNx 또는 SiOx 과 같은 무기물 또는 벤조사이클로부텐(benzocyclobutene)이나 아크릴과 같은 유기물을 도포하여 보호막(111)을 형성한다. 그리고, 상기 보호막(111)의 일부를 제거하여 제 1광차단라인(230a)과 화소전극라인(114) 및 드레인전극(102b)의 일부를 노출시키는 제 1∼3콘택홀(116∼118)을 형성된다.Subsequently, the protective film 111 is formed by coating an inorganic material such as SiNx or SiOx or an organic material such as benzocyclobutene or acryl over the entire surface of the thin film transistor 109 and the storage capacitor Cst. The first to third contact holes 116 to 118 exposing portions of the first light blocking line 230a, the pixel electrode line 114, and the drain electrode 102b are removed by removing a portion of the passivation layer 111. Is formed.
이후에, 도 5c에 도시된 바와 같이, 상기 보호막(111) 위에 ITO나 IZO와 같은 투명한 물질을 스퍼터링 방법으로 증착한다. 이후, 이를 패터닝하여 상기 제 1광차단라인(230a) 및 화소전극라인(114)으로부터 수직으로 분기되며, 제 1∼3콘택홀(116∼118)을 통해 이들과 각각 전기적으로 접속하는 공통전극(106a∼106c) 및 화소전극(107a,107b)을 형성한다. 이때, 상기 제 1광차단라인(230a)은 공통전극라인(104)과 일체로 형성되어 있기 때문에 공통전극(106a∼106c)은공통전극라인(104)과 전기적으로 접속된다.Subsequently, as illustrated in FIG. 5C, a transparent material such as ITO or IZO is deposited on the passivation layer 111 by a sputtering method. After that, the common electrode may be patterned and branched vertically from the first light blocking line 230a and the pixel electrode line 114, and electrically connected to them through the first to third contact holes 116 to 118, respectively. 106a to 106c and pixel electrodes 107a and 107b are formed. In this case, since the first light blocking line 230a is integrally formed with the common electrode line 104, the common electrodes 106a to 106c are electrically connected to the common electrode line 104.
상기한 바와 같이, 본 발명에서는 게이트라인과 인접하는 광차단라인의 일부를 데이터라인 공정에서 형성함으로써, 게이트라인과 인접하는 광차단라인이 게이트라인과 절연시켜 이들 사이의 단락불량을 막을 수 있다.As described above, in the present invention, a portion of the light blocking line adjacent to the gate line is formed in the data line process, so that the light blocking line adjacent to the gate line is insulated from the gate line to prevent a short circuit therebetween.
또한, 본 발명의 실시예에서는 개구율을 증가시키기 위하여 화소전극 및 공통전극을 투명한 물질로 형성하고 있으나, 화소전극을 데이터라인과 함께 불투명 금속물질로 형성할 수도 있으며, 이때에도, 종래의 구조에 비하여 개구율을 향상시킬 수 있다.In addition, in the embodiment of the present invention, the pixel electrode and the common electrode are formed of a transparent material to increase the aperture ratio, but the pixel electrode may be formed of an opaque metal material together with the data line. The aperture ratio can be improved.
상술한 바와 같이, 본 발명에 의하면 게이트라인과 인접하는 광차단라인(또는 공통전극)의 일부를 제거하고, 데이터라인과 함께 형성함으로써, 게이트라인과 광차단라인(또는 공통전극) 사이의 단락을 방지할 수 있다.As described above, according to the present invention, a portion of the light blocking line (or common electrode) adjacent to the gate line is removed and formed together with the data line, thereby shorting the short circuit between the gate line and the light blocking line (or common electrode). You can prevent it.
Claims (16)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030022036A KR20040087591A (en) | 2003-04-08 | 2003-04-08 | In plane switching mode liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030022036A KR20040087591A (en) | 2003-04-08 | 2003-04-08 | In plane switching mode liquid crystal display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040087591A true KR20040087591A (en) | 2004-10-14 |
Family
ID=37369703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030022036A KR20040087591A (en) | 2003-04-08 | 2003-04-08 | In plane switching mode liquid crystal display device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040087591A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100442132C (en) * | 2006-11-17 | 2008-12-10 | 北京京东方光电科技有限公司 | TFT LCD array base board structure and its producing method |
| CN101470307B (en) * | 2007-12-26 | 2011-03-16 | 瀚宇彩晶股份有限公司 | LCD and manufacturing method thereof |
-
2003
- 2003-04-08 KR KR1020030022036A patent/KR20040087591A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100442132C (en) * | 2006-11-17 | 2008-12-10 | 北京京东方光电科技有限公司 | TFT LCD array base board structure and its producing method |
| CN101470307B (en) * | 2007-12-26 | 2011-03-16 | 瀚宇彩晶股份有限公司 | LCD and manufacturing method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100895016B1 (en) | In plane switching mode liquid crystal display device and fabrication method thereof | |
| US7349051B2 (en) | In plane switching mode liquid crystal display device having particular common lines | |
| CN101241278B (en) | Fringe field switching mode liquid crystal display device | |
| KR100257370B1 (en) | In plane switching mode liquid crystal display device | |
| US7379145B2 (en) | In-plane switching mode liquid crystal display device and method of fabricating the same | |
| US7612854B2 (en) | Array substrate for in-plane switching mode liquid crystal display device and method of manufacturing the same | |
| KR100293436B1 (en) | In plane switching mode liquid crystal display device | |
| US20070008447A1 (en) | Thin film transistor substrate for a liquid crystal display wherein a black matrix formed on the substrate comprises an inner aperture formed completely within the black matrix | |
| KR20060046241A (en) | Liquid crystal display device | |
| KR100876403B1 (en) | Transverse electric field liquid crystal display device and manufacturing method thereof | |
| KR20060001662A (en) | In plane switching mode liquid crystal display device and method for fabricating thereof | |
| KR101802935B1 (en) | In plane switching mode liquid crystal display device and method of fabricating thereof | |
| KR20120091638A (en) | Liquid crystal display and manufacturnig method thereof | |
| KR100585872B1 (en) | In plane switching mode liquid crystal display device and method for fabricating thereof | |
| KR20040087591A (en) | In plane switching mode liquid crystal display device | |
| KR100909413B1 (en) | Transverse electric field liquid crystal display device and manufacturing method thereof | |
| KR20130064262A (en) | Thin film transistor substrate and method of fabricating the same | |
| KR101340992B1 (en) | Liquid crystal display device and the method for manufacturing the same | |
| KR100652219B1 (en) | In-plain switching mode liquid crystal display device | |
| KR100969622B1 (en) | Liquid Crystal Display Panel and Method of Fabricating the same | |
| KR100269354B1 (en) | In-plain switching type lcd | |
| KR100870668B1 (en) | In plane switching mode liquid crystal display device | |
| KR102000053B1 (en) | Thin film transistor substrate and method for fabricating the same | |
| JP2015011284A (en) | Liquid crystal display device, method for driving liquid crystal display device, and method for manufacturing liquid crystal display device | |
| KR20050063006A (en) | In plane switching mode liquid crystal display device and method for fabricating thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |