KR20040064213A - 플라즈마 디스플레이 패널에서의 수직 방향 누화 억제 - Google Patents

플라즈마 디스플레이 패널에서의 수직 방향 누화 억제 Download PDF

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KR20040064213A
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로버트쥐. 마코트
노리후사 이소베
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마쓰시다 일렉트릭 인더스트리얼 컴패니 리미티드
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Abstract

플라즈마 디스플레이 패널(PDP)의 서스테인 전극을 제어하는 방법이 제공된다. 이 방법은 어드레싱 방전을 발생시키도록 제1 서스테인 전극을 인에이블시키는 단계와, 제1 서스테인 전극이 어드레싱 방전을 발생시키고 있을 때 제2 서스테인 전극을 디스에이블시키는 단계를 포함한다. 제1 서스테인 전극은 제2 서스테인 전극에 인접해 있다.

Description

플라즈마 디스플레이 패널에서의 수직 방향 누화 억제{Suppression of vertical crosstalk in a plasma display panel}
컬러 PDP는 당업계에서는 잘 알려져 있는 기술로서, 도 1에서는 본원 명세서에 참조문헌으로서 인용되어 마코트(Marcotte) 명의의 미국 특허 제6,118,214호(이하, '214 특허라 칭함)에 개시된 컬러 교류(AC) PDP의 종래 실시예를 도시한다. 전면 패널 상에 투명 전극(11)이 배치된다. 전면판(도시 안됨)은 투명 전극(11)을 서스테인(방전 유지) 버스(12)에 연결시키는 복수쌍의 수평 방향 서스테인 전극(10)을 포함한다. 쌍을 이룬 서스테인 전극(10)에 평행하게 복수쌍의 스캔 전극(14)이 설치되고, 이들 두 전극 세트들은 유전체 층(도시 안됨)과 산화 마그네슘(MgO) 층(도시 안됨)으로 피복되어 있다. 배면판(도시 안됨)은 수직 방향 배리어 리브(barrier rib)(16) 및 복수의 수직 방향 열 전극(vertical column electrode)(18)(파선으로 도시됨)을 지지한다. 개개의 열 전극(18)은 필요에 따라 적색, 녹색, 또는 청색(RGB) 형광체로 피복되어, 풀(full) 컬러 디스플레이를 실현한다. 전면판과 배면판을 함께 밀봉시키고, 이들 사이의 공간에 방전 가스를 충전시킨다.
한 쌍의 전극은 (a) 서스테인 전극(10)(및 그것에 인접한 투명 전극(11))과 이것에 평행하게 설치된 (b) 스캔 전극(14)(및 그에 인접한 투명 전극(11))으로서 정의된다. 픽셀(20)은 (i) 정면 패널 상의 서스테인 전극(10)과 스캔 전극(14)의 전극쌍과, (ii) 배면 패널 상의 각 적색, 녹색, 및 청색용의 3개 열 전극(18)의 교차부를 포함하는 영역으로서 정의된다. 서브 픽셀은 적색, 녹색, 또는 청색 열 전극과, 서스테인 전극과 스캔 전극의 전극쌍과의 교차부에 대응한다. 예를 들어, 서브 픽셀(19)은 적색용 열 전극(18)과, 서스테인 전극(10)과 스캔 전극(14)과의 전극쌍의 교차부에 대응한다.
PDP의 동작 전압 및 전력은 방전 갭(13) 및 투명 전극(11)의 폭에 의해 제어된다. PDP의 동작 전압은 방전 갭(13)의 횡단 간격에 의해 제어되는데, 이 간격이 소정의 가스 혼합물에 대한 항복 전압을 제어하기 때문이다. 또한, 계속되는 가스 방전 플라즈마가 스캔 및 서스테인 전극 쌍을 완전히 포위할 수 있도록 충분한 전압을 인가해야 한다. 방전에 의해 소모되는 전력은, 전극 면적에는 비례하고 유전체 두께에는 반비례하는 전극 쌍의 표면 캐패시턴스에 의해 영향을 받는다.
서스테인 전극(10)의 폭과, 스캔 전극(14)의 폭은, 방전 갭(13)은 협소하게 하면서 픽셀 간 갭(15)은 넓게 되도록 선택된다. 방전 갭(13)을 횡단하여 충분한 전압이 인가되면, 가스가 항복되어 방전 플라즈마가 형성될 것이다. 소정의 전압을 인가한 경우, 양전하 전극은 애노드가 되고, 음전하 전극은 캐소드가 된다. 방전 플라즈마는 구별되는 두 영역인, 양극 열(positive column)과 음극 글로우(negative glow)를 포함한다. 양극 열은 주로 애노드 전극의 표면 상의 양전하를 얻으려는 고속의 이동 전자들로 이루어진다. 반대로, 음극 글로우는 음전하 캐소드 전극을 향해 횡단하여 드리프트하는 저속의 이동 이온들을 포함한다. 방전 지속 기간은 유전체 표면 상에서의 전하의 양에 따라 제한적이다. 일단 전하가 중성으로 되면, 방전은 자체 소멸된다. 서스테인 기간 내에서, 각 방전이 완료된 후 전압 극성을 바꿈으로써 이러한 처리가 반복된다. 픽셀간 갭(15)은 플라즈마 방전의 활동적인 양극 열이 픽셀간 갭을 메우고(bridge) 인접한 픽셀의 ON 또는 OFF 상태를 변화시키는(corrupt) 것을 방지할 정도로 충분히 크게 해야 할 필요가 있다. 투명 전극(11)의 폭과 투명 전극(11) 상에 형성된 유전체 글래스(도시 안됨)의 두께는 픽셀의 방전 캐패시턴스를 결정하며, 이 방전 캐패시턴스에 의해 방전 전력과 휘도가 제어된다. 소정의 방전 전력/휘도의 경우, 패널에 필요한 전체 휘도에 부합하도록 합산되는 계조 스케일(gray scale)을 제공하기 위해 서스테인 기간 내에서 방전 횟수를 선택한다.
도 2는 PDP 시스템(200)의 전형적인 종래 블럭을 도시한 것이다. 아날로그 비디오 신호가 로직(230)에 인가되어, 이 로직에서 디지탈 변환되고, 처리되어, 일시 저장된다. 일단 프레임 단위로 데이타가 저장되면, 로직(230)은 Shinoda씨의 미국 특허 제5,724,054호에 개시된 바와 같이, 일련의 서브 필드(통상 8개 내지 12개)를 통해 데이타를 디스플레이하는 처리를 시작한다.
도 3은 한 프레임 시간을 8개 서브 필드(즉, SF1 내지 SF8)로 분할하는 것을도시한 그래프를 도시한 것이다. 각 어드레싱 기간 동안은 라인 Y1 내지 Y480이 행 드라이버(210)에 의해 순차적으로 주사되는 한편, 비디오 입력이 열 드라이버(225)를 통해 인가되어 각 서브 픽셀을 비디오 입력에서 필요로 되는 ON 상태로 설정한다. 각각의 후속 서스테인 기간은 서스테인 펄스로 가중되어 각 서브 필드마다 가중된 광 강도를 달성한다.
도 4는 서브 필드의 전형적인 분할을 도시한 것이다. 각 서브 필드는 셋업 기간, 어드레싱 기간, 및 서스테인 기간을 갖는다. 이 셋업 기간에서는 임의 ON 픽셀이 턴-오프되고, MgO 층이 기폭 준비되고(prime), 어드레싱을 위한 모든 픽셀이 셋업된다. 도 2 및 도 4를 참조해 보면, 어드레싱 기간 동안, 행 드라이버(210)와 함께 스캔 발생기(205)가 어드레싱을 위해 각 행(row)을 로우(low)로 순차로 구동시킨다. 일단 소정의 행이 인에이블되면, 로직(230)은 수신된 이미지 데이타에 기초하여 조사(illumination)를 필요로 하는 개개의 RGB 서브 픽셀에 대응하는 이미지 데이타를 열 드라이버(225)에 로딩시킨다. 열 드라이버(225)는 선택된 열 전극에 전압 Vx를 인가한다. 선택된 행과 인가된 열 전압이 일치함에 의해 선택된 스캔 전극과 그 인접한 서스테인 전극 간의 방전 내로 캐스케이드되는 미약한 방전이 개시된다. 일단 방전이 완료되면, 방전에 의해 어드레스된 서브 픽셀이 ON 상태로 된다. 구동되지 않은 임의 열은 OFF 상태로 남아 았을 것이다. 어드레싱 방전은 가시 광을 발생시키므로, 이미지를 적절하게 표현하기 위한 충분한 휘도는 아니다. 결과적으로, 최종 행이 어드레스된 후에 서스테인 기간에 이어 어드레스 기간이 후속된다. 서스테인 기간 동안, 스캔 발생기(205)및 서스테인 발생기(220)는 교번하는 서스테인 펄스를 공급함으로써, 각 펄스의 인가 시에 순간적인 ac-플라즈마 방전이 발생한다. 각 서스테인 방전은 주변 형광체를 여기시켜 가시 광을 발생시키는 자외 광을 발생시킨다. 한 프레임 내의 각 서브 필드는 충분한 개수의 서스테인 펄스 및 그에 따른 방전을 포함하여, 각 서브 필드마다 원하는 휘도를 달성한다. 각 서브 픽셀은 각 서브 픽셀에서 독립적으로 어드레스될 수 있으므로, 대형의 컬러 팰리트(palate)를 얻을 수 있다.
도 5a는 스캔 전극과 서스테인 전극 간에서의 종래 기술의 합성 파형을 도시한 것이다. 스캔 전극과 서스테인 전극의 용량성 관계로 인해, 이 합성 파형은 스캔 발생기(205)의 출력(도 4의 스캔 파형)에서 서스테인 발생기(220)의 출력(도 4의 서스테인 파형)을 감산시킨 것이다. 도 5a에서는 인가된 데이타 펄스가 포함되어 있지 않은 것에 유의할 필요가 있다.
도 5b 내지 도 5e는 각 픽셀 어드레싱 시퀀스에 대한 벽 전압(wall voltage)파형을 도시한 것이다. 벽 전압은 유전층의 가스 측 상에 존재하는 AC 결합된 전압이다. 벽 전압은 가스의 항복 전압인 양극 및 음극 전압 Vbr 및 -Vbr에 의해 제한된다.
항복 전압이 두 방향으로 초과하면, 공지된 부성 저항(negative resistance) 방전과 최근에 발견된 양성 저항(positive resistance) 방전의 두 타입의 방전이 발생할 수 있다. Weber씨의 미국 특허 제5,745,086호에 따르면, 그리고 도 4를 참조해 보면, 인가된 파형이 셋업 기간 t12 및 t15의 상승 및 하강 램프에서와 같이 서서히 상승 또는 하강하면, 가스는 양성 저항 특성을 갖는 방전을 하게 되어, 가스 횡단 전압을 항복 전압 Vbr로 제한시키는 제너 다이오드와 매우 유사한 동작을 행할 것이다. 인가된 전압이 서스테인 기간 t23, t24에서와 같이 항복 전압을 급격히 초과하면, 부성 저항 또는 애벌런치(avalanche) 방전이 발생하여, 벽 전압이 제로(0)로 감소된다. 일단 벽 전압이 제로로 감소되면, 방전은 자체 소멸된다.
어드레싱 방전은 또한 부성 저항 방전으로서, Weber씨의 미국 특허 제6,184,848호(이하, '848 특허라 칭함)에 개시된 양극 열 방전의 특성을 나타낸다. '848 특허에서는 양극 열 방전을 트리거 셀과 상태 셀을 갖는 것으로서 정의하고 있다. 패널 토폴로지는 도 1의 것과 동일하지만, 투명 전극(11)이 더 작게 됨에 따라 더 큰 방전 갭이 형성된다. 고 벽 전압(high wall voltage)의 존재 하에, 어드레싱 동작에 이어지는 서스테인 펄스의 인가로 인해, 양전하 배면판 전극과 음전하 정면판 전극 사이에는 미약한 방전이 형성된다. 이 교차부를 트리거 셀이라 칭한다. 고 벽 전압과 함께 미약한 방전에 의해 플라즈마가 뚜렷이 구별되는 영역, 즉 음극 글로우와 양극 열을 형성하는 방전이 발생된다. 음극 글로우는 저속으로 이동하는 양전하 이온으로 이루어지고, 양극 열은 저속으로 이동하는 이온과 신속하게 이동하는 전자로 이루어진다. 이 전자들은 양전하 애노드를 향해 이동하고, 이온들은 음전하 캐소드를 향해 서서히 드리프트한다. 미약한 방전이 강해지면, 음극 글로우는 트리거 셀을 중심으로 확장되고, 양극 열은 배면판의 형광체 층을 따라 양전하 상태 셀로 확산된다. 트리거 셀과 상태 셀 사이에서의 전하가 중성으로 될 때 방전이 완료된다.
어드레싱 방전의 경우, 열 전극과 선택된 스캔 전극의 교차부가 트리거 셀을형성하며, 동일 열 전극과 교차하는 대응하는 서스테인 전극은 상태 셀을 형성한다. 셋업 기간 t16의 완료 시에, 각 픽셀은 벽 전압이 방전 레벨 -Vbr이 되도록 셋업된다. 픽셀이 어드레스되면, 구동된 배면판 열 전극 각각과 선택된 스캔 전극과의 교차부에서 미약한 방전이 형성된다. 양전하 배면판 전극을 따라 양전하 서스테인 전극으로 확산되는 양극 열을 발생시키는 방전이 형성된다. 이후에, 이 방전은 서스테인 전극 상의 전하를 소모시켜, 벽 전압을 제로로 감소시킨다.
도 5b는 어드레스되지 않은, 어드레싱을 위해 셋업되며 후반부 서스테인 기간에서 OFF로 남아 있는, 이전의 OFF 픽셀의 벽 전압을 도시한 것이다. 보다 상세히 기술하자면, 셋업 기간에서 상승 램프(rising ramp) t12가 상승하여 벽 전압이 항복 전압 이상으로 되고, 벽 전압을 Vbr에서 클램프시킨다. 도 4에서 도시된 바와 같이 t13에서 인가되는 전압 Ve에 의해, 어드레스 방전은 제1 서스테인 방전이 적절히 발생되기에 충분히 강하게 될 것이다. 전압 Ve가 증가하면 제1 서스테인 방전이 효과적으로 더 강하게 된다. 하강 램프(falling ramp) t13 및 t14로의 천이에 의해 벽 전압이 반전되고, 하강 램프 t15는 벽 전압을 -Vbr에서 클램프시킨다. 셋업 기간의 종결부에서, 벽 전압은 -Vbr이 된다. 도 4의 시각 t17에서의 행 선택 펄스는 Vrf와 0V 간의 차로 인해 항복 전압을 약간 초과한다. 시각 t15 동안 하강 램프가 0V 이상의 Vrf에서 정지하므로, 행 선택 펄스가 t17에서 인가될 때 작은 음전압이 효과적으로 인가되어, 항복 전압 -Vbr을 초과한다. Vrf로 인한 이러한 실효 음전압(effective negative voltage)이 작고, t17에서의 행 선택 펄스의 폭이 협소하므로, 도 4에서 도시된 바와 같이 데이타 전극에 대한 데이타 펄스를지시한 비디오 입력이 시각 t17에서의 행 선택 펄스와 일치하지 않는 한 방전 활동이 일어나지 않는다. 도 5b에서는, 데이타 펄스가 인가되지 않으므로, 시각 t17에서 방전 활동이 일어나지 않는다. 어드레스 방전이 발생하지 않으므로, 시각 t21에서 제1 서스테인 펄스에 의해 발생된 벽 전압은 양극 항복 전압 Vbr보다 크지 않게 되어 서스테인 방전은 발생하지 않을 것이다.
도 5c는 OFF 픽셀에 대한 턴-온 프로세스를 도시한 것이다. 셋업 기간은 도 5의 b에서와 같이 발생하며, 벽 전압을 제로로 복귀시키는 어드레스 방전을 트리거링시키는 시각 t17에서 데이타 펄스(도시 안됨)가 열들에 인가된다. 나중에 시각 t21에서, 나머지 행들이 어드레스된 후, 제1 서스테인 방전은 어드레스된 임의 픽셀 상에서 발생할 것이다. 제1 서스테인 펄스의 경우, 후속 서스테인 펄스와는 달리, 스캔 전극을 하이로 구동시킨 후 서스테인 전극을 로우로 만든다. 제1 방전을 발생시키는 이 방법은 조기 방전을 방지시키고, 이는 어드레싱 동안 도 4에서 도시된 바와 같이 셋업 기간에서 전압 Ve의 인가에 의해 220V의 서스테인 전극 전압 Ve이 감소된 후 스캔 전극 전압이 서스테인 전압 Vs인 180V로 상승할 경우, 형성될 수 있다. 이미 어드레스되었으면, 항복 전압 Vbr을 초과하고, 부성 저항 방전이 발생하여, 벽 전압이 다시 제로로 복귀된다. 각 후속 서스테인 펄스는 ON 픽셀의 광을 발생하는 다른 방전을 개시한다.
제1 서스테인 방전에 따라, 스캔 전극의 하강 엣지는 벽 전압을 음극 항복 전압 -Vbr 쪽으로 감소시킨다. 다른 서스테인 전극의 후속 상승에서는 많은 가스 횡단 전압을 가산하여 항복 전압 -Vbr을 초과함으로써, 그 다음 방전을 발생시킨다. 이러한 프로세스는 방전이 앞뒤로 교번하는 서스테인 기간의 지속 기간 동안 계속된다.
도 5d는 ON 픽셀의 재어드레싱을 도시한 것이다. 시각 t11에서의 셋업 펄스의 인가에 의해 이전 서브 필드의 서스테인 기간의 최종 부성 저항 방전이 일어난다. 벽 전압이 방전에 의해 제로로 복귀되므로, 시각 t12에서의 상승 램프는 상승 벽 전압이 Vbr을 초과하지 않기 때문에 방전하지 않을 것이다. 하강 램프는 벽 전압을 도 5b 및 도 5c에서와 같이 -Vbr로 제한시킨다. 시각 t17에서, 행 선택에 따른 데이타 펄스가 인가되어 방전이 발생하고, 픽셀은 ON 상태로 복귀된다.
도 5e는 도 5d에서와 같이 하강 램프 시각 t15에 의해 소거되지만, 재어드레스되지 않아, 후반부 서스테인 기간에서 OFF가 되는 ON 픽셀을 도시한다.
상기 '214 특허에서 개시된 바와 같이, 도 1의 쌍을 이룬 정면판 전극 구성은 감소된 전극간 캐패시턴스의 이점을 가져, 각 서스테인 펄스에 의해 전극간 캐패시턴스의 충전 및 방전으로부터 일어나는 전력 소모가 감소된다. 그러나, 수직 방향의 누화가 증가될 가능성이 있다. 수직 방향의 누화는 한 방전 사이트에서의 방전이 수직 방향으로 인접한 방전 사이트로 확산될 때 발생한다. 상기 '214 특허에서는 큰 픽셀간 갭을 이용하여 수직 방향의 픽셀간 절연(isolation) 증가를 일으킨다. 배면판의 배리어 리브는 수평 방향의 픽셀 절연은 제공하지만, 수직 방향으로의 절연은 제공하지 못한다는 것에 주목할 필요가 있다. 누화의 최대 가능성은, 선택된 스캔과 데이타 전극 사이에 플라즈마 방전이 형성되고 양극 열이 서스테인 전극으로 확산되는 어드레싱 방전 동안 발생한다.
도 6은 누화 방전을 도시하는 어드레스 방전에 대한 시간 순차적인 방전 메카닉스를 도시한다. 이 도면은 상부에 정면판 전극과 하부에 수직으로 배향되고 형광체 층으로 피복되는 어드레스 전극을 도시하는 도 1의 PDP의 단면도를 도시한 것이다. P1은 도 1의 적색 서브 픽셀(19)을 참조한 것이고, P2는 수직 방향으로 인접해 있는 적색 서브 픽셀을 참조한 것으로, P1과 P2는 픽셀간 갭(15)에 의해 분리되어 있다. 어드레스 전극에 인가된 데이타 펄스와 함께 시각 t17에서 행 선택 펄스의 인가에 의해 각 행마다 시각 t0가 발생한다. Ve가 서스테인 전극에 인가되는 동안 서브 픽셀은 스캔 전극에 인가된 하강 램프에 의해 셋업된다. 이로써, 시각 t0 이전에 스캔 전극 상에 음전하가 존재하고, 서스테인 전극과 배면판 전극 상에는 양전하가 존재하게 된다. Vrf에 의해, 행 선택 펄스는 항복 전압을 약간 초과하게 되어 어드레스 방전의 속도를 증진시킨다. 행 드라이버(210)에 의한 도 4의 시각 t16에서의 전압 Vscan의 인가에 의해 비선택된 행들 상에서의 음전하를 감소시켜 행 탈선택(row deselect) 전압으로서 작용하여 스캔 전극 상의 벽 전압이 감소된다. 이로써, 디스플레이에서 한 행의 어드레싱이 다른 행에 영향을 주는 것을 방지시킨다. 행이 선택되고 항복 전압 -Vbr이 도 5의 b에서 도시된 바와 같이 초과될 때의 시각 t17에서 완전한 벽 전압이 복귀된다. Vscan 전압은 탈선택 전압으로서, 인가된 열 전압의 존재 하에 충분한 행간 절연을 보장할 정도로 충분히 높아야 한다.
도 6의 시각 t0에서 데이타 펄스가 제공되면, 배면판 어드레스 전극과 액티브 스캔 전극 간에 미약한 방전이 형성되고, 시각 t1에서, 부성 저항 플라즈마 방전이 형성된다. 시각 t2에서, 서스테인 전극 상의 양전하를 이용함으로써, 양극 열이 서스테인 전극을 급속히 포위시키며, 시각 t3에서는 픽셀간 갭을 횡단하여 인접한 서스테인 전극으로 쉽사리 확산됨으로써, 인접한 픽셀 P2의 양전하를 공핍화시킨다. P2의 스캔 전극이 선택되고 열 전극이 구동되면, 미약한 앞뒤 방전이 형성될 수 있으나, 서스테인 전극 상의 양전하가 없어 플라즈마는 형성되지 않을 것이고, 스캔 전극은 그 음전하을 보존할 것이므로, 픽셀 P2는 오프 상태로 남아 있을 것이다.
Vossen씨의 "전류 루프를 최소화하여 EMI를 감소시킨 대칭 구동형 PDP"란 제목의 논문(이하, Vossen 논문이라 칭함)에는, PDP에서 누화를 감소시키기 위해 비월 어드레싱을 사용하는 것에 대해 개시되어 있다. 비월 어드레싱에 따르면, 홀수 행들이 어드레스된 후, 짝수 행들이 어드레스된다. 이와 같이, 홀수 행들의 어드레싱으로부터 발생한 임의 가스의 기폭(priming)은 짝수 행들의 어드레싱 전에 완전히 소멸될 것이다. Vossen 논문에서는 또한, 수직 방향의 누화를 감소시키기 위해 '214 특허에서 기술된 쌍을 이룬 전극 구성을 이용하는 대칭으로 서스테인된 PDP에 대해서도 기술하고 있다. 그러나, Vossen 논문에서는 본 명세서에서 기재된 수직 방향으로의 누화 형태에 대한 기술 내지 보정에 대해서는 전혀 기술되어 있지 않다. 상세히 기술하자면, Vossen 논문에서는 쌍을 이룬 형태가 아닌 전극(즉, 스캔, 서스테인, 스캔, 서스테인)으로서 구성된 전극을 이용하여,어드레싱 동안 픽셀간 갭을 횡단하는 공통 전위를 갖지 않는 어드레싱에 대해 개시하고 있다. 쌍을 이룬 구조가 아닌 경우, 누화 방전은 사실상 틀린 방향으로 진행하여 틀린 서스테인 전극에 대해 방전을 일으킬 것이다. 비월 어드레싱을 이용하면 이러한 오류 가능성을 감소시킬 수 있다.
본 발명은 플라즈마 디스플레이 패널(PDP)에 관한 것으로, 보다 상세하게는, PDP에서 수직 방향 누화(crosstalk)를 최소화시키는 전자 파형 기술에 관한 것이다.
도 1은 종래 컬러 PDP의 개략도,
도 2는 종래 PDP 시스템의 블럭도,
도 3은 프레임 시간을 8개 서브 필드로 분할하는 것을 도시한 그래프,
도 4는 종래 서브 필드 파형의 그래프,
도 5a는 스캔 전극과 서스테인 전극 간에서의 종래 합성 파형에 대한 그래프,
도 5b 내지 도 5e는 픽셀 어드레싱 시퀀스에 대한 종래 벽 전압(wall voltage) 파형에 대한 그래프,
도 6은 도 1에 도시된 PDP에서의 누화 방전을 도시하는 어드레스 방전에 대한 방전 메카닉스의 개략도,
도 7은 본 발명에 따른 컬러 PDP의 개략도,
도 8은 본 발명에 따른 PDP 시스템의 블럭도,
도 9는 본 발명에 따른 PDP에 대한 짝수 및 홀수 서스테인 전극 파형의 그래프,
도 10a는 본 발명에 따른 전극의 짝수 뱅크(bank)에 대한 합성 파형의 그래프,
도 10b는 본 발명에 따른 전극의 짝수 뱅크에 대한 벽 전압 파형의 그래프,
도 11은 본 발명에 따른 홀수 픽셀 방전 메카닉스의 개략적인 단면도,
도 12는 본 발명에 따른 짝수 픽셀 방전 메카닉스의 개략적인 단면도,
도 13은 서스테인 전극이 그들에 대응하는 스캔 전극과 함께 인에이블링되는 순차 어드레싱을 이용하는 본 발명의 일 실시예에 대한 그래프,
도 14는 서스테인 전극들이 홀수 및 짝수 서스테인 버스로 분리된 PDP에 대한 짝수 및 홀수 서스테인 전극 파형의 그래프, 그리고
도 15는 홀수 서스테인 버스 또는 짝수 서스테인 버스에 증가된 전압 Vf를 인가할 경우, PDP에 대한 짝수 및 홀수 서스테인 전극 파형의 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
800: PDP 시스템 805: 스캔 발생기
810: 행 드라이버 815: PDP
820: 짝수/홀수 선택기 825: 서스테인 발생기
830: 열 드라이버 835: 로직
본 발명은 쌍을 이룬 전극 구성의 장점들을 보존하면서 플라즈마 디스플레이 패널의 픽셀들 간에서의 누화 방전 가능성을 최소화시킨다. 또한, 픽셀간 갭을 감소시켜 픽셀 크기를 확대시킴으로써 휘도를 증가시킬 수 있으며, 픽셀 밀도를 증가시켜 보다 높은 디스플레이 해상도를 얻을 수 있다.
본 발명은 어드레싱 동안 비활성 서스테인 전극 상의 전압을 감소시켜 쌍을 이룬 전극 구성에서의 어드레스 방전 누화 가능성을 감소시킨다. 비활성 서스테인 전극 상의 전압을 감소시킴으로써, 어드레스 방전에 형성된 양극 열이 픽셀간 갭을 가로질러 확산되지 않을 것이다. 서스테인 전극들은 홀수 행 및 짝수 행 관련부로 분리된다. 셋업 사이클 및 서스테인 사이클 동작은 변화하지 않는다. 어드레싱 동안, 홀수 행들이 어드레스되는 한편, 짝수 서스테인 전극 상의 전압은 감소된다. 일단 홀수 행들의 어드레싱이 완료되면, 짝수 서스테인 전극 상의 전압은 하이로 복귀되고, 홀수 서스테인 전극 상의 전압은 감소되어, 짝수 행들이 어드레스된다.
본 발명의 일부 실시예에서는, 비활성 서스테인 전극 상의 전압은 어드레싱의 제1 절반부 동안만 감소된다. 이 경우, 어드레싱의 제2 절반부 동안은 누화가 계속 발생할 것이다. 그러나, 이것은 서스테인 기간 동안 누화로 인해 비활성 셀이 항상 OFF 상태로 되기 때문에 허용될 수 있다.
본 발명은 어드레싱 동안 서스테인 전극이 하이이고 스캔 전극이 로우이면,셋업 또는 서스테인 파형 변화와 독립적인 임의의 쌍을 이룬 전극 구성에 적용할 수 있으므로, 스캔 전극에서 방전이 형성된 후, 서스테인 전극으로 확산됨으로써, 이들 간의 전압은 중성으로 된다.
본 발명은 PDP에서의 서스테인 전극을 제어하기 위한 방법을 제공한다. 이 방법은 어드레싱 방전을 발생하기 위해 제1 서스테인 전극을 인에이블링시키는 단계와, 제1 서스테인 전극이 어드레싱 방전을 발생시킬 때 제2 서스테인 전극을 디스에이블링시키는 단계를 포함한다. 제1 서스테인 전극은 제2 서스테인 전극에 인접해 있다.
본 발명의 일 실시예에서는 PDP에서의 서스테인 전극을 제어하기 위한 회로를 제공한다. 이 회로는 어드레싱 방전을 발생시키기 위해 제1 서스테인 전극을 인에이블링시키기 위한 출력과, 제1 서스테인 전극이 어드레싱 방전을 발생시키고 있을 때 제2 서스테인 전극을 디스에이블링시키기 위한 출력을 포함한다. 제1 서스테인 전극은 제2 서스테인 전극에 인접해 있다.
본 발명의 다른 실시예에서는 제1 서스테인 전극과, 제1 서스테인 전극에 인접해 있는 제2 서스테인 전극을 갖는 PDP와; (a) 어드레싱 방전을 발생시키기 위해 제1 서스테인 전극을 인에이블링시키며, (b) 제1 서스테인 전극이 어드레싱 방전을 발생시키고 있을 때 제2 서스테인 전극을 디스에이블링시키기 위한 회로를 포함하는 PDP 시스템을 제공한다.
도 7은 본 발명에 따른 컬러 PDP의 일부를 개략적으로 도시한 것이다. 이 PDP는 픽셀 행들로 구성되며, 이들 중 3개, 즉 행 "n"의 픽셀(720n), 행 "n+1"의 픽셀(720n+1), 및 행 "n+2""의 픽셀(720n+2)이 도시되어 있다. 이 행들은, 예를 들어, 행 "n"이 짝수 행으로서 표시되고, 행 "n+1"이 홀수 행으로서 표시되는 교번 패턴의 "홀수" 및 "짝수"로서 간주될 수 있다.
도 7에서 도시된 PDP의 일부는 짝수 서스테인 전극(710E)의 뱅크(bank)에 연결된 짝수 서스테인 버스(712E), 홀수 스캔 전극(710O)의 뱅크에 연결된 홀수 서스테인 버스(712O), 스캔 전극(714n, 714n+1, 및 714n+2), 및 열 전극(718R, 718G, 및718B)(각 적색, 녹색, 및 청색용)을 포함한다. 각각의 짝수 서스테인 전극(710E)은 홀수 서스테인 전극(710O)에 인접해 있다. 예를 들어, 행 "n"에서의 짝수 서스테인 전극(710E)은 행 "n+1"에서의 홀수 서스테인 전극(710O)에 인접해 있다. 또한, 각 서스테인 전극(710E및 710O), 및 각 스캔 전극(714n, 714n+1, 및 714n+2) 각각에 연관된 투명 전극(711)이 제공되어 있다.
서스테인 전극, 스캔 전극, 및 열 전극의 교차부에서 서브 픽셀이 정의된다. 예를 들어, 서브 픽셀(719R)은 서스테인 전극(710E), 스캔 전극(714n), 및 열 전극(718R)의 교차부에서 형성된다. 배리어 리브(716)는 서브 픽셀드을 서로 분리시킨다. 각 픽셀은 서스테인 전극, 스캔 전극, 및 3개의 열 전극의 교차부의 영역으로서 형성된다. 예를 들어, 픽셀(720n)은 서스테인 전극(710E), 스캔 전극(714n), 및 열 전극(718R, 718G, 및 718B)의 교차부의 영역에서 형성된다. 픽셀간 갭(715)은 인접 픽셀들 간의 영역에서 형성된다.
각 픽셀은 서스테인 방전이 형성되는 방전 갭을 포함한다. 예를 들어, 픽셀픽셀(720n)에는, (a) 스캔 전극(714n)에 연관된 투명 전극(711)과 (b) 짝수 서스테인 전극(710E)에 연관된 투명 전극 사이에 방전 갭(713)이 위치된다.
짝수/홀수 선택기(820)는 홀수 서스테인 버스(712O)를 홀수 서스테인 드라이버 라인(817O)을 통해 구동하고, 짝수 서스테인 버스(712E)를 짝수 서스테인 드라이버 라인(817E)을 통해 구동한다. 열 드라이버(830)는 열 전극(718R, 718G, 및 718B)을 열 드라이버 라인(840R, 840G, 및 840B) 각각을 통해 구동시킨다. 행 드라이버(810)는 스캔 전극(714n, 714n+1, 및 714n+2)을 행 드라이버 라인((812n, 812n+1, 및 812n+2)을 통해 구동시킨다. 짝수/홀수 선택기(820), 열 드라이버(830), 및 행 드라이버(810)의 동작에 대해서는 도 8에 관련하여 상세히 기술하기로 한다.
상술된 바와 같이, 도 7은 PDP의 일부만을 도시한 것이다. 실제로, PDP는 복수의 행 및 열을 포함할 것이다. 따라서, 열 드라이버(830)는 도 7에서 도시된 것보다 많은 열들을 구동시킬 것이고, 행 드라이버(810)는 도 7에서 도시된 것보다 많은 행들을 구동시킬 것이다.
도 8은 본 발명에 따라 구성된 PDP 시스템(800)의 블럭을 도시한 것이다. 시스템(800)의 주요 구성소자는 스캔 발생기(805), 행 드라이버(810), PDP(815), 짝수/홀수 선택기(820), 서스테인 발생기(825), 열 드라이버(830), 및 로직(835)을 포함한다.
서스테인 발생기(825)는 서스테인 발생기(220)(도 2)와 동일하게 동작하지만, 어드레싱 동안 짝수/홀수 선택기(820)에 전압 Ve를 공급한다.
짝수/홀수 선택기(820)는 본 발명에 따른 PDP의 서스테인 전극을 제어하기 위한 방법을 채용하는 회로이다. 이 방법은 (a) 어드레싱 방전을 발생시키기 위해제1 서스테인 전극을 인에이블링시키는 단계와, (b) 제1 서스테인 전극이 어드레싱 방전을 발생시키고 있을 때 제2 서스테인 전극을 디스에이블링시키는 단계를 포함하며, 제1 서스테인 전극은 제2 서스테인 전극에 인접해 있다.
짝수/홀수 선택기(820)는 짝수 서스테인 전극(710E) 및 홀수 서스테인 전극(710O)을 제어한다. 짝수/홀수 선택기(820)는 짝수 서스테인 전극(710E)에 서스테인 드라이버 라인(817E)의 출력을 통해 절연 전압(Viso)을 공급하고, 홀수 서스테인 전극(710O)에 서스테인 드라이버 라인(817O)의 출력을 통해 절연 전압(Viso)을 공급한다. Viso의 목적에 대해서는 이하에서 상세히 기술하기로 한다.
도 9는 시각 t17에서의 짝수 행(홀수 행은 t17에서 절연됨)의 어드레싱 동안의 짝수 및 홀수 서스테인 전극 파형의 그래프를 도시한 것이다. 파형은 스캔 전극(714n), 짝수 서스테인 전극(710E), 및 홀수 서스테인 전극(710O)에 대한 것으로 가정한다. X 데이타 파형은 열 드라이버 라인(840R, 840G, 및 840B) 중 하나로의 열 드라이버(830)의 출력을 나타낸다. 도 9의 파형으로 동작되는 도 7의 PDP의 전형적인 동작 전압은 400V의 셋업 전압 Vw, 180V의 서스테인 전압 Vs, 120V의 Vscan 전압, 10V의 램프 바이어스 전압 Vrf, 220V의 셋업/소거 전압 Ve, 0 내지 120V의 절연 전압 Vsio(Viso는 전형적으로 전압 Ve 이하의 적어도 60V), 및 65V의 데이타 전압 Vx일 수 있다.
짝수 서스테인 전극(710E) 상의 전압은 스캔 전극(714n) 상의 전압으로 참조된다. 홀수 서스테인 전극(710O) 상의 전압은 스캔 전극(714n+1) 상의 전압으로 참조된다. 이들 참조는 셋업 기간 동안 설정된다. 셋업 기간 동안, 짝수/홀수 선택기(820)는 짝수 서스테인 전극(710E) 및 홀수 서스테인 전극(710O)에 전압 Ve를 공급함으로써, 짝수 서스테인 전극(710E) 및 홀수 서스테인 전극(710O) 모두를 인에이블시킨다.
시각 t25에서, 어드레싱 기간이 시작되며, 짝수/홀수 선택기(820)는 짝수 서스테인 전극(710E)에 공급되는 전압을 Viso로 감소시킴으로써, 전압 차와, 그에 따른 짝수 서스테인 전극(710E)과 스캔 전극(714n) 간의 크기를 감소시킨다. 이로써, 어드레싱 기간의 제1 절반부 동안 짝수 뱅크가 디스에이블된다. 어드레싱 기간의 제1 절반부 동안, 홀수 서스테인 전극(710O)은 인에이블되는 것에 주목할 필요가 있다. 시각 t26에서, 짝수/홀수 선택기(820)는 짝수 서스테인 전극(710E) 상의 전압을 Ve로 리스테이트(restate)시키고, 홀수 서스테인 전극(710O) 상의 전압을 Viso로 감소시킴으로써, 홀수 서스테인 전극(710O)과 스캔 전극(714n+1) 간의 전압 차의 크기를 감소시킨다. 이와 같이, 시각 t26에서는, 짝수 뱅크와 홀수 뱅크가 어드레싱 기간의 제2 절반부 동안 역할을 바꿈으로써, 홀수 뱅크는 디스에이블되고, 짝수 뱅크는 인에이블된다. 시각 t17에서, 어드레싱 기간의 제2 절반부 동안, 짝수 서스테인 전극(710E)은 스캔 전극(714n)에 어드레싱 방전을 발생시킨다. 짝수 서스테인전극(710E)과 홀수 서스테인 전극(710O) 간의 누화는 시각 t17에서 홀수 서스테인 전극(710O) 상의 저 전위(lower potential)(즉, Viso)에 의해 최소화된다. 이는, 짝수 서스테인 전극(710E) 상의 인에이블링 전압 Ve가 스캔 전극(714n) 상의 전압을 참조하고, 스캔 전극(714n) 상의 전압을 참조할 때 홀수 서스테인 전극(710O) 상의 디스에이블링 전압 Viso는 인에이블링 전압 Ve보다 더 작은 크기이기 때문이다. 유사하게, 행 선택 및 각각의 열 데이타는 로직 블럭(835)에 의해 동기화되어 짝수 행에 이어지는 홀수 행을 통해 시퀀스된다.
도 9에서, 어드레싱 기간 동안 스캔 전극(714n) 상의 부진행(negative) 펄스는 특정 픽셀이 어드레스되는 시각을 나타낸다. 이러한 펄스는 시각 t17에서 발생된다. 또한, 시각 t17에서, 짝수 서스테인 전극(710E) 상의 전압은 Ve(따라서, 인에이블링)인 반면, 홀수 서스테인 전극(710O) 상의 전압은 Viso(따라서, 디스에이블링)인 것에 주목할 필요가 있다. 따라서, 도 9에서의 파형들은 PDP(815)에서의 짝수 행, 보다 상세하게는, 행 "n"을 어드레싱하는 경우에 대한 것이다.
제1 서스테인 사이클 중에, 시각 t20에서는, 스캔 전극(714n) 상의 전압 엣지가 상승하며, 시각 t21에서는, 짝수 서스테인 전극(710E) 상의 전압 엣지가 하강한다. 시각 t17에서 짝수 서스테인 전극(710E)에 의해 발생된 어드레싱 방전에 의해, 짝수 서스테인 전극(710E)은 시각 t22 동안 제1 서스테인 방전을 발생시킨다.
도 10a는 도 9의 스캔 파형 및 짝수 서스테인 파형의 합성 파형의 그래프를 도시한 것이며, 도 10b는 본 발명에 따른 전극의 짝수 뱅크 상의 OFF 서브 픽셀에 대한 벽 전압 파형의 그래프를 도시한 것이다. 그래프는 오프 상태의 서브 픽셀에 대한 그래프이므로, 항복 전압은 단지 벽 전압이 Vbr과 -Vbr 약 ±200V에만 제한되는 두 셋업 램프 동안만 초과된다.
합성 파형은 스캔 전극 전압에서 서스테인 전극 전압을 감산시킴으로써 형성된 것이다. 예를 들어, 짝수 서스테인 전극(710E)과 스캔 전극(714n)의 경우를 가정하기로 한다. 어드레싱 기간의 제1 절반부 동안 시각 t25에서 짝수 서스테인 전극(710E) 상의 전압을 Ve에서 Viso로 감소시킴으로써, 합성 전압이 증가하게 되어 가스를 횡단하는 전압이 감소된다. 어드레싱 기간의 제2 절반부 동안, 짝수 서스테인 전극(710E) 상의 전압이 Viso에서 Ve로 증가되면, 벽 전압은 항복 전압인 -Vbr에 근사한 값으로 복귀되어, 시각 t17에서 행 선택 펄스의 인가에 의해 항복 전압인 -Vbr을 약간 초과하게 된다.
도11 및 도 12는 픽셀 어드레싱 방전 메카닉스의 단면을 도시한 것이다. 보다 구체적으로 기술하자면, 도 11은 홀수 픽셀 P1에 대한 어드레싱 방전 메카닉스를 도시한 것이고, 도 12는 인접한 짝수 픽셀 P2에 대한 어드레싱 방전 메카닉스를 도시한 것이다. 도 11에서, P1의 서스테인 전극은 인에이블링된 홀수 서스테인 뱅크에 결합됨으로써, 디스에이블링된 짝수 서스테인 전극보다 많은 양전하를 갖는다. P1 어드레스 방전은 인가된 데이타 펄스를 통해 개시되지만, 짝수 서스테인전극 상에서의 감소된 양전하에 의해 양극 열이 P2 픽셀 공간으로 확산하려는 경향이 감소된다. 짝수 전극에 인가되는 Viso 전압이 낮을 수록, 절연 달성은 높아진다.
P1 상의 어드레스 방전은 픽셀 사이트를 횡단하는 전압을 중성으로 함으로써, 어드레싱 기간의 제2 절반부 동안 홀수 뱅크를 디스에이블링하게 되어, 전압 강하로 인해 홀수 서스테인 전극 상의 음전하가 적어진다. 이러한 전압 변화는 가스 항복 전압에 비해 미소이므로, 이러한 영향은 상관없다. 짝수 서스테인 전극을 인에이블링시키면 이들 전극이 그들의 충만된 양전하로 복귀되어, P2가 선택되어 방전이 형성될 때, 플라즈마를 형성하여 스캔 전극의 음전하를 중성으로 만드는 데 이용가능한 P2의 서스테인 전극 상에는 충분한 양전하가 존재하게 된다.
도 13은 서스테인 전극 상의 전압이 Viso로 감소되어 셀간 절연을 제공하는 본 발명의 변형 실시예에서의 PDP에 대한 스캔 및 서스테인 전극 파형의 그래프를 도시한 것이다. 각 행이 시각 t17에서 네가티브 행 선택 펄스에 의해 스캔 측에서 순차적으로 선택되면, 대응하는 서스테인 전극이 서스테인 측의 어드레싱 전압 Ve로 복귀되어, 서스테인 측에 포지티브 행 선택 펄스를 제공한다. 이러한 실시예는 도 7의 짝수/홀수 선택기(820) 대신에 서스테인 측 상의 행 드라이버를 이용함으로써 실현될 수 있다.
도 14는 서스테인 전극이 홀수 서스테인 버스와 짝수 서스테인 버스로 분리되는 본 발명의 다른 변형 실시예에서의 PDP에 대한 짝수 및 홀수 서스테인 전극 파형의 그래프를 도시한 것이다. 행 드라이버(810)는 어드레싱 기간 동안 부진행행 선택 펄스(negative going row select pulse)를 순차적으로 제공하며, 서스테인 전극 전압은 이 행 선택 펄스가 각 스캔 전극에 인가될 때 Viso와 Ve 사이에서 교번된다. 도 14의 시각 t17에서는, 짝수 서스테인 전극이 절연 전압 Viso로 구동되고, 반면에 홀수 서스테인 전극이 서스테인 측 어드레싱 전압 Ve로 구동될 경우 홀수 행의 선택이 있다.
도 15는 전압 Ve보다 높은 전형적으로 10V인 순방향 증가 전압(increased forward voltage) Vf가 홀수 또는 짝수 서스테인 전극 버스에 인가되는, PDP에 대한 짝수 및 홀수 서스테인 전극 파형의 그래프를 도시한 것이다. 이러한 구성에서는 추가의 픽셀을 횡단하는 전압을 제공하여 어드레스 방전의 전하 이동을 증가시킴으로써 패널의 어드레싱 마진을 향상시킨다. 또한, 순방향 전압 Vf은 도 13 및 도 14의 파형에도 사용될 수 있다.
비록 본 발명을 상기 실시예들에 대해서만 기술 및 도시하였지만, 본 발명은 이들 실시예만 제한되는 것은 아니다. 본 발명의 범주 및 사상을 벗어나지 않는 한 당업자라면 여러 변형 실시예 및 수정 실시예들이 가능하다. 예를 들어, 본 발명은 어드레스 방전이 픽셀을 횡단하여 연장되며, 픽셀간 갭을 횡단하여 확산되어 인접한 서스테인 전극 상의 양전하를 얻으려는, 다른 AC PDP 및 파형 구성에도 적용가능하다. 따라서, 본 발명은 첨부된 특허청구범위에 기재된 범주를 벗어나지 않는 한은 여러 변형 및 수정 실시예가 가능하다는 것은 말할 필요도 없다.

Claims (21)

  1. 플라즈마 디스플레이 패널(PDP)의 서스테인 전극을 제어하기 위한 방법에 있어서,
    어드레싱 방전을 발생시키기 위해 제1 서스테인 전극을 인에이블링시키는(enabling) 단계; 및
    상기 제1 서스테인 전극이 상기 어드레싱 방전을 발생시키는 경우, 제2 서스테인 전극을 디스에이블링시키는(disabling) 단계;를 포함하며,
    상기 제1 서스테인 전극은 상기 제2 서스테인 전극에 인접해 있는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 제1 서스테인 전극은, 상기 PDP의 제1행에 위치하며,
    상기 제2 서스테인 전극은, 상기 PDP의 제2행에 위치하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서,
    상기 인에이블링 단계는, 상기 제1 서스테인 전극이 서스테인 기간 동안 서스테인 방전을 발생시키고,
    상기 디스에이블링 단계는, 상기 서스테인 기간 동안 상기 제2 서스테인 전극이 서스테인 방전을 발생시키는 것을 방해하는 것을 특징으로 하는 방법.
  4. 제1항에 있어서,
    상기 인에이블링 단계에서, 상기 제1 서스테인 전극에 인에이블링 전압을 공급하고,
    상기 디스에이블링 단계에서, 상기 제2 서스테인 전극에 디스에이블링 전압을 공급하는 것을 특징으로 하는 방법.
  5. 제4항에 있어서,
    상기 인에이블링 전압은, 스캔 전극 전압으로 참조되며(referenced),
    상기 디스에이블링 전압은, 상기 스캔 전극 전압이 참조될 경우, 상기 인에이블링 전압보다 더 작은 크기인 것을 특징으로 하는 방법.
  6. 제1항에 있어서,
    상기 제1 서스테인 전극은, 어드레싱 기간의 제1 부분 동안 어드레스되고,
    상기 제2 서스테인 전극은, 상기 어드레싱 기간의 제2 부분 동안 어드레스되는 것을 특징으로 하는 방법.
  7. 제6항에 있어서,
    상기 어드레싱 기간의 상기 제1 부분은, 상기 어드레싱 기간의 제1 절반부이며,
    상기 어드레싱 기간의 상기 제2 부분은, 상기 어드레싱 기간의 제2 절반부인 것을 특징으로 하는 방법.
  8. 플라즈마 디스플레이 패널(PDP)의 서스테인 전극을 제어하기 위한 회로에 있어서,
    어드레싱 방전을 발생시키기 위해 제1 서스테인 전극을 인에이블링시키기 위한 출력; 및
    상기 제1 서스테인 전극이 상기 어드레싱 방전을 발생시키는 경우, 제2 서스테인 전극을 디스테이블링시키기 위한 출력;을 포함하며,
    상기 제1 서스테인 전극은 상기 제2 서스테인 전극에 인접해 있는 것을 특징으로 하는 회로.
  9. 제8항에 있어서,
    상기 제1 서스테인 전극은, 상기 PDP의 제1 행에 위치하며,
    상기 제2 서스테인 전극은, 상기 PDP의 제2 행에 위치하는 것을 특징으로 하는 회로.
  10. 제8항에 있어서,
    상기 인에이블링 출력은, 상기 제1 서스테인 전극이 서스테인 기간 동안 서스테인 방전을 발생시키고,
    상기 디스에이블링 출력은, 상기 서스테인 기간 동안 상기 제2 서스테인 전극이 서스테인 방전을 발생시키는 것을 방해하는 것을 특징으로 하는 회로.
  11. 제8항에 있어서,
    상기 인에이블링 출력은, 상기 제1 서스테인 전극에 인에이블링 전압을 공급하고,
    상기 디스에이블링 출력은, 상기 제2 서스테인 전극에 디스에이블링 전압을 공급하는 것을 특징으로 하는 회로.
  12. 제11항에 있어서,
    상기 인에이블링 전압은, 스캔 전극 전압으로 참조되며,
    상기 디스에이블링 전압은, 상기 스캔 전극 전압이 참조될 경우, 상기 인에이블링 전압보다 더 작은 크기인 것을 특징으로 하는 회로.
  13. 제8항에 있어서,
    상기 제1 서스테인 전극은, 어드레싱 기간의 제1 부분 동안 어드레스되고,
    상기 제2 서스테인 전극은, 상기 어드레싱 기간의 제2 부분 동안 어드레스되는 것을 특징으로 하는 회로.
  14. 제13항에 있어서,
    상기 어드레싱 기간의 상기 제1 부분은, 상기 어드레싱 기간의 제1 절반부이며,
    상기 어드레싱 기간의 상기 제2 부분은, 상기 어드레싱 기간의 제2 절반부인 것을 특징으로 하는 회로.
  15. 제1 서스테인 전극 및 상기 제1 서스테인 전극에 인접한 제2 서스테인 전극을 구비한 플라즈마 디스플레이 패널(PDP); 및
    (a) 어드레싱 방전을 발생시키기 위해 상기 제1 서스테인 전극을 인에이블링시키며, (b) 상기 제1 서스테인 전극이 상기 어드레싱 방전을 발생시킬 경우, 상기 제2 서스테인 전극을 디스에이블링시키기 위한 회로;를 포함하는 것을 특징으로 하는 PDP 시스템.
  16. 제15항에 있어서,
    상기 제1 서스테인 전극은, 상기 PDP의 제1 행에 위치하며,
    상기 제2 서스테인 전극은, 상기 PDP의 제2 행에 위치하는 것을 특징으로 하는 PDP 시스템.
  17. 제15항에 있어서,
    상기 인에이블링에서는, 상기 제1 서스테인 전극이 서스테인 기간 동안 서스테인 방전을 발생시키고,
    상기 디스에이블링에서는, 상기 서스테인 기간 동안 상기 제2 서스테인 전극이 서스테인 방전을 발생시키는 것을 방해하는 것을 특징으로 하는 PDP 시스템.
  18. 제15항에 있어서,
    상기 인에이블링에서는, 상기 제1 서스테인 전극에 인에이블링 전압을 공급하고,
    상기 디스에이블링에서는, 상기 제2 서스테인 전극에 디스에이블링 전압을 공급하는 것을 특징으로 하는 PDP 시스템.
  19. 제18항에 있어서,
    상기 인에이블링 전압은, 스캔 전극 전압으로 참조되며,
    상기 디스에이블링 전압은, 상기 스캔 전극 전압이 참조될 경우, 상기 인에이블링 전압보다 더 작은 크기인 것을 특징으로 하는 PDP 시스템.
  20. 제15항에 있어서,
    상기 제1 서스테인 전극은, 어드레싱 기간의 제1 부분 동안 어드레스되고,
    상기 제2 서스테인 전극은, 상기 어드레싱 기간의 제2 부분 동안 어드레스되는 것을 특징으로 하는 PDP 시스템.
  21. 제20항에 있어서,
    상기 어드레싱 기간의 상기 제1 부분은, 상기 어드레싱 기간의 제1 절반부이며,
    상기 어드레싱 기간의 상기 제2 부분은, 상기 어드레싱 기간의 제2 절반부인 것을 특징으로 하는 PDP 시스템.
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