KR20040059935A

KR20040059935A - Method for forming metal bit line in semiconductor device

Info

Publication number: KR20040059935A
Application number: KR1020020086441A
Authority: KR
Inventors: 최익수; 김재영
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-12-30
Filing date: 2002-12-30
Publication date: 2004-07-06

Abstract

PURPOSE: A method for forming a metal bit line of a semiconductor device is provided to prevent degradation of patterns, and to improve resolution by forming an insulating spacer at sidewalls of a damascene pattern. CONSTITUTION: A bit line contact plug(12) is formed to connect a lower conductive layer(10) through the first interlayer dielectric(11). The second interlayer dielectric(13) is formed on the resultant structure. A damascene pattern is formed by selectively etching the second interlayer dielectric. An insulating spacer(15) is formed at both sidewalls of the damascene pattern. Then, a metal film(16) as a bit line is filled in the damascene pattern.

Description

반도체 소자의 금속 비트라인 형성방법{Method for forming metal bit line in semiconductor device}Method for forming metal bit line in semiconductor device

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 금속 비트라인 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly to a method for forming a metal bit line in a semiconductor device.

통상적인 경우, 비트라인 형성은 금속 패터닝에 의해 진행해 왔다. 그러나 반도체 소자의 고접적화에 따라 디자인 룰이 작아짐에 따라 비트라인의 폭 또한 좁아지게 되었으며, 또한 비트라인 센싱 마진 확보 차원에서 보다 작은 비트라인 선폭을 요구하게 되었다.In the conventional case, bitline formation has been advanced by metal patterning. However, as the design rules become smaller due to the higher integration of semiconductor devices, the width of the bit lines is also narrowed, and in order to secure bit line sensing margins, smaller bit line widths are required.

전통적인 방법으로 금속 비트라인을 형성할 경우, 비트라인으로 사용할 금속막을 증착하고, 포토레지스트의 부족한 식각 선택비를 보완하기 위한 하드마스크 질화막을 증착한 후, 포토레지스트 패턴을 베리어로 사용하여 1차로 하드마스크 질화막을 식각하고, 하드마스크 질화막을 베리어로 사용하여 2차로 금속막을 식각하고 있다.In the case of forming a metal bit line by the conventional method, a metal film to be used as a bit line is deposited, a hard mask nitride film is deposited to compensate for the insufficient etching selectivity of the photoresist, and then the photoresist pattern is used as a barrier first. The mask nitride film is etched and the metal film is etched secondly using the hard mask nitride film as a barrier.

통상적으로 산화막 식각시에 비해 금속막 식각시 포토레지스트의 식각 선택비를 확보하기 어렵기 때문에 패턴 단락 및 패턴 무너짐 현상없이 서브 100nm급의 비트라인을 구현하기 어렵다.In general, since the etching selectivity of the photoresist is difficult to be secured during the etching of the metal layer, it is difficult to realize the sub-100 nm bit line without pattern shorting and pattern collapse.

또한, 사진 식각 공정만으로 서브 100nm급의 비트라인을 구현하는 것도 매우 힘든 실정이다. 따라서, 현재의 노광 장비에서 구현 가능한 크기 보다 작은 크기의 초미세 패턴을 구현하기 위해서는 비트라인 식각시 CD 로스(CD loss) 공정(비트라인 식각시 포토레지스트 패턴의 로스가 심한 케이컬을 사용하여 식각을 진행하는 공정)을 가져갈 수 밖에 없다. 따라서, 비트라인의 선폭 감소에 따라 식각 공정시필연적으로 스트리에이션(striation), 패턴 탑 어택(pattern top attack), 패턴 단락, 패턴 무너짐 등 패턴의 열화 문제가 나타나게 되었다.In addition, it is very difficult to realize a sub 100nm-class bit line using only a photolithography process. Therefore, in order to realize an ultra-fine pattern having a size smaller than the size that can be realized in current exposure equipment, a CD loss process during bit line etching (etching using a caulk with a high loss of photoresist pattern during bit line etching) is performed. The process to proceed) is bound to take. Accordingly, as the line width of the bit line decreases, problems of pattern degradation such as striation, pattern top attack, pattern short circuit, pattern collapse, and the like appear inevitably during the etching process.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 패턴의 열화를 유발하지 않으면서, 노광 장비의 해상도 한계를 넘는 미세 금속 비트라인을 형성할 수 있는 반도체 소자의 금속 비트라인 형성방법을 제공하는데 그 목적이 있다.The present invention is proposed to solve the problems of the prior art as described above, forming a metal bit line of a semiconductor device capable of forming a fine metal bit line beyond the resolution limit of the exposure equipment without causing the deterioration of the pattern The purpose is to provide a method.

도 1은 종래기술에 따라 형성된 비트라인의 전자현미경 사진.1 is an electron micrograph of a bit line formed according to the prior art.

도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 금속 비트라인 형성 공정을 나타낸 도면.2A-2E illustrate a metal bit line forming process in accordance with one embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

10 : 하부층10: lower layer

11, 13 : 층간절연막11, 13 interlayer insulation film

12 : 비트라인 콘택 플러그12: bitline contact plug

14 : 포토레지스터 패턴14: Photoresist Pattern

15 : 측벽 스페이서 절연막15: sidewall spacer insulating film

16 : 금속막16: metal film

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 제1 층간절연막을 관통하여 하부 도전 구조에 연결된 비트라인 콘택 플러그를 형성하는 단계; 상기 비트라인 콘택 플러그가 형성된 전체 구조 상부에 제2 층간절연막을 형성하는 단계; 비트라인 형성 영역의 상기 제2 층간절연막을 선택 식각하여 대머신 패턴을 형성하는 단계; 상기 대머신 패턴의 측벽에 측벽 스페이서 절연막을 형성하는 단계; 및 상기 측벽 스페이서 절연막이 형성된 요부에 비트라인용 금속막을 매립하는 단계를 포함하는 반도체 소자의 금속 비트라인 형성방법이 제공된다.According to an aspect of the present invention for achieving the above technical problem, forming a bit line contact plug connected to the lower conductive structure through the first interlayer insulating film; Forming a second interlayer insulating layer on the entire structure of the bit line contact plug; Selectively etching the second interlayer insulating layer in the bit line forming region to form a substitute machine pattern; Forming a sidewall spacer insulating layer on sidewalls of the damascene pattern; And embedding a metal film for bit lines in a recess in which the sidewall spacer insulating film is formed.

본 발명은 기존의 금속배선 형성 공정에서 사용되고 있는 대머신 방식을 이용하며, 원하는 비트라인 선폭보다 크게 대머신 패턴을 형성한 후 그 측벽에 측벽 스페이서 절연막을 형성함으로써 노광 장비의 해상도 한계를 넘는 미세 선폭의 금속 비트라인을 얻을 수 있다.The present invention uses a large machine method used in the existing metal wiring forming process, and forms a large machine pattern larger than a desired bit line line width, and then forms a sidewall spacer insulating layer on the sidewall to exceed the resolution limit of the exposure equipment. The metal bit line of can be obtained.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.

도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 금속 비트라인 형성 공정을 나타낸 도면이다.2A to 2E are diagrams illustrating a metal bit line forming process according to an embodiment of the present invention.

본 실시예에 따른 금속 비트라인 형성 공정은, 우선 도 2a에 도시된 바와 같이 소정의 도전 구조를 포함하는 하부층(10) 상에 층간절연막(11)을 형성하고, 이를 선택 식각하여 비트라인 콘택홀을 형성한 다음, 공지의 방식으로 비트라인 콘택홀 내에 비트라인 콘택 플러그(12)를 형성한다.In the metal bit line forming process according to the present embodiment, first, as shown in FIG. 2A, an interlayer insulating layer 11 is formed on a lower layer 10 including a predetermined conductive structure, and then selectively etched to form a bit line contact hole. Next, the bit line contact plug 12 is formed in the bit line contact hole in a known manner.

다음으로, 도 2b에 도시된 바와 같이 전체 구조 상부에 층간절연막(13)을 증착한다.Next, as shown in FIG. 2B, an interlayer insulating film 13 is deposited over the entire structure.

이어서, 도 2c에 도시된 바와 같이 층간절연막(13) 상에 포토레지스트 패턴(14)을 형성하고, 이를 식각 베리어로 사용하여 층간절연막(13)을 식각하여 대머신 패턴을 형성한다. 이때, 포토레지스트 패턴(14)은 원하는 비트라인의 선폭보다 큰 오픈부를 가지도록 형성한다.Subsequently, as shown in FIG. 2C, the photoresist pattern 14 is formed on the interlayer insulating layer 13, and the interlayer insulating layer 13 is etched using the etching barrier to form a damascene pattern. In this case, the photoresist pattern 14 is formed to have an open portion larger than the line width of the desired bit line.

계속하여, 도 2d에 도시된 바와 같이 포토레지스트 패턴(14)을 제거하고, 전체 구조 표면을 따라 절연막(질화막 또는 산화막)을 증착하고, 이를 전면 건식 식각하여 대머신 패턴의 측벽에 측벽 스페이서 절연막(15)을 형성한다. 이때, 절연막으로는 LP-TEOS막, PE-TEOS막, HDP 산화막, LP-질화막, PE-질화막 등을 증착할 수 있으며, 절연막의 증착 두께는 원하는 비트라인 선폭에 따라 조절하며, 최종적인 비트라인 선폭은 전면 건식 식각시 결정된다.Subsequently, as shown in FIG. 2D, the photoresist pattern 14 is removed, an insulating film (nitride film or oxide film) is deposited along the entire structure surface, and the surface is dry etched to form a sidewall spacer insulating film ( 15). At this time, LP-TEOS film, PE-TEOS film, HDP oxide film, LP-nitride film, PE-nitride film and the like can be deposited as an insulating film, and the deposition thickness of the insulating film is adjusted according to the desired bit line line width, and the final bit line Line width is determined during full dry etching.

다음으로, 도 2e에 도시된 바와 같이 전체 구조 상부에 금속막(16)을 증착하고, CMP 공정 또는 에치백 공정을 실시함으로써 금속 비트라인 형성 공정을 완료한다.Next, as illustrated in FIG. 2E, the metal film 16 is deposited on the entire structure, and the metal bit line forming process is completed by performing a CMP process or an etch back process.

전술한 바와 같은 공정을 통해 금속 비트라인을 형성하면, CD 로스 공정을 적용하지 않고도 노광 장비의 해상도 한계를 넘는 미세 금속 비트라인을 구현할 수 있어 비트라인 패턴의 열화를 근본적으로 방지할 수 있다.If the metal bit line is formed through the above-described process, fine metal bit lines that exceed the resolution limit of the exposure apparatus may be implemented without applying the CD loss process, thereby fundamentally preventing deterioration of the bit line pattern.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

예컨대, 전술한 실시예에서는 측벽 스페이서 절연막으로 산화막 또는 질화막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 이를 다른 절연막으로 대체하는 경우에도 적용된다.For example, in the above-described embodiment, an example in which an oxide film or a nitride film is used as the sidewall spacer insulating film has been described as an example, but the present invention is also applied to the case where the insulating film is replaced with another insulating film.

전술한 본 발명은 패턴의 열화 없이 초미세 선폭의 금속 비트라인을 구현할수 있으며, 이에 따라 반도체 소자의 신뢰도 및 수율 향상을 기대할 수 있는 효과가 있다.The present invention described above can implement a metal bit line having an ultra fine line width without deterioration of the pattern, and thus, the reliability and yield improvement of the semiconductor device can be expected.

Claims

제1 층간절연막을 관통하여 하부 도전 구조에 연결된 비트라인 콘택 플러그를 형성하는 단계;Forming a bit line contact plug penetrating the first interlayer insulating film and connected to the lower conductive structure;

상기 비트라인 콘택 플러그가 형성된 전체 구조 상부에 제2 층간절연막을 형성하는 단계;Forming a second interlayer insulating layer on the entire structure of the bit line contact plug;

비트라인 형성 영역의 상기 제2 층간절연막을 선택 식각하여 대머신 패턴을 형성하는 단계;Selectively etching the second interlayer insulating layer in the bit line forming region to form a substitute machine pattern;

상기 대머신 패턴의 측벽에 측벽 스페이서 절연막을 형성하는 단계; 및Forming a sidewall spacer insulating layer on sidewalls of the damascene pattern; And

상기 측벽 스페이서 절연막이 형성된 요부에 비트라인용 금속막을 매립하는 단계Embedding a metal film for bit lines in a recess in which the sidewall spacer insulating film is formed;

를 포함하는 반도체 소자의 금속 비트라인 형성방법.Metal bit line forming method of a semiconductor device comprising a.

제1항에 있어서,The method of claim 1,

상기 측벽 스페이서 절연막은 산화막 또는 질화막으로 이루어진 것을 특징으로 하는 반도체 소자의 금속 비트라인 형성방법.And the sidewall spacer insulating film is formed of an oxide film or a nitride film.

제2항에 있어서,The method of claim 2,

상기 대머신 패턴의 선폭은 원하는 비트라인의 선폭보다 크게 형성하는 것을 특징으로 하는 반도체 소자의 금속 비트라인 형성방법.And a line width of the large-machine pattern is greater than a line width of a desired bit line.