KR100772077B1 - A method for forming contact hole of semiconductor device - Google Patents

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Abstract

본 발명은 희생 스페이서를 이용하여 자기정렬 콘택홀 및 트랜치를 갖는 반도체 소자의 콘택홀 형성방법에 관한 것으로, 배선 상에 확산방지막, 제 1, 제 2 층간 절연막 그리고 제 1 절연막을 차례로 형성하는 단계, 상기 제 1 층간 절연막이 선택적으로 노출되도록 제 1 절연막과 제 2 층간 절연막을 선택적으로 식각하여 트랜치를 형성하는 단계, 상기 트랜치 양측면에 스페이서를 형성하는 단계 및 상기 스페이서를 마스크로 이용하여 상기 확산방지막으로부터 10∼2500Å 두께가 잔류되도록 상기 제 1 층간 절연막을 식각하여 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.The present invention relates to a method for forming a contact hole of a semiconductor device having a self-aligned contact hole and a trench by using a sacrificial spacer, the method comprising: sequentially forming a diffusion barrier film, a first interlayer insulating film, and a first insulating film on a wiring; Selectively etching the first insulating film and the second interlayer insulating film so that the first interlayer insulating film is selectively exposed, forming a trench on both sides of the trench, and using the spacer as a mask from the diffusion barrier layer. And forming a contact hole by etching the first interlayer insulating film so that a thickness of 10 to 2500 Å remains.

Description

반도체 소자의 콘택홀 형성방법{a method for forming contact hole of semiconductor device}A method for forming contact hole of semiconductor device

도 1은 종래의 트랜치 형성시 미스-얼라인먼트가 발생하는 도면1 is a view showing that misalignment occurs when forming a conventional trench

도 2a 내지 도 2g는 종래의 반도체 소자의 커패시터 형성방법을 나타낸 공정 단면도2A to 2G are cross-sectional views illustrating a method of forming a capacitor of a conventional semiconductor device.

도 3은 홀 포이즈닝 현상을 나타내는 도면3 shows a hole poisoning phenomenon.

도 4는 패싯현상을 나타내는 도면4 illustrates a facet phenomenon

도 5는 콘택홀/트랜치 패터닝시 미스-얼라인먼트를 나타내는 도면FIG. 5 shows misalignment in contact hole / trench patterning FIG.

도 6a 내지 도 6c는 본 발명의 일실시예에 따른 반도체 소자의 콘택홀 형성방법을 나타낸 공정 단면도6A through 6C are cross-sectional views illustrating a method of forming a contact hole in a semiconductor device according to an embodiment of the present invention.

도 2a 내지 도 2f는 본 발명의 다른 실시예에 따른 반도체 소자의 커패시터 형성방법을 나타낸 공정 단면도2A to 2F are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device according to another embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

100 : 반도체 기판 101 : 필드 산화막100 semiconductor substrate 101 field oxide film

102 : 게이트 절연막 103 : 게이트 전극102 gate insulating film 103 gate electrode

104, 204 : 제 1 절연막 105 : 워드라인104, 204: first insulating film 105: word line

106 : 제 2 절연막 스페이서 107 : 제 3 절연막 106: second insulating film spacer 107: third insulating film                 

108 : 랜딩 플러그 폴리 109 : 제 4 절연막108: landing plug poly 109: fourth insulating film

110 : 제 2 폴리 실리콘층 111 : 제 5 절연막110: second polysilicon layer 111: fifth insulating film

112 : 비트라인 113 : 제 7 절연막112: bit line 113: seventh insulating film

114 : 제 8 절연막 115 : 제 9 절연막114: eighth insulating film 115: ninth insulating film

116, 205 : 홀 118, 206 : 스페이서116, 205: hole 118, 206: spacer

119, 207 : 콘택홀 120 : 다결정 실리콘층119, 207: contact hole 120: polycrystalline silicon layer

121 : HSG 122 : 하부전극121: HSG 122: lower electrode

123 : 유전체막 124 : 상부전극123: dielectric film 124: upper electrode

200 : 배선 201 : 확산방지막200: wiring 201: diffusion barrier

202 : 제 1 층간 절연막 203 : 제 2 층간 절연막202: first interlayer insulating film 203: second interlayer insulating film

본 발명은 반도체 소자의 콘택홀 형성방법에 관한 것으로, 특히 희생 스페이서를 이용하여 자기정렬 콘택홀 및 트랜치를 갖는 반도체 소자의 콘택홀 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming contact holes in semiconductor devices, and more particularly, to a method for forming contact holes in semiconductor devices having self-aligned contact holes and trenches using sacrificial spacers.

반도체 제조기술의 최대목표는 반도체 소자의 고집적화와 고성능화에 있다. 고집적화와 고성능화를 실현하기 위해 최근 가장 큰 관심사로 떠오르는 부분은 구리배선 공정이다. 그러나 구리배선은 일반적인 식각물질로 식각이 거의 되지 않는 문제점으로 인해 층간 절연막을 먼저 식각한 후, 구리를 매립하고 평탄화시키는 상 감법을 이용하고 있다.The biggest goal of semiconductor manufacturing technology is to achieve high integration and high performance of semiconductor devices. In order to realize high integration and high performance, a copper wiring process is emerging as a major concern in recent years. However, copper wiring uses a damascene method of etching the interlayer insulating film first, and then embedding and planarizing the copper, due to a problem that a general etching material is hardly etched.

대표적으로 구리배선이 형성될 부분인 트랜치와 구리배선이 연결될 플러그 부분인 홀 그리고 자기정렬 방법 등이 그것이지만, 이 방법 등은 노광장비의 오버레이(overlay)능력에 매우 문제가 많아서 0.13㎛급의 고성능 반도체 소자의 금속배선과 그 아래의 홀부분의 적층은 0.01㎛이하인 부분이 설계법칙상 충분치 존재할 수 있으나 노광장비에서의 적층능력은 ~0.03㎛이하로는 제어하기 어렵다. 그리고 실제 반도체 소자의 제조공정에 있어서 증착막의 두께 균일도, 장비상태에 따른 변동범위는 ~0.05㎛이상이기 때문에 구리배선을 위한 상감법들이 제약을 받게 된다.Typical examples include trenches where copper wiring is to be formed, holes where plugs are to be connected to copper wiring, and self-alignment methods. However, this method has a problem with overlay capability of exposure equipment, and thus has a high performance of 0.13㎛. In the stacking of the metal wiring of the semiconductor element and the hole portion thereunder, a portion having 0.01 μm or less may be sufficient due to the design rule, but the stacking ability of the exposure apparatus is difficult to control to ˜0.03 μm or less. In addition, in the manufacturing process of the semiconductor device, since the thickness uniformity of the deposited film and the variation range depending on the equipment state are more than ˜0.05 μm, inlay methods for copper wiring are restricted.

즉, 도 1과 같이 트랜치를 먼저 형성할 경우 미스-얼라인먼트가 발생하게 되고, 홀을 먼저 식각하는 공정이나 자기정렬 방법도 만찬가지로 후속 패터닝 공정에서 미스-얼라인먼트가 발생하게 된다.That is, when the trench is first formed as shown in FIG. 1, misalignment occurs, and a misalignment occurs in a subsequent patterning process as well as a process of etching holes or a self-alignment method.

도 2a 내지 도 2g는 종래의 반도체 소자의 커패시터 형성방법을 나타낸 공정 단면도이다.2A to 2G are cross-sectional views illustrating a method of forming a capacitor of a conventional semiconductor device.

도 2a에 도시한 바와 같이 반도체 기판(10)에 활성영역과 소자격리 영역을 정의한 후, 상기 소자격리 영역을 선택적으로 식각하여 트랜치를 형성하고, 상기 트랜치에 산화막을 매립하여 필드 산화막(11)을 형성한다.As shown in FIG. 2A, after the active region and the device isolation region are defined in the semiconductor substrate 10, the device isolation region is selectively etched to form a trench, and an oxide film is embedded in the trench to form the field oxide film 11. Form.

그리고 상기 반도체 기판(10)에 일정간격을 갖는 복수개의 게이트 절연막(12), 게이트 전극(13), 제 1 절연막(14)으로 이루어진 워드라인(15)을 형성하고, 상기 워드라인(15) 측벽에 제 2 절연막 스페이서(16)를 형성한다. A word line 15 including a plurality of gate insulating layers 12, a gate electrode 13, and a first insulating layer 14 having a predetermined interval is formed on the semiconductor substrate 10, and sidewalls of the word lines 15 are formed. The second insulating film spacer 16 is formed on the substrate.

이어, 상기 워드라인(15) 및 제 2 절연막 스페이서(16)를 마스크로 이용한 불순물 이온주입 공정을 통해 반도체 기판(10)의 활성영역에 소오스/드레인 영역을 형성한다.Subsequently, a source / drain region is formed in the active region of the semiconductor substrate 10 through the impurity ion implantation process using the word line 15 and the second insulating layer spacer 16 as a mask.

도 2b에 도시한 바와 같이 상기 워드라인(15)을 포함한 전면에 제 3 절연막(17)을 증착한 후, CMP(Chemical Mechanical Polishing) 공정을 이용하여 평탄화한다. 이때, 상기 CMP 공정시 상기 제 1 절연막(14)을 스톱층으로 이용한다.As shown in FIG. 2B, the third insulating layer 17 is deposited on the entire surface including the word line 15, and then planarized by using a chemical mechanical polishing (CMP) process. In this case, the first insulating layer 14 is used as a stop layer in the CMP process.

이어, 상기 기판(10) 표면이 선택적으로 노출되도록 상기 제 3 절연막(17)을 식각하여 복수개의 랜딩 플러그 콘택(Landing Plug Contact : LPC)을 형성한 후, 상기 랜딩 플러그 콘택을 포함한 전면에 제 1 폴리 실리콘층을 증착한 후, CMP 공정을 실시하여 상기 랜딩 플러그 콘택에 매립되도록 랜딩 플러그 폴리(Landing Plug Poly :LPP)(18)를 형성한다.Subsequently, the third insulating layer 17 is etched to selectively expose the surface of the substrate 10 to form a plurality of landing plug contacts (LPCs), and then a first surface on the front surface including the landing plug contacts. After depositing the polysilicon layer, a Landing Plug Poly (LPP) 18 is formed to be embedded in the landing plug contact by performing a CMP process.

도 2c에 도시한 바와 같이 상기 결과물 상부에 평탄화용 제 4 절연막(19)을 증착하고, 비트라인이 형성될 영역의 상기 랜딩 플러그 폴리(18)가 노출되도록 상기 제 4 절연막(19)을 선택적으로 식각하여 비트라인 콘택홀을 형성한다.As shown in FIG. 2C, a fourth insulating film 19 for planarization is deposited on the resultant, and the fourth insulating film 19 is selectively selected to expose the landing plug poly 18 in the region where the bit line is to be formed. Etching is performed to form bit line contact holes.

그리고 상기 비트라인 콘택홀을 포함한 제 4 절연막(19)상에 제 2 폴리 실리콘층(20)과 제 5 절연막(21)을 증착하고, 선택적으로 패터닝하여 비트라인(22)을 형성한 후, 상기 비트라인(22) 측면에 제 6 절연막 스페이서(23)를 형성한다.The second polysilicon layer 20 and the fifth insulating layer 21 are deposited on the fourth insulating layer 19 including the bit line contact hole, and selectively patterned to form the bit line 22. The sixth insulating layer spacer 23 is formed on the side of the bit line 22.

도 1d에 도시한 바와 같이 상기 비트라인(22)을 포함한 결과물 상부에 평탄화용 제 7 절연막(24)과 제 8 절연막(25)을 형성한 후, 스토리지 노드가 형성될 영역의 상기 랜딩 플러그 폴리(18)가 노출되도록 상기 제 4, 제 7, 제 8 절연막(19)(24)(25)을 선택적으로 식각하여 스토리지 노드 콘택홀(26)을 형성한다. As shown in FIG. 1D, the planarizing seventh insulating layer 24 and the eighth insulating layer 25 are formed on the resultant including the bit line 22, and then the landing plug poly of the region where the storage node is to be formed ( The fourth, seventh and eighth insulating layers 19, 24 and 25 are selectively etched to expose the 18, thereby forming the storage node contact holes 26.                         

도 1e에 도시한 바와 같이 상기 스토리지 노드 콘택홀(26)을 포함한 제 8 절연막(25)상에 제 3 폴리 실리콘층을 증착한 후, CMP 공정 및 에치백 공정을 이용하여 상기 스토리지 노드 콘택홀(26)에 매립되도록 스토리지 노드(26)를 형성한다.As illustrated in FIG. 1E, after depositing a third polysilicon layer on the eighth insulating layer 25 including the storage node contact hole 26, the storage node contact hole may be formed using a CMP process and an etch back process. The storage node 26 is formed to be embedded in 26.

이어, 상기 스토리지 노드(26)를 포함한 전면에 평탄화용 제 9 절연막(27)을 증착한 후, 상기 제 9 절연막(27)상에 포토레지스트(PR)를 증착하고, 노광 및 현상공정을 이용하여 패터닝한다.Subsequently, a planarization ninth insulating layer 27 is deposited on the entire surface including the storage node 26, and then a photoresist PR is deposited on the ninth insulating layer 27 and then exposed and developed. Pattern.

그리고 상기 패터닝된 포토레지스트(PR)를 마스크로 이용한 식각공정을 통해 커패시터가 형성될 영역의 상기 제 8, 제 9 절연막(25)(27)을 선택적으로 식각하여 콘택홀(29)을 형성한다. 이때, 상기 제 8 절연막(25)은 상기 콘택홀(29) 형성시 식각 스톱층으로 이용한다.A contact hole 29 is formed by selectively etching the eighth and ninth insulating layers 25 and 27 in the region where the capacitor is to be formed through an etching process using the patterned photoresist PR as a mask. In this case, the eighth insulating layer 25 is used as an etch stop layer when the contact hole 29 is formed.

도 1f에 도시한 바와 같이 상기 패터닝된 포토레지스트(PR)를 제거한 후, 상기 콘택홀(29)을 포함한 제 9 절연막(27)상에 다결정 실리콘층(30)을 증착한 후, 전면 에치백(Blank Etch Back) 공정을 이용하여 상기 제 9 절연막(27)상의 다결절 실리콘층(30)을 선택적으로 제거한다.After removing the patterned photoresist PR as shown in FIG. 1F, the polycrystalline silicon layer 30 is deposited on the ninth insulating layer 27 including the contact hole 29, and then the front etch back ( Blank Etch Back) process to selectively remove the polycrystalline silicon layer 30 on the ninth insulating layer 27.

도 1g에 도시한 바와 같이 상기 제 9 절연막(27)을 습식식각 공정을 이용하여 제거한 후, 고진공 열처리(High Vacuum Anneal)를 공정을 이용하여 상기 다결정 실리콘층(30)에 HSG(31)을 형성하여 커패시터를 완성한다.As shown in FIG. 1G, after the ninth insulating layer 27 is removed using a wet etching process, an HSG 31 is formed in the polycrystalline silicon layer 30 using a high vacuum annealing process. To complete the capacitor.

그러나 상기와 같은 반도체 소자의 콘택홀 형성방법에 있어서는 다음과 같은 문제점이 있었다. However, the above-described method for forming a contact hole in a semiconductor device has the following problems.                         

홀을 먼저 건식식각한 후 트랜치를 식각하기 위한 트랜치 마스크를 패터닝시 도 3과 같이 홀 포이즈닝(poisoning)현상이 발생한다. 홀 포이즈닝 현상은 홀 건식식각과 포토레지스트 제거 공정 등에서 사용된 N2와 NH3 가스에 의한 원인과 층간 절연막 형성시 함유된 N 성분에 의한 것으로 보고되고 있는데, 트랜치 포토레지스트 노광후 현상공정에서 알칼리성인 현상액에 의해 노광된 곳에서 발생한 산성의 H+가 중성(H2O)이 되면서 용해되어야 하지만 홀내에 잔류되고 있던 NH+, NH2 +, NH3 + 등에 의해 홀 위부분까지 용해도지 않고 버섯모양으로 남아있는 문제이다.Hole poisoning occurs as shown in FIG. 3 when the holes are first dry-etched and the trench mask for etching the trenches is patterned. The hole poisoning phenomenon is reported to be caused by the N 2 and NH 3 gas used in the hole dry etching and the photoresist removal process, and by the N component contained in the formation of the interlayer insulating film. The acidic H + generated in the exposed area by the phosphorus developer becomes neutral (H 2 O) and must be dissolved, but it is not dissolved to the upper part of the hole by NH + , NH 2 + , NH 3 +, etc. It is a matter that remains in shape.

그리고 금속배선 층간의 기생유전을 낮추기 위해 식각 스톱층(질화막 또는 SiC)을 사용하지 않는 상태에서 자기정렬홀/트랜치 건식식각을 할 경우, 도 4와 같이 건식식각의 고유현상인 패싯(facet)현상으로 인해 홀의 꼭대기 부분이 무너진 모습이 나타난다.And when the self-aligned hole / trench dry etching without using the etch stop layer (nitride film or SiC) to lower the parasitic dielectric between the metal wiring layer, the facet phenomenon, which is a unique phenomenon of dry etching as shown in FIG. This causes the top of the hole to collapse.

도 5는 해당식각 공정에서 식각률, 선택비등의 미세조절이 매우 중용함에도 불구하고 미스-얼라인먼트로 인해 그 제어가 곤란하다.5 is difficult to control due to mis-alignment even though the micro-adjustment of the etching rate, the selection ratio is very important in the etching process.

또한, 커패시터의 스토리지 노드 콘택홀 형성시 디자인-루울상 콘택홀 크기가 0.2㎛ 이하이고, 이런 홀 크기를 패터닝하기 위해서는 고가의 장비인 DUV 노광장비를 사용해야 한다. 그리고 반사방지막을 사용해야하며 미스-얼라인먼트 범위도 0.07㎛ 이하로 제어해야 한다.In addition, when designing a storage node contact hole of a capacitor, the contact hole size is 0.2 μm or less, and in order to pattern the hole size, an expensive equipment, DUV exposure equipment, must be used. An anti-reflection film should be used and the misalignment range should be controlled to 0.07㎛ or less.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 층간 절연 막과 선택비를 가질 수 있는 희생 스페이서를 이용하여 자기정렬 콘택홀 및 트랜치를 형성할 수 있는 반도체 소자의 콘택홀 형성방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and provides a method for forming a contact hole in a semiconductor device capable of forming self-aligned contact holes and trenches using a sacrificial spacer having an interlayer insulating film and a selectivity. The purpose is.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 콘택홀 형성방법은 배선 상에 확산방지막, 제 1, 제 2 층간 절연막 그리고 제 1 절연막을 차례로 형성하는 단계와; 상기 제 1 층간 절연막이 선택적으로 노출되도록 제 1 절연막과 제 2 층간 절연막을 선택적으로 식각하여 트랜치를 형성하는 단계와; 상기 트랜치 양측면에 스페이서를 형성하는 단계; 및 상기 스페이서를 마스크로 이용하여 상기 확산방지막으로부터 10∼2500Å 두께가 잔류되도록 상기 제 1 층간 절연막을 식각하여 콘택홀을 형성하는 단계;를 포함하는 것을 특징으로 한다.A method of forming a contact hole in a semiconductor device according to the present invention for achieving the above object comprises the steps of: forming a diffusion barrier film, a first interlayer insulating film and a first insulating film on a wiring; Selectively etching the first insulating film and the second insulating interlayer to selectively expose the first interlayer insulating film to form a trench; Forming spacers on both sides of the trench; And forming a contact hole by etching the first interlayer insulating layer using the spacers as a mask so that the thickness of the diffusion barrier layer is 10 to 2500∼m.

상기 제 1 절연막과 스페이서는 상기 제 1, 제 2 층간 절연막과의 식각 선택비를 2 : 1로 하는 것이 바람직하다.In the first insulating film and the spacer, the etching selectivity between the first and second interlayer insulating films is preferably 2: 1.

상기 콘택홀을 형성하는 단계 후, 상기 제 1 절연막과 스페이서를 제거하는 단계; 및 상기 노출된 확산방지막을 제거하는 단계;를 더 포함하는 것이 바람직하다.After forming the contact hole, removing the first insulating layer and the spacer; And removing the exposed diffusion barrier layer.

삭제delete

상기 제 1 절연막과 스페이서는 Si3N4를 사용하고, 인산 등의 용액으로 습식식각하여 제거하는 것이 바람직하다.The first insulating film and the spacer are preferably removed by wet etching with a solution such as phosphoric acid using Si 3 N 4 .

또한, 상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 콘택홀 형성방법은 반도체 기판에 워드라인을 형성하는 단계와; 상기 워드라인 양측면에 플러그를 형성하고, 상기 결과물 상부에 제 1 층간 절연막을 형성하는 단계와; 상기 플러그와 선택적으로 연결되는 비트라인을 형성하는 단계와; 상기 결과물 상부에 제 2, 제 3 층간 절연막과 제 1 절연막을 차례로 형성하는 단계와; 상기 제 2 층간 절연막이 선택적으로 노출되도록 제 1 절연막과 제 3 층간 절연막을 선택적으로 식각하여 홀을 형성하는 단계와; 상기 홀 양측면에 스페이서를 형성하는 단계와; 상기 스페이서를 마스크로 이용하여 상기 제 2 및 제 1 층간 절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계와; 상기 제 1 절연막과 스페이서를 제거하는 단계와; 상기 콘택홀에 도전층을 증착하는 단계와; 상기 제 3 층간 절연막을 제거하는 단계와; 상기 도전층에 HSG를 형성하여 커패시터의 하부전극을 형성하는 단계; 및 상기 하부전극 상에 유전체막과 커패시터의 상부전극을 형성하는 단계;를 포함하는 것을 특징으로 한다.In addition, the contact hole forming method of the semiconductor device of the present invention for achieving the above object comprises the steps of forming a word line on the semiconductor substrate; Forming plugs on both sides of the word line, and forming a first interlayer insulating layer on the resultant; Forming a bit line selectively connected with the plug; Sequentially forming a second and a third interlayer insulating film and a first insulating film on the resultant product; Selectively etching the first insulating film and the third interlayer insulating film so as to selectively expose the second interlayer insulating film to form holes; Forming spacers on both sides of the hole; Selectively etching the second and first interlayer insulating layers using the spacers as a mask to form contact holes; Removing the first insulating film and the spacer; Depositing a conductive layer in the contact hole; Removing the third interlayer insulating film; Forming an HSG on the conductive layer to form a lower electrode of the capacitor; And forming an upper electrode of a dielectric film and a capacitor on the lower electrode.

상기 제 1 절연막과 스페이서는 서로 다른 물성을 가지는 것으로 사용하는 것이 바람직하다.It is preferable to use the first insulating film and the spacer as having different physical properties.

상기 제 2, 제 3 층간 절연막은 고밀도 플라즈마 증착공정을 이용하여 형성하는 것이 바람직하다.The second and third interlayer insulating films are preferably formed using a high density plasma deposition process.

상기 스페이서는 SiN, SiON, SiC을 사용하는 것이 바람직하다.It is preferable to use SiN, SiON, SiC as the spacer.

이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 콘택홀 형성방법에 대하여 보다 상세히 설명하기로 한다.Hereinafter, a method of forming a contact hole in a semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.

도 6a 내지 도 6c는 본 발명의 일실시예에 따른 반도체 소자의 콘택홀 형성방법을 나타낸 공정 단면도이다.6A through 6C are cross-sectional views illustrating a method of forming a contact hole in a semiconductor device according to an embodiment of the present invention.

도 6a에 도시한 바와 같이, 배선(200) 상에 확산방지막(201), 제 1, 제 2 층간 절연막(202)(203)을 차례로 형성한 후, 상기 제 2 층간 절연막(203) 상에 제 1 절연막(204)을 형성한다. As shown in FIG. 6A, the diffusion barrier film 201, the first and second interlayer insulating films 202 and 203 are sequentially formed on the wiring 200, and then the second interlayer insulating film 203 is formed on the wiring 200. 1 An insulating film 204 is formed.

그리고, 상기 제 1 절연막(204)상에 포토레지스트(PR)를 증착하고, 노광 및 현상공정을 이용하여 패터닝한 후, 패터닝된 포토레지스트(PR)를 마스크로 이용하여 상기 제 1 절연막(204)과 제2 층간 절연막(203)을 선택적으로 식각하여 트랜치(205)를 형성한다. After the photoresist PR is deposited on the first insulating layer 204 and patterned using an exposure and development process, the first insulating layer 204 is formed using the patterned photoresist PR as a mask. And the second interlayer insulating film 203 are selectively etched to form a trench 205.

도 6b에 도시한 바와 같이, 상기 결과물 상부에 제 2 절연막을 증착한 후, 에치백 공정을 이용하여 상기 트랜치(205) 양측벽에 스페이서(206)를 형성한다. 이때, 상기 제 1 절연막(204)과 스페이서(206)는 상기 제 1, 제 2 층간 절연막(202)(203)과의 식각 선택비를 2 : 1로 갖는 물질을 사용한다. 바람직하게, 상기 제 1 절연막(204)과 스페이서(206)는 Si3N4를 사용하여 형성한다.As illustrated in FIG. 6B, a second insulating layer is deposited on the resultant, and then spacers 206 are formed on both sidewalls of the trench 205 using an etch back process. In this case, the first insulating layer 204 and the spacer 206 are made of a material having an etching selectivity of 2: 1 with the first and second interlayer insulating layers 202 and 203. Preferably, the first insulating film 204 and the spacer 206 are formed using Si 3 N 4 .

도 6c에 도시한 바와 같이, 상기 스페이서(206)를 마스크로 이용하여 상기 확산방지막(201)으로부터 10∼2500Å 두께가 잔류되도록 상기 제 1 층간 절연막(202)을 식각하여 콘택홀(207)을 형성한 후, 상기 스페이서와 제 1 절연막을 제거한다.
상기 스페이서와 제 1 절연막은 인산 등의 용액으로 습식식각하여 제거한다.
그런다음, 상기 스페이서와 제 1 절연막의 제거시 노출된 확산방지막을 제거한다.As shown in FIG. 6C, using the spacer 206 as a mask, the first interlayer insulating layer 202 is etched to form a contact hole 207 so that a thickness of 10 to 2500 Å remains from the diffusion barrier film 201. After that, the spacer and the first insulating film are removed.
The spacer and the first insulating film are removed by wet etching with a solution such as phosphoric acid.
Then, the diffusion barrier layer exposed when the spacer and the first insulating layer are removed is removed.

여기서, 상기 콘택홀(207) 형성시 상기 확산방지막(201)으로부터 제 1 층간 절연막(202)을 10∼2500Å 두께만큼 남기고 제 1 층간 절연막(202)을 제거하는 것은, 상기 스페이서(206) 제거시 상기 배선(200)에 영향이 가지 않도록 하기 위함이다.Here, when the contact hole 207 is formed, the removal of the first interlayer insulating film 202 from the diffusion barrier film 201 by leaving the first interlayer insulating film 202 by 10 to 2500 Å thick is performed when the spacer 206 is removed. This is to prevent the influence on the wiring 200.

도 7a 내지 도 7f는 본 발명의 다른 실시예에 따른 반도체 소자의 커패시터 형성방법을 나타낸 공정 단면도이다.7A to 7F are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device in accordance with another embodiment of the present invention.

도 7a에 도시한 바와 같이, 반도체 기판(100)에 활성 영역과 소자격리 영역을 정의한 후, 상기 소자격리 영역을 선택적으로 식각하여 트랜치를 형성하고, 상기 트랜치에 산화막을 매립하여 필드 산화막(101)을 형성한다.As shown in FIG. 7A, after the active region and the device isolation region are defined in the semiconductor substrate 100, the device isolation region is selectively etched to form a trench, and an oxide film is embedded in the trench to fill the field oxide film 101. To form.

그리고, 상기 반도체 기판(100)에 일정간격을 갖는 복수개의 게이트 절연막(102), 게이트 전극(103), 제 1 절연막(014)으로 이루어진 워드라인(105)을 형성하고, 상기 워드라인(105) 측벽에 제 2 절연막으로 이루어진 스페이서(106)를 형성한다. In addition, a word line 105 including a plurality of gate insulating layers 102, a gate electrode 103, and a first insulating layer 014 having a predetermined interval is formed on the semiconductor substrate 100, and the word lines 105 are formed. A spacer 106 made of a second insulating film is formed on the sidewall.

이어, 상기 워드라인(105) 및 스페이서(106)를 마스크로 이용한 불순물 이온주입 공정을 통해 반도체 기판(100)의 활성영역에 소오스/드레인 영역을 형성한다.Subsequently, a source / drain region is formed in the active region of the semiconductor substrate 100 through the impurity ion implantation process using the word line 105 and the spacer 106 as a mask.

도 7b에 도시한 바와 같이, 상기 워드라인(105)을 포함한 전면에 제 3 절연막(107)을 증착한 후, 상기 제 3 절연막(107)을 CMP(Chemical Mechanical Polishing) 공정을 이용하여 평탄화한다. 이때, 상기 CMP 공정시 상기 제 1 절연막(104)을 스톱층으로 이용한다.As shown in FIG. 7B, after the third insulating film 107 is deposited on the entire surface including the word line 105, the third insulating film 107 is planarized using a chemical mechanical polishing (CMP) process. In this case, the first insulating film 104 is used as a stop layer in the CMP process.

이어, 상기 기판(100) 표면이 선택적으로 노출되도록 상기 제 3 절연막(107)을 식각하여 복수개의 랜딩 플러그 콘택(Landing Plug Contact : LPC)홀을 형성한 후, 상기 랜딩 플러그 콘택홀을 포함한 전면에 제 1 폴리 실리콘층을 증착한 후, CMP 공정을 실시하여 상기 랜딩 플러그 콘택홀 내에 랜딩 플러그 폴리(Landing Plug Poly :LPP)(108)를 형성한다.Subsequently, the third insulating layer 107 is etched to selectively expose the surface of the substrate 100 to form a plurality of landing plug contact (LPC) holes, and then the front surface including the landing plug contact hole. After depositing the first polysilicon layer, a CMP process is performed to form a landing plug poly (LPP) 108 in the landing plug contact hole.

도 7c에 도시한 바와 같이, 상기 결과물 상부에 평탄화된 제 4 절연막(109)을 증착하고, 비트라인이 형성될 영역의 상기 랜딩 플러그 폴리(108)가 노출되도록 상기 제 4 절연막(109)을 선택적으로 식각하여 비트라인 콘택홀을 형성한다.As shown in FIG. 7C, the planarized fourth insulating layer 109 is deposited on the resultant, and the fourth insulating layer 109 is selectively selected to expose the landing plug poly 108 in the region where the bit line is to be formed. Etch to form a bit line contact hole.

그리고, 상기 비트라인 콘택홀을 포함한 제 4 절연막(109) 상에 제 2 폴리 실리콘층(110)과 제 5 절연막(111)을 증착하고, 선택적으로 패터닝하여 상기 제 2 폴리 실리콘층(110)과 제 5 절연막(111)으로 이루어진 비트라인(112)을 형성한다.The second polysilicon layer 110 and the fifth insulating layer 111 are deposited on the fourth insulating layer 109 including the bit line contact hole, and selectively patterned to form the second polysilicon layer 110. The bit line 112 formed of the fifth insulating layer 111 is formed.

도 7d에 도시한 바와 같이, 상기 비트라인(112)을 포함한 결과물 상부에 평탄화된 제 6, 제 7 절연막(113)(114)을 형성하고, 상기 평탄화된 제 7 절연막(114)상에 제 8 절연막(115)을 형성한다.As shown in FIG. 7D, planarized sixth and seventh insulating layers 113 and 114 are formed on the resultant including the bit line 112, and an eighth layer is formed on the planarized seventh insulating layer 114. The insulating film 115 is formed.

그리고, 상기 제 8 절연막(115)상에 포토레지스트(PR)를 증착하고 노광 및 현상공정을 이용하여 패터닝한 후, 패터닝된 포토레지스트(PR)를 마스크로 이용하여 상기 평탄화용 제 6 절연막(113)이 노출되도록 평탄화된 제 8 절연막(115)과 제 7 절연막(114)을 선택적으로 식각하여 홀(116)을 형성한다.After depositing photoresist PR on the eighth insulating layer 115 and patterning the photoresist PR using an exposure and development process, the planarized sixth insulating layer 113 using the patterned photoresist PR as a mask. ), The eighth insulating layer 115 and the seventh insulating layer 114 planarized so as to be exposed are selectively etched to form holes 116.

도 7e에 도시한 바와 같이, 상기 패터닝된 포토레지스트(PR)를 제거하고, 상기 홀(116) 양측면에 스페이서(118)를 형성한다. 이때, 상기 스페이서(118)는 SiN, SiON, SiC을 사용하여 형성하고, 상기 제 8 절연막(115)과 스페이서(118)는 서로 다른 물성을 가진다.As shown in FIG. 7E, the patterned photoresist PR is removed and spacers 118 are formed on both sides of the hole 116. In this case, the spacer 118 is formed using SiN, SiON, and SiC, and the eighth insulating layer 115 and the spacer 118 have different physical properties.

이어, 상기 스페이서(118)를 마스크로 이용하여 상기 랜딩 플러그 폴리(108)가 소정부분 노출되도록 상기 평탄화된 제 6 절연막(113)과 제 4 절연막(109)을 선택적으로 식각하여 콘택홀(119)를 형성한다.Subsequently, the planarized sixth insulating layer 113 and the fourth insulating layer 109 are selectively etched to expose the landing plug poly 108 by using the spacer 118 as a mask to contact the contact hole 119. To form.

도 7f에 도시한 바와 같이, 상기 제 8 절연막(115)과 스페이서(118)를 제거한 후, 상기 결과물 상부에 다결정 실리콘층(120)을 증착한 후, 고진공 열처리를 공정을 이용하여 상기 다결정 실리콘층(120)에 HSG(121)을 형성하여 커패시터 하부전극(122)을 형성한다.As shown in FIG. 7F, after the eighth insulating layer 115 and the spacer 118 are removed, the polycrystalline silicon layer 120 is deposited on the resultant, and then the polycrystalline silicon layer is subjected to a high vacuum heat treatment process. An HSG 121 is formed at 120 to form the capacitor lower electrode 122.

그리고, 상기 하부전극(122)상에 유전체막(123)을 형성하고, 상기 유전체막(123) 상에 커패시터의 상부전극(124)을 형성하여 커패시터를 완성한다.A dielectric film 123 is formed on the lower electrode 122, and an upper electrode 124 of the capacitor is formed on the dielectric film 123 to complete the capacitor.

이상에서 설명한 바와 같이 본 발명의 반도체 소자의 콘택홀 형성방법에 의하면, 포토레지스트의 패터닝을 1회만 실시하여 콘택홀을 형성하므로 홀 포이즈 현상이 발생하지 않고 미세 패턴 형성에 용이하다.As described above, according to the contact hole forming method of the semiconductor device of the present invention, since the contact hole is formed by patterning the photoresist only once, it is easy to form a fine pattern without a hole poise phenomenon.

그리고 질화막을 식각스톱층으로 사용하므로 패싯현상을 방지할 수 있다.And since the nitride film is used as an etch stop layer, the facet phenomenon can be prevented.

또한, 공정을 단순화시킬 수 있다.In addition, the process can be simplified.

Claims (9)

배선 상에 확산방지막, 제 1, 제 2 층간 절연막 그리고 제 1 절연막을 차례로 형성하는 단계와;Sequentially forming a diffusion barrier film, a first interlayer insulating film, and a first insulating film on the wiring; 상기 제 1 층간 절연막이 선택적으로 노출되도록 제 1 절연막과 제 2 층간 절연막을 선택적으로 식각하여 트랜치를 형성하는 단계와;Selectively etching the first insulating film and the second insulating interlayer to selectively expose the first interlayer insulating film to form a trench; 상기 트랜치 양측면에 스페이서를 형성하는 단계; 및Forming spacers on both sides of the trench; And 상기 스페이서를 마스크로 이용하여 상기 확산방지막으로부터 10∼2500Å 두께가 잔류되도록 상기 제 1 층간 절연막을 식각하여 콘택홀을 형성하는 단계;Etching the first interlayer insulating film to form a contact hole by using the spacer as a mask so as to have a thickness of 10 to 2500 m from the diffusion barrier layer; 를 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.Contact hole forming method of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제 1 절연막과 스페이서는 상기 제 1, 제 2 층간 절연막과의 식각 선택비를 2 : 1로 하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.The method of claim 1, wherein the first insulating layer and the spacer have an etch selectivity ratio of the first and second interlayer insulating layers to be 2: 1. 제 1 항에 있어서,The method of claim 1, 상기 콘택홀을 형성하는 단계 후,After forming the contact hole, 상기 제 1 절연막과 스페이서를 제거하는 단계; 및Removing the first insulating layer and the spacer; And 상기 노출된 확산방지막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.And removing the exposed diffusion barrier layer. 삭제delete 제 1 항 또는 제 3 항에 있어서,The method according to claim 1 or 3, 제 1 절연막과 스페이서는 Si3N4를 사용하고, 인산 등의 용액으로 습식식각하여 제거하는 것을 특징으로 반도체 소자의 콘택홀 형성방법.The first insulating film and the spacer using a Si 3 N 4 , and removed by wet etching with a solution such as phosphoric acid. 반도체 기판에 워드라인을 형성하는 단계와;Forming a word line on the semiconductor substrate; 상기 워드라인 양측면에 플러그를 형성하고, 상기 결과물 상부에 제 1 층간 절연막을 형성하는 단계와;Forming plugs on both sides of the word line, and forming a first interlayer insulating layer on the resultant; 상기 플러그와 선택적으로 연결되는 비트라인을 형성하는 단계와;Forming a bit line selectively connected with the plug; 상기 결과물 상부에 제 2, 제 3 층간 절연막과 제 1 절연막을 차례로 형성하는 단계와;Sequentially forming a second and a third interlayer insulating film and a first insulating film on the resultant product; 상기 제 2 층간 절연막이 선택적으로 노출되도록 제 1 절연막과 제 3 층간 절연막을 선택적으로 식각하여 홀을 형성하는 단계와;Selectively etching the first insulating film and the third interlayer insulating film so as to selectively expose the second interlayer insulating film to form holes; 상기 홀 양측면에 스페이서를 형성하는 단계와;Forming spacers on both sides of the hole; 상기 스페이서를 마스크로 이용하여 상기 제 2 및 제 1 층간 절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계와;Selectively etching the second and first interlayer insulating layers using the spacers as a mask to form contact holes; 상기 제 1 절연막과 스페이서를 제거하는 단계와;Removing the first insulating film and the spacer; 상기 콘택홀에 도전층을 증착하는 단계와;Depositing a conductive layer in the contact hole; 상기 제 3 층간 절연막을 제거하는 단계와;Removing the third interlayer insulating film; 상기 도전층에 HSG를 형성하여 커패시터의 하부전극을 형성하는 단계; 및Forming an HSG on the conductive layer to form a lower electrode of the capacitor; And 상기 하부전극 상에 유전체막과 커패시터의 상부전극을 형성하는 단계;Forming an upper electrode of a dielectric film and a capacitor on the lower electrode; 를 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.Contact hole forming method of a semiconductor device comprising a. 제 6 항에 있어서,The method of claim 6, 상기 제 1 절연막과 스페이서는 서로 다른 물성을 가지는 것으로 사용하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.The method of claim 1, wherein the first insulating layer and the spacer have different physical properties. 제 6 항에 있어서,The method of claim 6, 상기 제 2, 제 3 층간 절연막은 고밀도 플라즈마 증착공정을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.And forming the second and third interlayer insulating films using a high density plasma deposition process. 제 6 항에 있어서,The method of claim 6, 상기 스페이서는 SiN, SiON, SiC을 사용하는 것을 특징으로 하는 반도체 소 자의 콘택홀 형성방법.The spacer is a contact hole forming method of a semiconductor device, characterized in that using SiN, SiON, SiC.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970013022A (en) * 1995-08-02 1997-03-29 문정환 Method for forming contact hole in semiconductor device
KR970052827A (en) * 1995-12-21 1997-07-29 문정환 Capacitor Manufacturing Method
KR980005527A (en) * 1996-06-27 1998-03-30 김주용 Method of forming a contact hole in a semiconductor device
US5795823A (en) * 1995-06-07 1998-08-18 Advanced Micro Devices, Inc. Self aligned via dual damascene
KR19990031075A (en) * 1997-10-08 1999-05-06 윤종용 Method for forming contact hole in semiconductor device
KR20000001909A (en) * 1998-06-15 2000-01-15 윤종용 Contact hole forming method of semiconductor device using polymer
KR20000004334A (en) * 1998-06-30 2000-01-25 김영환 Method of forming metal wire in semiconductor device
KR20010072874A (en) * 1999-06-30 2001-07-31 리차드 로브그렌 Dual-damascene dielectric structures and methods for making the same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5795823A (en) * 1995-06-07 1998-08-18 Advanced Micro Devices, Inc. Self aligned via dual damascene
KR970013022A (en) * 1995-08-02 1997-03-29 문정환 Method for forming contact hole in semiconductor device
KR970052827A (en) * 1995-12-21 1997-07-29 문정환 Capacitor Manufacturing Method
KR980005527A (en) * 1996-06-27 1998-03-30 김주용 Method of forming a contact hole in a semiconductor device
KR19990031075A (en) * 1997-10-08 1999-05-06 윤종용 Method for forming contact hole in semiconductor device
KR20000001909A (en) * 1998-06-15 2000-01-15 윤종용 Contact hole forming method of semiconductor device using polymer
KR20000004334A (en) * 1998-06-30 2000-01-25 김영환 Method of forming metal wire in semiconductor device
KR20010072874A (en) * 1999-06-30 2001-07-31 리차드 로브그렌 Dual-damascene dielectric structures and methods for making the same

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