KR100900243B1 - 반도체소자의 비트라인 형성방법 - Google Patents

반도체소자의 비트라인 형성방법 Download PDF

Info

Publication number
KR100900243B1
KR100900243B1 KR1020020082144A KR20020082144A KR100900243B1 KR 100900243 B1 KR100900243 B1 KR 100900243B1 KR 1020020082144 A KR1020020082144 A KR 1020020082144A KR 20020082144 A KR20020082144 A KR 20020082144A KR 100900243 B1 KR100900243 B1 KR 100900243B1
Authority
KR
South Korea
Prior art keywords
forming
bit line
material layer
csp
pattern
Prior art date
Application number
KR1020020082144A
Other languages
English (en)
Other versions
KR20040055459A (ko
Inventor
이창석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020082144A priority Critical patent/KR100900243B1/ko
Publication of KR20040055459A publication Critical patent/KR20040055459A/ko
Application granted granted Critical
Publication of KR100900243B1 publication Critical patent/KR100900243B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체소자의 비트라인 형성방법을 개시하며, 개시된 본 발명에 따른 반도체소자의 비트라인 형성방법은, 반도체기판상에 층간절연막을 형성하는 단계; 상기 층간절연막상에 포토레지스트패턴을 형성하는 단계; 상기 포토레지스트패턴의 표면상에 CSP물질층 패턴을 형성하는 단계; 상기 CSP물질층패턴과 포토레지스트 패턴 및 층간절연막을 전면식각하여 상기 층간절연막내에 트렌치를 형성하는 단계; 및 상기 잔류 CSP 물질층 패턴과 포토레지스트패턴을 제거한후 상기 트렌치내에 비트라인을 형성하는 단계;를 포함하고, 트렌치 및 CSP(chemical swelling process)공정을 이용하여 초미세 비트라인을 형성하므로써 소자의 고집적화에 적합하고, 기존에 요구되었던 BPSG 플로우 공정, 하드마스크 증착, 반사방지막 증착, 하드마스크 식각공정등이 생략되므로 인해 공정을 단순화시킬 수 있으며, 기존의 비트라인 쓰러짐 현상을 방지할 수 있는 것이다.

Description

반도체소자의 비트라인 형성방법{Method for forming bit line of semiconductor device}
도 1a 내지 도 1d는 종래기술에 따른 반도체소자의 비트라인 형성방법을 설명하기 위한 공정단면도,
도 2a 내지 도 2h는 본 발명에 따른 반도체소자의 비트라인 형성방법을 설명하기 위한 공정단면도.
[도면부호의설명]
31 : 반도체기판 33 : BPSG 박막
35 : 포토레지스트패턴 37 : CSP 물질층
39 : 트렌치 41 : 텅스텐층
41a : 비트라인 43 : 절연물질층
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 배선 형성을 위한 트렌치 형성 및 CSP(chemical swelling process)를 이용하여 초미세 비트라인을 형성하므로써 소자의 고집적화에 적합한 반도체소자의 비트라인 형성방 법에 관한 것이다.
기존의 비트라인 형성방법에 대해 도 1a 및 도 1d를 참조하여 설명하면 다음과 같다.
도 1a 및 도 1d는 종래기술에 따른 반도체소자의 비트라인 형성방법을 설명하기 위한 공정단면도이다.
기존의 비트라인 형성방법은, 도 1a에 도시된 바와같이, 반도체기판(11)상에 층간절연막으로 BPSG 박막(13)을 증착한후 이를 플로우(flow)시키고 이어 비트라인 글루층(glue layer)(15)을 증착한다.
그다음, 도 1b에 도시된 바와같이, 비트라인으로 사용하기 위해 상기 비트라인 글루층(15)상에 텅스텐층(17)을 증착한후 그 위에 비트라인 하드마스크층(19)을 증착한다.
이어서, 도 1c에 도시된 바와같이, 상기 하드마스크층(19)상에 비트라인 반사방지층(ARC; anti reflective coating)(21)을 증착한후 그 위에 비트라인 형성용 마스크패턴(23)을 형성한다.
그다음, 도 1d에 도시된 바와같이, 상기 마스크패턴(23)을 통해 상기 하드마스크층(19)과 비트라인용 텅스텐층(17)을 순차적으로 식각한후 상기 마스크패턴(23)을 제거하여 비트라인(17a)을 형성한다.
그러나, 상기와 같은 종래기술에 의하면, 층간절연막인 BPSG의 플로우공정 및 반사방지막 형성공정은 비트라인 형성용 포토 마스크인 마스크패턴 작업시에 노 광된 빛이 하부층의 단차에 의한 노광빛의 난반사와 텅스텐에 의한 빛의 반사를 방지하여 포토공정을 통한 패터닝시에 노치(notch), 씨닝(thining)을 방지하기 위한 추가된 공정이다.
하드마스크 증착은 비트라인 형성을 위한 포토마스크 패터닝시에 해상력 향상 즉, 얇은 비트라인 형성을 위해 미세 포토마스크패턴(즉, 포토레지스트패턴)을 형성하기 위해 얇은 포토레지스트 두께를 사용하기 때문에 식각공정시 플라즈마의 마스킹 역할을 하지 못하므로써 추가되는 공정이며 이에 따른 식각공정에서 하드마스크 식각공정도 추가된다.
따라서, 비트라인 형성시에 플로우공정 및 반사방지막 형성공정 그리고 하드마스크 식각공정등이 추가되므로 인해 반도체소자의 제조공정이 복잡해지는 문제점이 있다.
또한, 포토마스크패턴을 미세화하기 때문에 현상후 세정과정에서 패턴 쓰러짐(collapse)이 발생하여 수율저하의 원인이 된다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 트렌치 및 CSP(chemical swelling process)공정을 이용하여 초미세 비트라인을 형성하므로써 소자의 고집적화에 적합한 반도체소자의 비트라인 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명의 다른 목적은, 기존에 요구되었던 BPSG 플로우 공정, 하드마스크 증착, 반사방지막 증착, 하드마스크 식각공정등이 생략되므로 인해 공정을 단순화시킬 수 있는 반도체소자의 비트라인 형성방법을 제공함에 있다.
그리고, 본 발명의 또다른 목적은, 트렌치가 형성된 층간절연막을 이용하여 기존의 비트라인 쓰러짐 현상을 방지하여 수율을 향상시킬 수 있는 반도체소자의 비트라인 형성방법을 제공함에 있다.
한편, 본 발명의 또다른 목적은, 금속막위에서 포토마스크 공정작업이 진행되지 않으므로 비트라인 노치(notch), 씨닝(thining)이 방지되어 정확한 최종 비트라인을 형성할 수 있는 반도체소자의 비트라인 형성방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 비트라인 형성방법 은, 반도체기판상에 층간절연막을 형성하는 단계; 상기 층간절연막상에 포토레지스트패턴을 형성하는 단계; 상기 포토레지스트패턴의 표면상에 CSP물질층패턴을 형성하는 단계; 상기 CSP물질층패턴과 포토레지스트패턴 및 층간절연막을 전면식각하여 상기 층간절연막내에 트렌치를 형성하는 단계; 및 상기 잔류 CSP물질층패턴과 포토레지스트패턴을 제거한후 상기 트렌치내에 비트라인을 형성하는 단계;를 포함하며, 상기 CSP물질층패턴을 형성하는 단계는, 상기 포토레지스트패턴 및 층간절연막상에 CSP물질층을 증착하는 공정과, 상기 CSP물질층을 100℃의 온도에서 80초 동안 베이킹처리하는 공정과, 상기 베이킹 처리된 CSP물질층을 린스처리하는 공정을 포함하는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 비트라인 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2h는 본 발명에 따른 반도체소자의 비트라인 형성방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 비트라인 형성방법은, 도 2a에 도시된 바와같 이, 먼저 반도체기판(31)상에 층간절연막으로 BPSG 박막(33)을 증착한후 그 위에 기존 I-라인장비를 이용하여 비트라인 형성을 위한 스페이스형 포토마스크패턴(350을 형성한다. 이때, 상기 포토마스크패턴(35)을 구성하는 포토레지스트의 두께는 약 0.7 μm 정도로 하여 I-라인 장비의 해상력을 최대한 높이며, 트렌치형 스페이스 즉 트렌치 폭은 약 0.3 μm 정도로 한다.
그다음, 도 2b에 도시된 바와같이, 얇은 비트라인을 형성하기 위한 방법으로 상기 포토레지스트패턴(35)을 미세화하기 위해 CSP(chemical swelling process)를 실시하여 상기 전체 구조의 상면에 약 0.5 μm 정도의 두께로 CSP 물질층(37)을 형성한다. 이때, 최종 0.1 μm 정도의 패턴 사이즈를 위해 약 100℃ 정도의 온도에서 80초 정도동안 가열한다.
이어서, 도 2c에 도시된 바와같이, 가열한후 DI 워터(water)로 린스(rinse)하여 CSP물질층(37)을 상기 포토레지스트패턴(35)의 표면에만 잔류시킨다. 이때, 위에서와 같이 상기 CSP물질층(37)을 린스하게 되면, 포토레지스트의 수소기(H+)와 CSP물질이 결합하여 즉, 포토레지스트가 있는 부분만 CSP물질이 잔존하여 상기와 같은 모양, 즉, CSP물질층패턴(37a)이 형성된다.
그다음, 도 2d에 도시된 바와같이, 상기 잔류하는 CSP 물질층패턴(37a)과 포토레지스트패턴(35) 및 BPSG 박막(33)을 전면식각하여 상기 BPSG 박막(33)내에 비트라인 형성용 트렌치(39)를 형성한다. 이때, 상기 포토레지스트패턴(35)의 두께가 0.7μm 정도밖에 되지 않기 때문에 식각시 충분한 마스크 역할을 하지 못하지만 상 기 CSP 물질의 0.1 μm가 더해져 최종 두께가 0.8 μm가 되므로 충분한 마스크 역할을 하게 된다.
이어서, 도 2e에 도시된 바와같이, 잔류하는 CSP 물질층(37b)과 포토레지스트패턴(35a)을 제거한후 트렌치(39)를 포함한 BPSG 박막(33)상에 비트라인을 형성하기 위해 텅스텐층(41)을 증착한다.
그다음, 도 2f에 도시된 바와같이, 블랭킷 식각을 통해 상기 텅스텐층(41)을 일정두께, 상기 BPSG 박막(33)상면까지만 제거하여 비트라인(41a)을 형성한다. 이때, 상기 BPSG 박막(33)은 기존 비트라인의 쓰러짐을 방지해 주는 역할을 한다.
이어서, 이후에 금속배선 형성을 위한 절연물질층으로 SOG 등의 절연물질층(43)을 상기 비트라인(41a)과 BPSG 박막(33)상에 증착한다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 비트라인 형성방법에 의하면, 얇은 비트라인 형성으로 인하여 반도체소자의 고집적화 구현이 가능하게 된다.
또한, 기존 노광기(i-라인)을 그대로 사용하므로 인해 투자비용 및 생산비용이 감소되어 원가 경쟁력이 향상된다.
그리고, 기존에 요구되었던 BPSG 플로우 공정, 하드마스크 증착, 반사방지막 증착, 하드마스크 식각공정등이 생략되므로 인해 공정이 단순화되는 잇점이 있다.
더욱이, 기존에 비트라인이 쓰러지는 현상이 발생되었으나 본 발명에서는 BPSG박막이 비트라인을 지지해 주므로써 쓰러짐 현상이 방지되어 수율향상이 기대 된다.
한편, 금속막위에서 포토마스크 공정작업이 진행되지 않으므로 비트라인 노치(notch), 씨닝(thining)이 방지되어 정확한 최종 비트라인을 형성할 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (6)

  1. 반도체기판상에 층간절연막을 형성하는 단계;
    상기 층간절연막상에 포토레지스트패턴을 형성하는 단계;
    상기 포토레지스트패턴의 표면상에 CSP(chemical swelling process)물질층패턴을 형성하는 단계;
    상기 CSP물질층패턴과 포토레지스트패턴 및 층간절연막을 전면식각하여 상기 층간절연막내에 트렌치를 형성하는 단계; 및
    상기 잔류 CSP물질층패턴과 포토레지스트패턴을 제거한후 상기 트렌치내에 비트라인을 형성하는 단계;
    를 포함하며,
    상기 CSP물질층패턴을 형성하는 단계는,
    상기 포토레지스트패턴 및 층간절연막상에 CSP물질층을 증착하는 공정과,
    상기 CSP물질층을 100℃의 온도에서 80초 동안 베이킹처리하는 공정과,
    상기 베이킹 처리된 CSP물질층을 린스처리하는 공정,
    을 포함하는 것을 특징으로하는 반도체소자의 비트라인 형성방법.
  2. 삭제
  3. 제1항에 있어서, 상기 CSP물질층은 0.5μm 두께로 증착하는 것을 특징으로하는 반도체소자의 비트라인 형성방법.
  4. 제3항에 있어서, 상기 CSP물질층은 베이킹 및 린스 공정 후, 0.1μm 두께가 잔류하는 것을 특징으로하는 반도체소자의 비트라인 형성방법.
  5. 삭제
  6. 제1항에 있어서, 상기 비트라인을 형성하는 단계 후,
    상기 비트라인이 형성된 전체 구조의 상면에 절연물질층을 형성하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 비트라인 형성방법.
KR1020020082144A 2002-12-21 2002-12-21 반도체소자의 비트라인 형성방법 KR100900243B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020082144A KR100900243B1 (ko) 2002-12-21 2002-12-21 반도체소자의 비트라인 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020082144A KR100900243B1 (ko) 2002-12-21 2002-12-21 반도체소자의 비트라인 형성방법

Publications (2)

Publication Number Publication Date
KR20040055459A KR20040055459A (ko) 2004-06-26
KR100900243B1 true KR100900243B1 (ko) 2009-06-02

Family

ID=37348132

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020082144A KR100900243B1 (ko) 2002-12-21 2002-12-21 반도체소자의 비트라인 형성방법

Country Status (1)

Country Link
KR (1) KR100900243B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7892982B2 (en) 2006-03-06 2011-02-22 Samsung Electronics Co., Ltd. Method for forming fine patterns of a semiconductor device using a double patterning process
US7998874B2 (en) 2006-03-06 2011-08-16 Samsung Electronics Co., Ltd. Method for forming hard mask patterns having a fine pitch and method for forming a semiconductor device using the same
KR100762245B1 (ko) * 2006-09-29 2007-10-01 주식회사 하이닉스반도체 포토마스크의 패턴 결함 수정 방법
KR100817088B1 (ko) 2007-02-16 2008-03-26 삼성전자주식회사 다마신 공정을 이용한 반도체 소자의 미세 금속 배선 패턴형성 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010005190A (ko) * 1999-06-30 2001-01-15 김영환 화학적 팽창 공정을 이용한 반도체소자의 금속배선 형성을 위한 대머신 구조 형성방법
KR20010060813A (ko) * 1999-12-28 2001-07-07 박종섭 반도체 소자의 소자분리방법
KR20020002172A (ko) * 2000-06-29 2002-01-09 박종섭 반도체 소자의 캐패시터 제조방법
KR20040008651A (ko) * 2002-07-19 2004-01-31 주식회사 하이닉스반도체 반도체 소자의 초미세 콘택홀 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010005190A (ko) * 1999-06-30 2001-01-15 김영환 화학적 팽창 공정을 이용한 반도체소자의 금속배선 형성을 위한 대머신 구조 형성방법
KR20010060813A (ko) * 1999-12-28 2001-07-07 박종섭 반도체 소자의 소자분리방법
KR20020002172A (ko) * 2000-06-29 2002-01-09 박종섭 반도체 소자의 캐패시터 제조방법
KR20040008651A (ko) * 2002-07-19 2004-01-31 주식회사 하이닉스반도체 반도체 소자의 초미세 콘택홀 형성방법

Also Published As

Publication number Publication date
KR20040055459A (ko) 2004-06-26

Similar Documents

Publication Publication Date Title
KR20000044928A (ko) 반도체 소자의 트랜치 형성 방법
US8309462B1 (en) Double spacer quadruple patterning with self-connected hook-up
JPH09237777A (ja) 上部層の一部を除去する中間層リソグラフィ法
CN109950140B (zh) 一种自对准双层图形的形成方法
KR930001956B1 (ko) 미세패턴의 형성방법
KR100900243B1 (ko) 반도체소자의 비트라인 형성방법
KR101046747B1 (ko) 반도체 소자의 미세패턴 형성방법
US6613680B2 (en) Method of manufacturing a semiconductor device
KR100632422B1 (ko) 반도체 기판내에 구조를 형성하는 방법
KR100309133B1 (ko) 반도체 소자의 금속배선 형성방법
KR100333726B1 (ko) 반도체소자제조방법
KR100262532B1 (ko) 반도체 소자의 폴리실리콘 패턴 형성 방법
KR100912958B1 (ko) 반도체 소자의 미세 패턴 제조 방법
KR101161797B1 (ko) 반도체 소자의 미세패턴 형성방법
KR100265835B1 (ko) 반도체소자의금속배선형성방법
KR100685618B1 (ko) 반도체 소자의 제조 방법
KR970006933B1 (ko) 반도체 소자의 도전층 제조방법
KR100575871B1 (ko) 반도체소자의 금속배선콘택 형성방법
KR100447977B1 (ko) 듀얼 다마신 공정을 이용한 반도체 소자의 금속 배선 형성방법
KR100379530B1 (ko) 반도체 소자의 듀얼 다마신 형성방법
KR20070021506A (ko) 반도체 소자의 제조방법
KR100296132B1 (ko) 대머신 방법을 이용한 반도체 소자의 금속배선 형성 방법
KR100638743B1 (ko) 캐패시터의 제조 방법
KR20040001845A (ko) 반도체소자의 패턴 형성방법
US20040029394A1 (en) Method and structure for preventing wafer edge defocus

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee