KR20040057496A - Method of manufacturing semiconductor device having tungsten silicide wiring layer - Google Patents
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Abstract
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 텅스텐실리사이드(WSix)층을 포함하는 배선층을 형성하는 데 있어서 반사방지막으로서 PE-SiON막을 사용하는 반도체 소자 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing method, and more particularly to a semiconductor device manufacturing method using a PE-SiON film as an antireflection film in forming a wiring layer including a tungsten silicide (WSi x ) layer.
반도체 소자가 고집적화되어 감에 따라 게이트 전극의 선폭 및 콘택 사이즈가 작아지고, 게이트 전극의 저항 및 콘택 저항이 커지는 문제가 발생하게 되었다. 그에 따라, 최근에는 고집적화된 소자 제조시 게이트 전극의 저항을 낮추어 전류 구동 능력을 크게 하고, 콘택 저항을 낮추기 위하여 샐리사이드(salicide) 공정을 채용하고 있다. 샐리사이드 공정은 폴리실리콘으로 이루어지는 게이트 상부 또는 비트 라인 상부에 고융점 금속인 W, Ti, Co 등을 증착하고, 짧은 시간 동안 열처리하여 폴리실리콘과 W 또는 Ti, Co 등의 결합으로 접촉 계면 저항과 시트(sheet) 저항을 동시에 작게 하는 기술이다.As the semiconductor devices become more integrated, the line width and contact size of the gate electrode become smaller and the resistance and contact resistance of the gate electrode become larger. Accordingly, in recent years, a salicide process has been adopted to reduce the resistance of the gate electrode to increase the current driving capability and to lower the contact resistance in manufacturing a highly integrated device. In the salicide process, high melting point metals such as W, Ti, Co, etc. are deposited on a gate or a bit line made of polysilicon, and heat-treated for a short time, thereby contacting polysilicon with W, Ti, Co, etc. It is a technique for reducing sheet resistance at the same time.
최근에는, 상기 기술을 적용하여 게이트 전극이나 비트 라인을 형성하고자 할 경우, 샐리사이드 공정 결과 만들어진 실리사이드막상에 반사방지막 (anti-reflective layer)을 별도로 더 형성한 후 식각 공정을 행하는 방식으로 공정을 진행하고 있다. 이와 같이, 실리사이드막상에 별도의 반사방지막을 형성하면 막질 패터닝을 위한 포토리소그래피 공정을 진행할 때 UV광이 폴리실리콘막의 표면에서 난반사되는 것이 방지되어 원하는 형상의 미세 패턴을 형성할 수 있다. 실리사이드막으로서 WSix막이 사용되는 경우에는 반사방지막으로서 PE-SiON막을 이용한다.Recently, in order to form a gate electrode or a bit line by applying the above technique, an anti-reflective layer is additionally formed on the silicide layer formed as a result of the salicide process, and then the etching process is performed. Doing. As such, when a separate anti-reflection film is formed on the silicide film, UV light is prevented from being diffusely reflected on the surface of the polysilicon film during the photolithography process for film patterning, thereby forming a fine pattern having a desired shape. When a WSi x film is used as the silicide film, a PE-SiON film is used as the antireflection film.
특히 SRAM의 경우에는, DRAM과는 달리 콘택이 활성 영역의 위 및 게이트 전극의 위에서 동시에 형성된다. 이 경우, 상기 활성 영역 및 게이트 전극 각각의 상면을 노출시키는 콘택홀을 형성하기 위한 식각 공정시 게이트 전극의 상면에서 리세스(recess) 현상이 발생하기 쉽다. 이와 같은 게이트 전극 상면에서의 리세스 현상 발생을 줄이기 위하여 식각 저지층을 형성하여야 하며, 상기 식각 저지층으로서 하드 마스크인 PE-SiON막을 사용한다.In the case of SRAMs, in particular, unlike DRAM, contacts are formed simultaneously over the active region and over the gate electrode. In this case, a recess phenomenon is likely to occur in the upper surface of the gate electrode during the etching process for forming the contact hole exposing the upper surface of each of the active region and the gate electrode. In order to reduce the occurrence of the recess phenomenon on the upper surface of the gate electrode, an etch stop layer should be formed. As the etch stop layer, a hard mask PE-SiON film is used.
도 1 및 도 2는 종래 기술에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도들로서, WSix막을 포함하는 게이트 전극을 형성하는 공정을 예시한 것이다.1 and 2 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the related art, and illustrate a process of forming a gate electrode including a WSi x film.
도 1을 참조하면, 반도체 기판(10)상에 게이트 절연막(10), 폴리실리콘막(22) 및 WSix막(24)을 차례로 형성하고, 상기 WSix막(24) 위에 PE-SiON막을 형성한 후 이를 패터닝하여 하드 마스크로 사용될 반사방지막 패턴(30)을 형성한다.Referring to FIG. 1, a gate insulating film 10, a polysilicon film 22, and a WSi x film 24 are sequentially formed on a semiconductor substrate 10, and a PE-SiON film is formed on the WSi x film 24. After that, it is patterned to form an anti-reflection film pattern 30 to be used as a hard mask.
도 2를 참조하면, 상기 WSix막(24) 및 폴리실리콘막(22)을 식각하는 데 필요한 통상의 식각 가스(40)를 사용하여 메인에칭 공정 및 오버에칭 공정을 행하여, WSix막 패턴(24a) 및 폴리실리콘막 패턴(22a)을 각각 형성한다. 여기서, 상기 메인에칭 공정에서는 예를 들면 SF6/Cl2혼합 가스를 사용하거나 비교적 높은 RF 파워를 인가하는 경우에는 O2/Cl2혼합 가스를 사용하고, 상기 오버에칭 공정에서는 O2/Cl2혼합 가스를 사용하면서 비교적 낮은 RF 파워를 인가한다. 예를 들면, 상기 메인에칭 공정에서 상기 식각 가스(40)로서 SF6/Cl2혼합 가스를 사용하는 경우 EPD (end point detection) 방식으로 식각 시간을 제어하며, 이 때 EPD 시간은 일정하므로,메인에칭 시간 동안 상기 WSix막 패턴(24a)의 위에 형성된 반사방지막 패턴(30)이 제거되는 양은 일정하게 된다.Referring to FIG. 2, a main etching process and an overetching process are performed using a conventional etching gas 40 required to etch the WSi x film 24 and the polysilicon film 22 to form a WSi x film pattern ( 24a) and polysilicon film pattern 22a are formed, respectively. In the main etching process, for example, an SF 6 / Cl 2 mixed gas is used, or when a relatively high RF power is applied, an O 2 / Cl 2 mixed gas is used, and in the overetching process, O 2 / Cl 2 is used. A relatively low RF power is applied while using a mixed gas. For example, when the SF 6 / Cl 2 mixed gas is used as the etching gas 40 in the main etching process, the etching time is controlled by an end point detection (EPD) method, and the EPD time is constant. The amount of the anti-reflection film pattern 30 formed on the WSi x film pattern 24a during the etching time is removed is constant.
그러나, 상기 반사 방지막 패턴(30) 형성을 위한 증착 공정시 증착 설비에 따라 증착율이 달라질 수 있고, 또한, 도 2의 에칭 공정시 에칭 설비 상태에 따라 식각율 차이가 발생하게 된다. 그 결과, 상기 에칭 공정 후 상기 WSix막 패턴(24a)의 위에 남아 있는 잔량의 반사방지막 패턴(30a) 두께는 로트(lot)마다 달라지게 된다. 상기 잔량의 반사방지막 패턴(30a) 두께가 기준 두께보다 두꺼운 경우, 상기 WSix막 패턴(24a)과 접속될 콘택 형성을 위한 콘택홀을 형성할 때 상기 WSix막 패턴(24a) 위에서 잔량의 반사방지막 패턴(30a)이 완전히 제거되지 않아 "낫 오픈 (not open)" 결함이 발생되는 문제가 있다.However, the deposition rate may vary depending on the deposition equipment during the deposition process for forming the anti-reflection film pattern 30, and the etching rate difference may occur according to the etching facilities during the etching process of FIG. 2. As a result, the remaining amount of the anti-reflection film pattern 30a remaining on the WSi x film pattern 24a after the etching process may vary from lot to lot. The remaining amount of the anti-reflection film pattern (30a) when the thickness is thicker than the reference thickness, the WSi x film pattern (24a) and when forming the contact hole for the contact formation to be connected with the WSi x film reflecting the remaining amount on the pattern (24a) There is a problem in that the barrier pattern 30a is not completely removed and a "not open" defect is generated.
본 발명의 목적은 상기한 바와 같은 종래 기술에서의 문제점을 해결하고자 하는 것으로, WSix층을 포함하는 배선 패턴을 형성하는 데 있어서 반사방지막으로서 PE-SiON막을 사용할 때, 후속 공정에서 상기 배선 패턴과 연결되는 콘택 형성 공정시 상기 배선 패턴 위에서 "낫 오픈" 결함이 발생되지 않도록 상기 반사방지막 두께를 효과적으로 제어할 수 있는 반도체 소자 제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to solve the problems in the prior art as described above, when using a PE-SiON film as an antireflection film in forming a wiring pattern comprising a WSi x layer, The present invention provides a method of manufacturing a semiconductor device capable of effectively controlling the thickness of the anti-reflection film so that a "knot open" defect does not occur on the wiring pattern during a contact forming process.
도 1 및 도 2는 종래 기술에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도들이다.1 and 2 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.
도 3 내지 도 7은 본 발명의 바람직한 실시예에 따른 반도체 소자 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.3 to 7 are cross-sectional views illustrating a semiconductor device manufacturing method according to a preferred embodiment of the present invention in order of a process.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100: 반도체 기판, 110: 게이트 절연막, 122: 폴리실리콘막, 122a: 폴리실리콘막 패턴, 124: 텅스텐 실리사이드막, 124a: 텅스텐 실리사이드막 패턴, 130: 반사방지막, 130a: 제1 두께의 반사방지막 패턴, 130b: 제2 두께의 반사방지막 패턴, 130c: 제3 두께의 반사방지막 패턴, 140: 포토레지스트 패턴, 150: 제1 식각 가스, 160: 제2 식각 가스.Reference Signs List 100: semiconductor substrate, 110: gate insulating film, 122: polysilicon film, 122a: polysilicon film pattern, 124: tungsten silicide film, 124a: tungsten silicide film pattern, 130: antireflection film, 130a: antireflection film pattern of first thickness 130b: antireflection film pattern of second thickness, 130c: antireflection film pattern of third thickness, 140: photoresist pattern, 150: first etching gas, 160: second etching gas.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자 제조 방법에서는 반도체 기판상에 텅스텐 실리사이드막을 포함하는 배선층을 형성한다. 상기 배선층위에 상기 배선층 상면을 일부 노출시키는 제1 두께의 반사방지막 패턴을 형성한다. 상기 텅스텐 실리사이드막 보다 상기 반사방지막 패턴에 대하여 더 높은 식각율을 제공하는 제1 식각 가스를 사용하여 상기 반사반지막 패턴을 부분적으로 식각하여 상기 제1 두께보다 더 낮은 제2 두께의 반사방지막 패턴을 상기 배선층 위에 형성한다. 상기 반사방지막 패턴 보다 상기 텅스텐 실리사이드막에 대하여 더 높은 식각율을 제공하는 제2 식각 가스를 사용하여 상기 배선층을 식각하여 배선 패턴을 형성하는 동시에 상기 배선 패턴 위에 상기 제2 두께보다 더 낮은 제3 두께의 반사방지막 패턴을 형성한다. 상기 배선층은 게이트 전극을 구성할 수 있다.In order to achieve the above object, in the semiconductor device manufacturing method according to the present invention, a wiring layer including a tungsten silicide film is formed on a semiconductor substrate. An antireflection film pattern having a first thickness that partially exposes an upper surface of the wiring layer is formed on the wiring layer. The anti-reflective film pattern having a second thickness lower than the first thickness is partially etched by partially etching the anti-reflective film pattern using a first etching gas that provides a higher etching rate with respect to the anti-reflective film pattern than the tungsten silicide film. It is formed on the wiring layer. Forming a wiring pattern by etching the wiring layer using a second etching gas that provides a higher etching rate with respect to the tungsten silicide layer than the anti-reflective coating pattern, and a third thickness lower than the second thickness on the wiring pattern. To form an antireflection film pattern. The wiring layer may constitute a gate electrode.
바람직하게는, 상기 배선층은 상기 반도체 기판 위에 형성된 폴리실리콘막과, 상기 폴리실리콘막 위에 형성된 상기 텅스텐 실리사이드막을 포함한다. 또한 바람직하게는, 상기 반사방지막 패턴은 PE-SiON막으로 이루어진다.Preferably, the wiring layer includes a polysilicon film formed on the semiconductor substrate and the tungsten silicide film formed on the polysilicon film. Also preferably, the anti-reflection film pattern is made of a PE-SiON film.
상기 제1 식각 가스는 CF4로 이루어지는 것이 바람직하다.The first etching gas is preferably made of CF 4 .
상기 제2 식각 가스는 SF6/Cl2혼합 가스 또는 O2/Cl2혼합 가스로 이루어질 수 있다. 예를 들면, 상기 제2 식각 가스를 사용하여 상기 배선층을 식각하는 단계는 SF6/Cl2혼합 가스를 사용하는 메인에칭 단계와, O2/Cl2혼합 가스를 사용하는 오버에칭 단계를 포함할 수 있다. 또는, 상기 제2 식각 가스를 사용하여 상기 배선층을 식각하는 단계는 O2/Cl2혼합 가스를 사용하는 메인에칭 단계와, O2/Cl2혼합 가스를 사용하는 오버에칭 단계를 포함할 수도 있다. 이 때, 상기 메인에칭 단계에서 인가되는 RF 파워는 상기 오버에칭 단계에서 인가되는 RF 파워보다 더 높다.The second etching gas may include an SF 6 / Cl 2 mixed gas or an O 2 / Cl 2 mixed gas. For example, etching the wiring layer using the second etching gas may include a main etching step using an SF 6 / Cl 2 mixed gas and an overetching step using an O 2 / Cl 2 mixed gas. Can be. Alternatively, the step of using the second etching gas etching the wiring layer may include a main etching step and over-etching step using O 2 / Cl 2 gas mixture using the O 2 / Cl 2 gas mixture . At this time, the RF power applied in the main etching step is higher than the RF power applied in the overetching step.
본 발명에 의하면, 텅스텐 실리사이드층을 포함하는 배선 패턴을 형성하는 데 있어서 반사방지막으로서 PE-SiON막을 사용할 때, 배선 패턴 위에 남는 잔량의 반사방지막 두께를 제어함으로써, 후속의 콘택 형성 공정시 배선 패턴 위에서 "낫 오픈" 결함이 발생될 염려가 없다.According to the present invention, when using a PE-SiON film as an antireflection film in forming a wiring pattern including a tungsten silicide layer, by controlling the remaining amount of the antireflection film remaining on the wiring pattern, the wiring pattern in the subsequent contact formation process is controlled. There is no fear of a "scythe open" fault.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.Next, a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.
다음에 예시하는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.The following exemplary embodiments can be modified in many different forms, and the scope of the present invention is not limited to the following exemplary embodiments. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. In the accompanying drawings, the size or thickness of the films or regions is exaggerated for clarity. In addition, when a film is described as "on" another film or substrate, the film may be directly on top of the other film, and a third other film may be interposed therebetween.
도 3 내지 도 7은 본 발명의 바람직한 실시예에 따른 반도체 소자 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 본 예에서는 배선 패턴으로서 게이트 패턴을 형성하는 경우를 예로 들어 설명한다.3 to 7 are cross-sectional views illustrating a semiconductor device manufacturing method according to a preferred embodiment of the present invention in order of a process. In this example, the case where the gate pattern is formed as the wiring pattern will be described as an example.
도 3을 참조하면, 반도체 기판(100)상에 게이트 절연막(110)을 형성하고, 그 위에 폴리실리콘막(122)과 텅스텐 실리사이드막(124)을 차례로 형성하여 폴리사이드 구조를 가지는 배선층을 형성한다.Referring to FIG. 3, a gate insulating layer 110 is formed on a semiconductor substrate 100, and a polysilicon layer 122 and a tungsten silicide layer 124 are sequentially formed thereon to form a wiring layer having a polyside structure. .
상기 배선층 위에 반사방지막(130)을 형성한다. 상기 반사 방지막(130)은PE-SiON막으로 이루어지는 것이 바람직하며, 예를 들면 약 800Å의 두께로 형성된다. 상기 반사방지막(130)을 원하는 형상으로 패터닝하기 위하여 상기 반사방지막(130) 위에 상기 반사 방지막(130)의 상면을 일부 노출시키는 포토레지스트 패턴(140)을 형성한다.An anti-reflection film 130 is formed on the wiring layer. The anti-reflection film 130 is preferably made of a PE-SiON film, for example, is formed to a thickness of about 800 kPa. In order to pattern the anti-reflection film 130 to a desired shape, a photoresist pattern 140 is formed on the anti-reflection film 130 to partially expose the top surface of the anti-reflection film 130.
도 4를 참조하면, 상기 포토레지스트 패턴(140)을 식각 마스크로 사용하여 상기 반사방지막(130)을 식각하여 상기 배선층 위에 상기 배선층의 텅스텐 실리사이드막(124) 상면을 일부 노출시키는 제1 두께의 반사방지막 패턴(130a)을 형성한다.Referring to FIG. 4, the anti-reflective layer 130 is etched using the photoresist pattern 140 as an etch mask to partially expose an upper surface of the tungsten silicide layer 124 of the interconnection layer. The prevention film pattern 130a is formed.
도 5를 참조하면, 애싱 및 스트립 공정을 통하여 상기 포토레지스트 패턴(140)을 제거한다.Referring to FIG. 5, the photoresist pattern 140 is removed through an ashing and stripping process.
도 6을 참조하면, 상기 텅스텐 실리사이드막(124) 보다 상기 반사방지막 패턴(130a)에 대하여 더 높은 식각율을 제공하는 제1 식각 가스(150)를 사용하여 상기 반사반지막 패턴(130a)을 부분적으로 건식 식각하여, 상기 제1 두께의 반사방지막 패턴(130a)보다 더 낮은 제2 두께의 반사방지막 패턴(130b)을 형성한다. 상기 제1 식각 가스(150)는 CF4로 이루어지는 것이 바람직하다. 상기 제1 식각 가스(150)는 상기 텅스텐 실리사이드막(124) 보다 상기 반사방지막 패턴(130a)에 대하여 더 높은 식각율을 제공하므로, 상기 제1 식각 가스(150)에 의한 식각 공정시 상기 텅스텐 실리사이드막(124)의 소모량은 매우 작고, 상기 반사방지막 패턴(130b)은 부분적으로 식각되어 그 두께가 상기 반사방지막 패턴(130a)보다 낮아진다.Referring to FIG. 6, the reflective ring layer pattern 130a is partially formed by using a first etching gas 150 that provides a higher etching rate with respect to the anti-reflection layer pattern 130a than the tungsten silicide layer 124. Dry etching to form a second anti-reflection film pattern 130b having a lower thickness than that of the first anti-reflection film pattern 130a. The first etching gas 150 is preferably made of CF 4 . Since the first etching gas 150 provides a higher etching rate with respect to the anti-reflection film pattern 130a than the tungsten silicide layer 124, the tungsten silicide during the etching process by the first etching gas 150. Consumption of the film 124 is very small, and the anti-reflection film pattern 130b is partially etched so that its thickness is lower than that of the anti-reflection film pattern 130a.
상기 반사방지막(130) 형성을 위한 증착 공정시 가변되는 공정 변수 또는 증착 설비 특성에 따라 증착율이 달라질 수 있으며, 따라서 상기 반사방지막(130) 또는 반사 방지막 패턴(130a)의 두께가 공정 진행 로트(lot) 단위로 달라질 수 있다. 따라서, 상기 제1 식각 가스(150)를 사용한 식각 공정시 진행되는 로트(lot)마다 상기 반사 방지막 패턴(30)의 식각량을 가변적으로 조절함으로써, 식각 후 얻어지는 반사방지막 패턴(130b)의 두께가 모든 로트에 대하여 균일하게 되도록 한다. 이 때, 로트 마다 다양한 두께를 가지는 상기 반사 방지막 패턴(130a)의 식각량을 조절하기 위하여 각 로트 마다 서로 다른 식각 시간을 부여할 수 있다.The deposition rate may vary depending on process variables or deposition equipment characteristics that are varied during the deposition process for forming the anti-reflection film 130. Therefore, the thickness of the anti-reflection film 130 or the anti-reflection film pattern 130a may be a process progress lot. ) Can vary. Therefore, by varying the etching amount of the anti-reflection film pattern 30 for each lot performed during the etching process using the first etching gas 150, the thickness of the anti-reflection film pattern 130b obtained after etching is increased. Ensure uniformity for all lots. In this case, in order to control the etching amount of the anti-reflection film pattern 130a having various thicknesses for each lot, different etching times may be provided for each lot.
도 7을 참조하면, 상기 제2 두께의 반사방지막 패턴(130b)을 하드 마스크로 사용하여 제2 식각 가스(160)를 이용한 건식 식각 방법에 의하여 텅스텐 실리사이드막(124) 및 폴리실리콘막(122)을 식각하여 폴리실리콘막 패턴(122a) 및 텅스텐 실리사이드막 패턴(124a)으로 이루어지는 배선 패턴을 형성한다. 상기 배선 패턴은 게이트 전극을 구성하게 된다. 이 때, 상기 제2 식각 가스(160)로서 상기 반사방지막 패턴(130b) 보다 상기 텅스텐 실리사이드막(124)에 대하여 더 높은 식각율을 제공하는 것을 사용한다. 그 결과, 상기 배선 패턴이 형성됨과 동시에 상기 배선 패턴 위에는 상기 제2 두께의 반사방지막 패턴(130b)보다 더 낮은 제3 두께의 반사방지막 패턴(130c)이 형성된다. 상기 반사방지막 패턴(130a)은 상기 제1 식각 가스(150)를 사용하여 제2 두께를 가지도록 일차적으로 그 두께가 제어된 후 다시 제2 식각 가스(160)를 사용한 식각 공정에서 그 두께의 일부가 소모되어, 결과적으로 모든 로트(lot)에 대하여 균일한 두께로 충분히 낮아진 제3 두께를 가지는 반사방지막 패턴(130c)이 형성된다. 예를 들면, 상기 반사방지막(130)을 800Å의 두께로 형성한 경우, 상기 반사방지막 패턴(130c)은 약 250Å으로 균일하게 낮아진 두께를 가지도록 할 수 있다.Referring to FIG. 7, the tungsten silicide layer 124 and the polysilicon layer 122 are formed by a dry etching method using the second etching gas 160 using the second anti-reflection layer pattern 130b as a hard mask. Etching to form a wiring pattern consisting of a polysilicon film pattern 122a and a tungsten silicide film pattern 124a. The wiring pattern constitutes a gate electrode. In this case, the second etching gas 160 may be used to provide a higher etching rate with respect to the tungsten silicide layer 124 than the anti-reflection layer pattern 130b. As a result, while forming the wiring pattern, an anti-reflection film pattern 130c having a third thickness lower than that of the second anti-reflection film pattern 130b is formed on the wiring pattern. The anti-reflection film pattern 130a is first controlled to have a second thickness by using the first etching gas 150, and then a part of the thickness of the anti-reflection film pattern 130a is used in the etching process using the second etching gas 160. Is consumed, and as a result, an antireflection film pattern 130c having a third thickness sufficiently lowered to a uniform thickness for all lots is formed. For example, when the anti-reflection film 130 is formed to have a thickness of 800 μs, the anti-reflection film pattern 130c may have a thickness uniformly lowered to about 250 μs.
상기 제2 식각 가스(160)로서, 예를 들면 SF6/Cl2혼합 가스 또는 O2/Cl2혼합 가스를 사용한다. 바람직하게는, 상기 제2 식각 가스(160)를 사용하여 상기 배선 패턴을 형성하는 공정은 메인에칭 단계와 오버에칭 단계로 나누어 진행된다. 일 예로서, 상기 제2 식각 가스(160)를 사용하여 상기 배선 패턴을 형성하는 공정은 SF6/Cl2혼합 가스를 사용하는 메인에칭 단계와, O2/Cl2혼합 가스를 사용하는 오버에칭 단계를 포함할 수 있다. 다른 예로서, 상기 제2 식각 가스(160)를 사용하여 배선 패턴을 형성하는 공정은 O2/Cl2혼합 가스를 사용하는 메인에칭 단계와, O2/Cl2혼합 가스를 사용하는 오버에칭 단계를 포함할 수 있다. 이 경우, 상기 메인에칭 단계에서 인가되는 RF 파워는 상기 오버에칭 단계에서 인가되는 RF 파워보다 더 높게 설정한다.As the second etching gas 160, for example, an SF 6 / Cl 2 mixed gas or an O 2 / Cl 2 mixed gas is used. Preferably, the process of forming the wiring pattern using the second etching gas 160 is divided into a main etching step and an over etching step. For example, the process of forming the wiring pattern using the second etching gas 160 may include a main etching step using an SF 6 / Cl 2 mixed gas, and an over etching using an O 2 / Cl 2 mixed gas. It may include a step. As another example, the process is over-etching step using a main etch step and, O 2 / Cl 2 gas mixture using the O 2 / Cl 2 gas mixture to form a wiring pattern by using the second etching gas 160 It may include. In this case, the RF power applied in the main etching step is set higher than the RF power applied in the overetching step.
상기한 바와 같이, 상기 반사방지막 패턴(130c)은 상기 제1 식각 가스(150)를 이용하여 그 두께가 1차적으로 제어된 후 상기 제2 식각 가스(160)를 이용한 배선 패턴 형성시 그 두께가 더욱 낮아지게 된다. 따라서, 후속 공정에서 상기 배선 패턴에 연결되는 콘택을 형성하고자 할 때, 상기 반사방지막 패턴(130c)의 두께가 충분히 낮아져 있으므로, 콘택홀 형성을 위한 식각 공정시 배선 패턴상의 콘택 영역에서 상기 반사방지막 패턴(130c)이 완전히 제거되어 "낫 오픈" 결함이 발생되지않는다.As described above, the thickness of the anti-reflection film pattern 130c is controlled when the wiring pattern is formed using the second etching gas 160 after its thickness is primarily controlled using the first etching gas 150. Even lower. Therefore, when forming a contact connected to the wiring pattern in a subsequent process, since the thickness of the anti-reflection film pattern 130c is sufficiently low, the anti-reflection film pattern in the contact region on the wiring pattern during the etching process for forming the contact hole 130c is completely removed so that a "knot open" fault does not occur.
본 발명에 따른 반도체 소자 제조 방법에서는 텅스텐 실리사이드막을 채용하는 배선 패턴을 형성하는 데 있어서, PE-SiON으로 이루어지는 반사방지막을 하드 마스크로 사용할 때, 후속의 콘택 형성시 "낫 오픈" 결함이 발생되는 것을 방지하기 위하여, 상기 배선 패턴 형성을 위한 식각 공정을 행하기 전에 상기 반사방지막의 두께를 제어하기 위한 식각 공정을 더 거친다. 즉, 텅스텐 실리사이드막 위에 반사방지막 패턴을 형성한 후, 상기 텅스텐 실리사이드막보다 상기 반사방지막 패턴에 대하여 더 높은 식각율을 제공하는 식각 가스를 사용하여 상기 반사반지막 패턴의 두께를 제어한다.In the method of manufacturing a semiconductor device according to the present invention, in forming a wiring pattern employing a tungsten silicide film, when using an anti-reflection film made of PE-SiON as a hard mask, a "knot open" defect occurs during subsequent contact formation. In order to prevent this, the etching process for controlling the thickness of the anti-reflection film is further performed before the etching process for forming the wiring pattern is performed. That is, after forming the anti-reflection film pattern on the tungsten silicide film, the thickness of the reflective ring film pattern is controlled by using an etching gas that provides a higher etching rate with respect to the anti-reflection film pattern than the tungsten silicide film.
따라서, 본 발명에 의하면 텅스텐 실리사이드층을 포함하는 배선 패턴을 형성하는 데 있어서 반사방지막으로서 PE-SiON막을 사용할 때, 배선 패턴 위에 남는 잔량의 반사방지막 두께를 제어함으로써, 후속의 콘택 형성 공정시 배선 패턴 위에서 "낫 오픈" 결함이 발생될 염려가 없다.Therefore, according to the present invention, when the PE-SiON film is used as the anti-reflection film in forming the wiring pattern including the tungsten silicide layer, the remaining amount of the anti-reflection film remaining on the wiring pattern is controlled so that the wiring pattern in the subsequent contact formation process. There is no fear of a "scythe open" fault above.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.The present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications can be made by those skilled in the art within the scope of the technical idea of the present invention. Do.
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| KR1020020084246A KR20040057496A (en) | 2002-12-26 | 2002-12-26 | Method of manufacturing semiconductor device having tungsten silicide wiring layer |
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| KR1020020084246A KR20040057496A (en) | 2002-12-26 | 2002-12-26 | Method of manufacturing semiconductor device having tungsten silicide wiring layer |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100606538B1 (en) * | 2004-12-22 | 2006-08-01 | 동부일렉트로닉스 주식회사 | Method of fabricating metal layer of semiconductor device |
-
2002
- 2002-12-26 KR KR1020020084246A patent/KR20040057496A/en not_active Application Discontinuation
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