KR20040057491A

KR20040057491A - 액정표시장치의 소오스 구동부에서 높은 슬루율을 갖는출력 버퍼

Info

Publication number: KR20040057491A
Application number: KR1020020084241A
Authority: KR
Inventors: 이승정; 김도윤; 최창휘; 박정태
Original assignee: 삼성전자주식회사
Priority date: 2002-12-26
Filing date: 2002-12-26
Publication date: 2004-07-02
Also published as: KR100486292B1

Abstract

액정표시장치의 소오스 구동부에서 높은 슬루율을 갖는 출력 버퍼가 개시된다. 본 발명에 따른 소오스 구동부에서 출력버퍼는 입력신호 및 궤환된 출력신호를 차동 입력하여 입력신호와 반전된 특성을 갖는 풀업(다운) 신호와, 입력신호를 차동 증폭한 제1제어신호를 발생하는 차동 증폭부, 소정의 바이어스 전압과 제1제어신호에 응답하여 구동되며, 제1제어신호에 반전된 특성을 갖는 제2제어신호를 생성하는 제어부 및 상기 풀업(다운) 신호와 제2제어신호에 응답하여 공급 전원 레벨로 충전 또는 접지 전원 레벨로 방전되면서 입력신호를 쫓는 출력 신호를 발생하는 출력부를 포함하는 것을 특징으로 하며, 쵸핑방법을 이용하여 출력 버퍼를 구성하더라도 높은 슬루율 특성을 얻을 수 있다.

Description

액정표시장치의 소오스 구동부에서 높은 슬루율을 갖는 출력 버퍼{Output buffer having high slew rate in source driver of liquid crystal display}

본 발명은 액정표시장치에 관한 것으로, 특히, 액정표시장치의 소오스 구동부에서 액정 패널의 부하 커패시터의 충전 또는 방전을 제어하는 신호를 출력하는 출력 버퍼에 관한 것이다.

일반적으로, 액정표시장치는 크게 액정 패널부과 구동부로 구분할 수 있다.

액정 패널부는 픽셀 전극 및 박막 트랜지스터가 매트릭스 형태로 배열되는 하측 유리 기판과 공통 전극 및 칼라 필터층으로 형성되는 상층 유리 기판 그리고, 상/하층 유리 기판 사이에 채워지는 액정층으로 구성된다.

구동부는 외부에서 입력되는 영상 신호를 처리하여 복합 동기신호를 출력하는 영상신호 처리부, 영상 신호 처리부에서 출력되는 복합 동기신호를 입력받아 수평 동기신호 및 수직 동기신호를 분리하여 출력하고 모드 선택 신호에 따라 타이밍을 제어하는 제어부, 제어부의 출력 신호에 의해 액정 패널부의 주사라인 및 신호라인에 순차적으로 구동 전압을 인가하는 게이트 드라이버 및 소오스 드라이버 등을 포함하여 구성된다.

이와 같이 구성되는 액정표시장치에서 소오스 드라이버의 각 채널간 오프셋은 액정표시장치의 특성에 매우 중요한 역할을 담당하고 있기 때문에 이를 줄이기 위한 방안이 현재 활발히 진행되고 있다. 한편, 소오스 드라이버에서 각 채널간 오프셋 유발은 소오스 구동부에 구성되는 출력 버퍼에 기인한다.

도 1은 액정표시장치를 개략적으로 나타내는 블록도이다.

도 1에 도시된 액정표시장치는 다수의 게이트 라인(GL)들과 다수의 소오스 라인(SL)들의 교차점에 다수의 화소를 갖는 액정 패널(30)과 액정 패널의 소오스 라인(SL)을 통하여 각각의 화소에 영상 신호를 제공하는 소오스 구동부(20)와 액정패널의 게이트 라인(GL)을 선택하여 다수의 화소들을 '온(ON)'시키는 게이트 구동부(10)를 포함하여 구성됨을 보인다. 이때 각 화소는 게이트가 게이트 라인(GL)과 연결되고 드레인이 소오스 라인(SL)과 연결된 다수의 박막 트랜지스터(TR), 박막 트랜지스터(TR)의 소오스와 각각 병렬 연결된 저장 커패시터(Cs) 및 액정 커패시터(Clc)로 구성된다.

도 2는 도 1에서 소오스 구동부를 개략적을 나타내는 블록도이다. 소오스 구동부로 입력되는 디지털 R,G,B 데이터는 쉬프트 레지스터(40)에서 출력되는 래치 인에이블 신호에 따라 각각의 픽셀 (3픽셀 = 1도트)에 대한 정보가 칼럼 라인별로 샘플링되어 래치부(50)에 래치된다. 데이터 래치부(60)는 래치부(50)에서 샘플링된디지털 R,G,B 데이터를 클럭신호(clk1)에 응답하여 입력하여 래치한다. D/A 변환기(70)는 데이터 래치부(60)에 저장된 디지털 R,G,B 데이터를 아날로그 R,G,B 데이터로 변환하고, 출력 버퍼(80)는 D/A 변환기(70)에서 아날로그 신호로 변환된 R,G,B 데이터에 해당되는 신호를 증폭하여 액정 패널의 데이터 라인으로 출력한다.

이 때, 종래의 출력 버퍼는 공급 전원(Vdd)에 의해 출력 버퍼로부터 출력 변동이 표시되고 일반 백색(Normally-White) 모드 액정에서 흑색 이미지(Black Image)를 표시할 경우 매 수평 주기마다 커먼(common) 전압(Vcom=Vdd/2)으로 인버전되어 양에서 음으로, 음에서 양으로 변화하기 때문에 큰 폭의 전압값을 필요로 한다.

한편, 전술된 바와 같이 출력 버퍼를 이루는 전압 폴로어(voltage follower) 증폭기에 의해 오프셋이 발생되어 출력 신호에 전압 편차가 생긴다. 이러한 전압 편차에 의해 다 출력 특성을 갖는 TFT LCD 패널에서 화면상에 줄무늬 현상을 발생시키는 등 화면의 품질 저하를 가져온다. 이와 같은 랜덤 오프셋을 줄이기 위한 방법 중 하나는 쵸핑 방법(Chopping Method)을 사용하고 고전압 파트(High Voltage part)와 저전압 파트(Low Voltage Part)를 구분하여 각각 다른 증폭기를 구동시키는 방법이다. 이 경우, 레일-투-레일(Rail-to Rail) 구조의 전압 폴로어를 사용하는 경우보다 면적 면에서 많은 이득을 볼 수는 있으나 슬루 율(slew rate) 측면에서 취약한 특성을 보인다. 여기서, 슬루 율은 출력신호가 입력신호를 얼마나 빠르게 쫓아가는가를 나타내는 수치이다.

도 3은 종래의 고전압 파트 전압 폴로어 출력 버퍼를 나타내는 회로도이며,도 4는 도 3에 도시된 출력 버퍼의 입력 신호(90) 및 출력 신호(92)를 각각 나타낸다.

도 3에 도시된 바와 같이, 일반 차등 증폭기(Normal Differential Amplifier)를 사용한 고전압 파트의 경우 출력신호(92)가 상승하는 풀업 동작에는 슬루 율에 이상이 없으나 하강하는 풀 다운 동작시에는 출력단의 엔-트랜지스터(N-TR) 게이트의 입력이 일정한 전압을 갖는 바이어스 전압(BIAS1)에 의해 제어된다. 이처럼, 일정한 전압을 갖는 바이어스 전압(BIAS1)에 의해서는 출력단(OUTPUT)에 연결되는 TFT-LCD 패널의 로드(load) 커패시터에 채워진 전하를 뽑아 내기에 능력이 미치지 못하여 출력신호(92)가 하강할 때의 슬루 율이 도 4에 도시된 바와 같이 작아진다.

도 5는 종래의 저전압 파트 전압 폴로어 출력 버퍼를 나타내는 회로도이며, 도 6은 도 5에 도시된 출력 버퍼의 입력 신호(94) 및 출력 신호(96)를 각각 나타낸다.

도 5에 도시된 저전압 파트의 경우도 마찬가지로, 도 6에 도시된 바와 같이 출력 신호(96)가 하강하는 풀다운 동작시에는 슬루 율에 이상이 없다. 그러나, 상승 동작시 풀업 동작을 하는 출력단(OUTPUT)의 피-트랜지스터(P-TR)의 게이트 입력이 일정한 전압을 갖는 바이어스 전압(BIAS1)으로 고정되어 있으며, 이로 인해 출력 신호(96)의 상승 동작에서 슬루 율이 도 6에 보인 바와 같이 작아지게 된다.

본 발명이 이루고자 하는 기술적 과제는 액정표시장치의 소오스 구동부에서높은 슬루 율을 갖는 출력 버퍼를 제공하는 데 있다.

도 1은 액정표시장치를 개략적으로 나타내는 블록도이다.

도 2는 도 1에서 소오스 구동부를 개략적을 나타내는 블록도이다.

도 3은 종래의 고전압 파트 전압 폴로어 출력 버퍼를 나타내는 회로도이다.

도 4는 도 3에 도시된 출력 버퍼의 입력 신호 및 출력 신호를 각각 나타낸다.

도 5는 종래의 저전압 파트 전압 폴로어 출력 버퍼를 나타내는 회로도이다.

도 6은 도 5에 도시된 출력 버퍼의 입력 신호 및 출력 신호를 각각 나타낸다.

도 7은 본 발명에 따른 소오스 구동부에서 높은 슬루 율을 갖는 출력 버퍼의 제1실시예를 나타내는 회로도이다.

도 8은 본 발명에 따른 소오스 구동부에서 높은 슬루 율을 갖는 출력 버퍼의 제2실시예를 나타내는 회로도이다.

도 9는 본 발명에 따른 소오스 구동부에서 높은 슬루 율을 갖는 출력 버퍼의 제3실시예를 나타내는 회로도이다.

도 10은 본 발명에 따른 소오스 구동부에서 높은 슬루 율을 갖는 출력 버퍼의 제4실시예를 나타내는 회로도이다.

도 11a 및 도 11b는 종래의 고전압 파트 출력 버퍼 및 저전압 파트 출력 버퍼에서 슬루율 특성을 나타내는 도면이다.

도 12a 및 도 12b는 본 발명에 따른 고전압 파트 출력 버퍼 및 저전압 파트 출력 버퍼에서 슬루율 특성을 각각 나타내는 도면이다.

도 13a 및 도 13b는 본 발명에 따른 고전압 파트 출력버퍼 및 저전압 파트 출력버퍼에서 AC 시뮬레이션하여 얻어지는 이득 및 위상 파형을 각각 나타낸다.

상기 과제를 이루기 위해, 본 발명에 따른 소오스 구동부에서 출력버퍼는 입력신호 및 궤환된 출력신호를 차동 입력하여 입력신호와 반전된 특성을 갖는 풀업(다운) 신호와, 입력신호를 차동 증폭한 제1제어신호를 발생하는 차동 증폭부, 소정의 바이어스 전압과 제1제어신호에 응답하여 구동되며, 제1제어신호에 반전된 특성을 갖는 제2제어신호를 생성하는 제어부 및 상기 풀업(다운) 신호와 제2제어신호에 응답하여 공급 전원 레벨로 충전 또는 접지 전원 레벨로 방전되면서 입력신호를 쫓는 출력 신호를 발생하는 출력부를 포함하는 것이 바람직하다.

상기 과제를 이루기 위해, 본 발명에 따른 소오스 구동부에서 출렵버퍼는 입력신호 및 궤환된 출력신호를 차동 입력하여 입력신호와 반전된 특성을 갖는 풀업(다운) 신호와, 입력신호를 차동 증폭한 제1제어신호를 발생하는 차동 증폭부, 제1제어신호를 반전하여 제2제어신호를 생성하는 인버터 및 풀업(다운) 신호와 제2제어신호에 응답하여 공급 전원 레벨로 충전 또는 접지 전원 레벨로 방전되면서 입력신호를 쫓는 상기 출력 신호를 발생하는 출력부를 포함하는 것이 바람직하다.

이하, 본 발명에 따른 액정표시장치의 소오스 구동부에서 높은 슬루 율을 갖는 출력 버퍼를 첨부한 도면들을 참조하여 다음과 같이 설명한다.

도 7은 본 발명에 따른 소오스 구동부에서 높은 슬루 율을 갖는 출력 버퍼의 제1실시예를 나타내는 회로도이다. 도 7에 도시된 본 발명에 따른 출력 버퍼는 전술된 바와 같이 쵸퍼 방식에서 고전압 파트의 출력 버퍼에 대한 것으로, 차동 증폭부(100), 제어부(110) 및 출력부(120)를 포함하여 구성된다.

도 7을 참조하여, 차동 증폭부(100)는 일반적인 차동 증폭기로 구성되며, 입력신호(INPUT) 및 궤환된 출력신호(OUTPUT)를 스위칭 신호(SW)와 반전된 스위칭 신호(SWB)에 응답하여 입력하고, 입력신호(INPUT)와 반전된 특성을 갖는 풀업 신호(PU)와, 입력신호(INPUT)를 스위칭 신호(SW)와 반전된 스위칭 신호(SWB)에 응답하여 차동 증폭한 제1제어신호(VHO1)를 발생한다.

제어부(110)는 소정의 전압레벨을 갖는 제1바이어스 전압(BIAS1)과 제1제어신호(VHO1)에 응답하여 구동되며, 제1제어신호(VHO1)에 반전된 특성을 갖는 제2제어신호(VHO2)를 생성한다. 바람직하게, 제어부(110)는 제1 및 제2제어 트랜지스터(IVP1,IVN1)를 포함하여 구성된다.

제1제어 트랜지스터(IVP1)는 공급전압(Vdd)이 소오스와 연결되어 있으며, 게이트로 입력되는 제1제어신호(VHO1)의 레벨에 응답하여 온되어 드레인으로 공급전압 레벨을 갖는 제2제어신호(VHO2)를 생성한다.

제2제어 트랜지스터(IVN1)는 제1제어 트랜지스터(IVP1)와 직렬연결되어 있으며 제1제어신호(VHO1)에 응답하여 제1제어트랜지스터(IVP1)가 오프되면, 게이트로 입력되는 소정의 전압을 갖는 바이어스전압(BIAS1)에 응답하여 온되어 소오스와 연결된 접지전압 레벨을 갖는 제2제어신호(VHO2)를 생성한다.

계속해서, 출력부(120)는 풀업 신호(PU)와 제2제어신호(VHO2)에 따라 구동되어 공급 전원(Vdd) 또는 접지 전원 레벨을 갖는 출력 신호(OUTPUT)를 발생한다. 구체적으로, 출력부(120)는 제1 및 제2출력 트랜지스터(P1, N1) 및 안정화커패시터(C1)를 포함하여 구성된다.

제1출력 트랜지스터(P1)는 게이트로 입력되는 풀업 신호(PU)에 응답하여 온/오프되면, 온되면 소오스와 연결된 공급전원의 레벨을 갖는 출력신호(OUTPUT)를 발생한다.

제2출력 트랜지스터(N1)는 제1출력 신호와 직렬 연결되어 있으며, 풀업 신호(PU)에 응답하여 제1출력 트랜지스터(P1)가 오프되면, 게이트로 입력되는 제2제어신호(VHO2)에 응답하여 온되어 소오스와 연결된 접지전압 레벨을 갖는 출력신호(OUTPUT)를 생성한다.

안정화 커패시터(C1)는 제1출력 트랜지스터(P1)의 게이트와 출력단자 사이에 연결되어 출력신호(PUTPUT)를 안정화시킨다.

이제, 도 7에 도시된 장치의 동작을 설명한다. 설명의 편의를 위해, 입력신호(INPUT)는 도 4에 도시된 입력신호(90)인 것으로 한다.

입력신호(INPUT)가 고 논리레벨이 되면, 풀업신호(PU)는 차등 증폭 동작에 의해 저 논리레벨이 되어 제1출력 트랜지스터(P1)를 온시킨다. 온된 제1출력 트랜지스터(P1)에 의해 출력신호(OUTPUT)는 고 논리레벨로 된다. 이러한 출력신호(OUTPUT)의 상승동작시 제1출력 트랜지스터(P1)의 게이트에 인가되는 풀업신호(PU)의 전압 레벨은 Vdd2-ΔV에서 Vdd2*2/3까지 변화하기 때문에 큰 VGSp1값을 가지므로 출력 단자(OUTPUT)에 연결되는 TFT LCD 패널의 로드를 구동하는데 무리가 없다.

입력신호(INPUT)가 저 논리레벨이 되면, 풀업 신호(PU)는 차동 증폭 동작에의해 고 논리레벨이 되며 제1제어신호(VHO1)는 저 논리레벨이 된다. 저 논리레벨의 제1제어신호(VHO1)에 의해 제1제어 트랜지스터(IVP1)는 온되어 제2제어신호(VHO2)가 고 논리레벨이 된다. 출력부(120)는 고 논리레벨의 풀업신호(PU)에 의해 제1출력 트랜지스터(P1)는 오프되며, 고 논리레벨의 제2제어신호(VHO2)에 의해 제2출력 트랜지스터(N1)가 온되어 저 논리레벨의 출력신호(OUTPUT)를 출력한다. 이러한 출력신호(OUTPUT)의 하강동작시 제2제어 트랜지스터(IVN1)의 게이트에 바이어스전압(BIAS1)이 연결되어 일정한 전류를 공급받으며 제1제어 트랜지스터(IVP1)의 전류 로드 역할을 한다. 그리고, 출력신호(OUTPUT)가 하강할 때 제1제어신호(VHO1)는 낮아지고, 제1제어 트랜지스터(IVP1)의 동작으로 제2제어신호(VHO2)의 전압 레벨은 올라가게 되어 하강하는 출력신호(OUTPUT)의 슬루 율 특성이 개선된다. 즉, 종래와 같이 출력신호(OUTPUT)의 하강 동작시 제2출력 트랜지스터(N2)의 게이트 전압이 바이어스 전압으로 고정되지 않고(도 3참조) 제1 및 제2제어 트랜지스터(IVP1,IVN1)에 의해 그 레벨이 조정되므로 슬루 율이 높아진다.

도 8은 본 발명에 따른 소오스 구동부에서 높은 슬루 율을 갖는 출력 버퍼의 제2실시예를 나타내는 회로도이다. 도 8에 도시된 본 발명에 따른 출력 버퍼는 전술된 바와 같이 쵸퍼 방식에서 저전압 파트의 출력 버퍼에 대한 것으로, 차동 증폭부(130), 제어부(140), 출력부(150)를 포함하여 구성된다.

도 8을 참조하여, 차동 증폭부(130)는 일반적인 차동 증폭기로 구성되며, 입력신호(INPUT) 및 궤환된 출력신호(OUTPUT)를 스위칭 신호(SW)와 반전된 스위칭 신호(SWB)에 응답하여 입력하고, 입력신호(INPUT)와 반전된 특성을 갖는 풀다운신호(PD)와, 궤환된 출력신호를 스위칭 신호(SW)와 반전된 스위칭 신호(SWB)에 응답하여 차동 증폭한 제3제어신호(VLO1)를 발생한다.

제어부(140)는 소정의 전압을 갖는 제2바이어스 전압(BIAS2)과 제3제어신호(VLO1)에 응답하여 구동되며, 제3제어신호(VLO1)에 반전된 특성을 갖는 제4제어신호(VLO2)를 생성한다. 바람직하게, 제어부(140)는 제3 및 제4제어 트랜지스터(IVP2,IVN2)를 포함하여 구성된다.

제3제어 트랜지스터(IVP2)는 제4제어 트랜지스터(IVN2)와 직렬연결되어 있으며 제3제어신호(VLO1)에 응답하여 제4제어 트랜지스터(IVN2)가 오프되면, 게이트로 입력되는 소정의 전압을 갖는 제2바이어스전압(BIAS2)에 응답하여 온되어 소오스와 연결된 공급전압 레벨을 갖는 제4제어신호(VLO2)를 생성한다.

제4제어 트랜지스터(IVN2)는 접지전압(Vdd)이 소오스와 연결되어 있으며, 게이트로 입력되는 제3제어신호(VLO1)의 레벨에 응답하여 온되어 드레인으로 접지전압 레벨을 갖는 제4제어신호(VLO2)를 생성한다.

계속해서, 출력부(150)는 풀다운 신호(PD)와 제4제어신호(VLO2)에 따라 구동되어 공급 전원(Vdd) 또는 접지 전원 레벨을 갖는 출력 신호(OUTPUT)를 발생한다. 구체적으로, 출력부(120)는 제3 및 제4출력 트랜지스터(P2, N2) 및 안정화 커패시터(C2)를 포함하여 구성된다.

제3출력 트랜지스터(P2)는 제4출력 트랜지스터(N2)와 직렬 연결되어 있으며, 풀다운 신호(PD)에 응답하여 제4출력 트랜지스터(N2)가 오프되면, 게이트로 입력되는 제4제어신호(VLO2)에 응답하여 온되어 소오스와 연결된 공급전압 레벨을 갖는출력신호(OUTPUT)를 생성한다.

제4출력 트랜지스터(N2)는 게이트로 입력되는 풀다운 신호(PD)에 응답하여 온/오프 제어되며, 풀다운 신호(PD)에 응답하여 온되면 소오스와 연결된 접지전원의 레벨을 갖는 출력신호(OUTPUT)를 발생한다.

안정화 커패시터(C2)는 제4출력 트랜지스터(N2)의 게이트와 출력단자 사이에 연결되어 출력신호(OUTPUT)를 안정화시킨다.

이제, 도 8에 도시된 장치의 동작을 설명한다. 설명의 편의를 위해, 입력신호(INPUT)는 도 6에 도시된 입력신호(94)인 것으로 한다.

입력신호(INPUT)가 저 논리레벨이 되면, 풀다운 신호(PD)는 차등 증폭 동작에 의해 고 논리레벨이 되어 제4출력 트랜지스터(N2)를 온시킨다. 온된 제4출력 트랜지스터(N2)에 의해 출력신호(OUTPUT)는 저 논리레벨로 된다. 이러한 출력신호(OUTPUT)의 하강동작시 제4출력 트랜지스터(N2)의 게이트에 인가되는 풀다운 신호(PD)에 의해 제4출력 트랜지스터(N2)의 VGSn2값은 충분히 크며, 따라서 출력 단자(OUTPUT)에 연결되는 TFT LCD 패널의 로드를 구동하는데 무리가 없다.

또한, 입력신호(INPUT)가 고 논리레벨이 되면, 풀다운 신호(PD)는 차동 증폭 동작에 의해 저 논리레벨이 되며 제3제어신호(VLO1)는 고 논리레벨이 된다. 고 논리레벨의 제3제어신호(VLO1)에 의해 제4제어 트랜지스터(IVN2)는 온되어 제4제어신호(VLO2)가 저 논리레벨이 된다. 출력부(150)는 저 논리레벨의 풀다운 신호(PD)에 의해 제3출력 트랜지스터(N2)는 오프되며, 저 논리레벨의 제4제어신호(VLO2)에 의해 제3출력 트랜지스터(P2)가 온되어 고 논리레벨의 출력신호(OUTPUT)를 출력한다.이러한 출력신호(OUTPUT)의 상승동작시 제3제어 트랜지스터(IVP2)의 게이트에 바이어스전압(BIAS2)이 연결되어 일정한 전류를 공급받으며 제3제어 트랜지스터(IVP2)의 전류 로드 역할을 한다. 그리고, 출력신호(OUTPUT)가 상승할 때 제3제어신호(VLO1)는 높아지고, 제4제어 트랜지스터(IVN2)의 동작으로 제4제어신호(VLO2)의 전압 레벨은 낮아지게 되어 상승하는 출력신호(OUTPUT)의 슬루 율의 특성이 개선된다. 즉, 종래와 같이 출력신호(OUTPUT)의 상승동작시 제3출력 트랜지스터(P2)의 게이트 전압이 소정의 바이어스 전압으로 고정되지 않고(도 5참조) 제3 및 제4제어 트랜지스터(IVP2,IVN2)에 의해 그 레벨이 조정되어 슬루 율이 높아지게 된다.

도 9는 본 발명에 따른 소오스 구동부에서 높은 슬루 율을 갖는 출력 버퍼의 제3실시예를 나타내는 회로도이다. 도 9에 도시된 본 발명에 따른 출력 버퍼는 전술된 바와 같이 쵸퍼 방식에서 고전압 파트의 출력 버퍼에 대한 것이며, 도 7에 도시된 출력 버퍼의 제어부(110)를 인버터(210)로 구현한 것이다. 한편, 도 9에 도시된 증폭부(200) 및 출력부(220)의 동작은 도 7을 참조하여 설명된 그 것들과 동일한 동작을 하므로, 여기서는 그 상세한 설명을 생략한다.

도 10은 본 발명에 따른 소오스 구동부에서 높은 슬루 율을 갖는 출력 버퍼의 제4실시예를 나타내는 회로도이다. 도 10에 도시된 본 발명에 따른 출력 버퍼는 전술된 바와 같이 쵸퍼 방식에서 저전압 파트의 출력 버퍼에 대한 것이며, 도 8에 도시된 출력 버퍼의 제어부(140)를 인버터(240)로 구현한 것이다. 한편, 도 10에 도시된 증폭부(230) 및 출력부(250)의 동작은 도 8을 참조하여 설명된 그 것들과동일한 동작을 하므로, 여기서는 그 상세한 설명을 생략한다.

이상에서 설명된 바와 같이, 본 발명에 따른 소오스 구동부의 고전압 파트에 대한 출력 버퍼의 경우 출력신호의 하강 동작시 일정한 바이어스 전압에 의해 제어되지 않고, 제어 트랜지스터들(IVP1, IVN1) 또는 인버터에 의해 전압 레벨을 제어함으로서, 구동 능력을 향상시킬 수 있다. 따라서, 출력신호(OUTPUT)의 하강 동작시 슬루 율 특성을 향상시킬 수 있다. 또한, 본 발명에 따른 소오스 구동부의 저전압 파트에 대한 출력 버퍼의 경우, 출력신호(OUTPUT)의 상승 동작시 일정한 바이어스 전압에 의해 제어되지 않고, 제어 트랜지스터들(IVP2, IVN2) 또는 인버터에 의해 전압 레벨을 제어함으로서, 구동 능력을 향상시킬 수 있으며, 따라서, 출력신호(OUTPUT)의 하강 동작시 슬루 율 특성을 향상시킬 수 있다.

도 11a 및 도 11b는 종래의 고전압 파트 출력 버퍼 및 저전압 파트 출력 버퍼에서 슬루율 특성을 나타내는 도면이다. 도 11a를 참조하면, 종래의 고전압 파트 출력 버퍼에서는 하강시 출력신호(OUT1)의 슬루율 특성이 상승시 출력신호(OUT1)의 슬루 율 특성보다 떨어짐을 보인다. 또한, 도 11b를 참조하면, 종래의 저전압 파트 출력 버퍼에서는 상승시 출력신호(OUT2)의 슬루율 특성이 하강시 출력신호(OUT2)의 슬루율 특성보다 떨어짐을 보인다.

도 12a 및 도 12b는 본 발명에 따른 고전압 파트 출력 버퍼 및 저전압 파트 출력 버퍼에서 슬루율 특성을 각각 나타내는 도면이다. 도 12a를 참조하면, 본 발명에 따른 고전압 파트 출력버퍼의 하강시 출력신호(OUT3)의 슬루율 특성이 도 11a에 도시된 하강시 출력신호(OUT3)의 슬루율 특성보다 향상됨을 보인다. 또한, 도12b를 참조하면, 본 발명에 따른 저전압 파트 출력버퍼의 상승시 출력신호(OUT4)의 슬루율 특성이 도 11b에 도시된 상승시 출력신호(OUT2)의 슬루율 특성보다 향상됨을 보인다.

도 13a 및 도 13b는 본 발명에 따른 고전압 파트 출력버퍼 및 저전압 파트 출력버퍼에서 AC 시뮬레이션하여 얻어지는 이득 및 위상 파형을 각각 나타낸다. 도 13a는 고전압 파트 증폭기에서 이득 파형(GAIN1) 및 위상 파형(PHASE1)을 나타낸다. 도 13a를 참조하면, 이득이 0일 때 위상은 약 -150°임을 보인다. 일반적으로, 이득이 0일 때 위상이 180°이상이 되면 발진이 일어난다. 따라서, 이득이 0일 때 위상은 180°미만이 되어야 출력신호가 안정하게 발생될 수 있다. 한편, 도 13a에서는 이득이 0일 때 위상이 약 -150°이므로 약 30°의 위상 마진을 얻을 수 있으며, 따라서 안정한 출력신호를 얻을 수 있다.

또한, 도 13b는 저전압 파트 출력 버퍼에서 이득 파형(GAIN2) 및 위상 파형(PHASE2)을 나타낸다. 도 13b에서도 마찬가지로 이득이 0일 때 위상은 약 -150°임을 보이며, 따라서 약 30°의 위상 마진을 얻을 수 있다. 따라서 저전압 파트 출력버퍼의 경우에도 안정한 출력신호를 얻을 수 있음을 알 수 있다.

이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이, 본 발명에 따른 액정표시장치의 소오스 구동부에서 출력버퍼에 따르면 출력신호의 하강 또는 상승 동작시 일정한 바이어스 전압에 의해 제어되지 않고, 제어 트랜지스터들 또는 인버터에 의해 전압 레벨을 제어함으로서, 구동 능력을 향상시킴으로서 슬루 율 특성을 향상시킬 수 있다. 따라서, 쵸핑방법을 이용하여 출력 버퍼를 구성하더라도 높은 슬루율 특성을 얻을 수 있다.

Claims

입력신호 및 궤환된 출력신호를 차동 입력하여 상기 입력신호와 반전된 특성을 갖는 풀업(다운) 신호와, 상기 입력신호를 차동 증폭한 제1제어신호를 발생하는 차동 증폭부;

소정의 바이어스 전압과 상기 제1제어신호에 응답하여 구동되며, 상기 제1제어신호에 반전된 특성을 갖는 제2제어신호를 생성하는 제어부; 및

상기 풀업(다운) 신호와 상기 제2제어신호에 응답하여 공급 전원 레벨로 충전 또는 접지 전원 레벨로 방전되면서 상기 입력신호를 쫓는 상기 출력 신호를 발생하는 출력부를 포함하는 것을 특징으로 하는 슬루율을 높이는 출력 버퍼.
제1항에 있어서, 상기 제어부는

상기 공급전압과 연결된 소오스, 상기 제1제어신호와 연결되는 게이트 및 상기 게이트로 입력되는 제1제어신호에 응답하여 온되면 상기 공급전압 레벨을 갖는 제2제어신호가 발생되는 드레인을 포함하는 제1제어 트랜지스터; 및

소정의 전압을 갖는 바이어스 전압과 연결되는 게이트, 상기 접지 전원과 연결된 소오스 및 상기 제1제어 트랜지스터의 드레인과 연결되는 드레인을 포함하며, 상기 제1제어신호에 응답하여 상기 제1제어 트랜지스터가 오프되면, 상기 바이어스전압에 의해 온되어 접지전압 레벨을 갖는 제2제어신호를 드레인을 통해 발생하는 제2제어 트랜지스터를 포함하는 것을 특징으로 하는 슬루율을 높이는 출력 버퍼.
제1항에 있어서, 상기 제어부는

접지전압과 연결된 소오스 및 상기 제1제어신호와 연결되는 게이트를 포함하며, 게이트로 입력되는 상기 제1제어신호의 레벨에 응답하여 온되어 드레인을 통해 소오스와 연결된 접지전압 레벨을 갖는 제2제어신호를 발생하는 제3제어 트랜지스터; 및

상기 제3제어 트랜지스터의 드레인과 연결되는 드레인, 상기 바이어스 전압과 연결되는 게이트 및 공급 전압과 연결된 소오스를 구비하고, 상기 제1제어신호에 응답하여 상기 제3제어 트랜지스터가 오프되면, 상기 바이어스 전압에 의해 온되어 소오스와 연결된 공급전압 레벨을 갖는 제2제어신호를 드레인을 통해 발생하는 제4제어 트랜지스터를 포함하는 것을 특징으로 하는 출력 버퍼.
제1항에 있어서, 상기 출력부는

상기 풀업 신호와 연결되는 게이트 및 상기 공급전원과 연결되는 소오스를 포함하며, 상기 풀업 신호에 응답하여 온되면 소오스와 연결된 공급전원의 레벨을 갖는 상기 출력신호를 드레인을 통해 발생하는 제1출력 트랜지스터; 및

상기 제1출력 트랜지스터의 드레인과 연결되는 드레인, 상기 제2제어신호와 연결된 게이트 및 접지전원과 연결된 소오스를 구비하며, 상기 풀업 신호에 응답하여 상기 제1출력 트랜지스터가 오프되면, 상기 제2제어신호에 의해 온되어 소오스와 연결된 접지전압 레벨을 갖는 상기 출력신호를 드레인을 통해 발생하는 제2출력 트랜지스터를 포함하는 것을 특징으로 하는 슬루율을 높이는 출력 버퍼.
제4항에 있어서, 상기 출력부는

상기 제1출력 트랜지스터의 게이트와 드레인 사이에 연결되어 상기 출력신호를 안정화시키는 안정화 커패시터를 더 구비하는 것을 특징으로 하는 슬루율을 높이는 출력 버퍼.
제1항에 있어서, 상기 출력부는

상기 풀다운 신호와 연결되는 게이트 및 접지전원과 연결되는 소오스를 구비하고, 상기 풀다운 신호에 응답하여 온되면 소오스와 연결된 접지전원의 레벨을 갖는 상기 출력신호를 드레인을 통해 발생하는 제3출력 트랜지스터; 및

상기 제3출력 트랜지스터의 드레인과 연결된 드레인, 상기 제2제어신호에 연결된 게이트 및 공급전압과 연결된 소오스를 구비하고, 상기 풀다운 신호에 응답하여 상기 제3출력 트랜지스터가 오프되면, 상기 제2제어신호에 응답하여 온되어 소오스와 연결된 공급전압 레벨을 갖는 상기 출력신호를 드레인을 통해 발생하는 제4출력 트랜지스터를 포함하는 것을 특징으로 하는 출력 버퍼.
제6항에 있어서, 상기 출력부는

상기 제3출력 트랜지스터의 게이트와 드레인 사이에 연결되어 출력신호를 안정화시키는 안정화 커패시터를 더 구비하는 것을 특징으로 하는 출력버퍼.
입력신호 및 궤환된 출력신호를 차동 입력하여 상기 입력신호와 반전된 특성을 갖는 풀업(다운) 신호와, 상기 입력신호를 차동 증폭한 제1제어신호를 발생하는 차동 증폭부;

상기 제1제어신호를 반전하여 제2제어신호를 생성하는 제1인버터; 및

상기 풀업(다운) 신호와 상기 제2제어신호에 응답하여 공급 전원 레벨로 충전 또는 접지 전원 레벨로 방전되면서 상기 입력신호를 쫓는 상기 출력 신호를 발생하는 출력부를 포함하는 것을 특징으로 하는 슬루율을 높이는 출력 버퍼.
제8항에 있어서, 상기 출력부는

상기 풀업 신호와 연결되는 게이트 및 상기 공급전원과 연결되는 소오스를 포함하며, 상기 풀업 신호에 응답하여 온되면 소오스와 연결된 공급전원의 레벨을갖는 상기 출력신호를 드레인을 통해 발생하는 제1출력 트랜지스터; 및

상기 제1출력 트랜지스터의 드레인과 연결되는 드레인, 상기 제2제어신호와 연결된 게이트 및 접지전원과 연결된 소오스를 구비하며, 상기 풀업 신호에 응답하여 상기 제1출력 트랜지스터가 오프되면, 상기 제2제어신호에 의해 온되어 소오스와 연결된 접지전압 레벨을 갖는 상기 출력신호를 드레인을 통해 발생하는 제2출력 트랜지스터를 포함하는 것을 특징으로 하는 슬루율을 높이는 출력 버퍼.
제9항에 있어서, 상기 출력부는

상기 제1출력 트랜지스터의 게이트와 드레인 사이에 연결되어 상기 출력신호를 안정화시키는 안정화 커패시터를 더 구비하는 것을 특징으로 하는 슬루율을 높이는 출력 버퍼.
제8항에 있어서, 상기 출력부는

상기 풀다운 신호와 연결되는 게이트 및 접지전원과 연결되는 소오스를 구비하고, 상기 풀다운 신호에 응답하여 온되면 소오스와 연결된 접지전원의 레벨을 갖는 상기 출력신호를 드레인을 통해 발생하는 제3출력 트랜지스터; 및

상기 제3출력 트랜지스터의 드레인과 연결된 드레인, 상기 제2제어신호에 연결된 게이트 및 공급전압과 연결된 소오스를 구비하고, 상기 풀다운 신호에 응답하여 상기 제3출력 트랜지스터가 오프되면, 상기 제2제어신호에 응답하여 온되어 소오스와 연결된 공급전압 레벨을 갖는 상기 출력신호를 드레인을 통해 발생하는 제4출력 트랜지스터를 포함하는 것을 특징으로 하는 출력 버퍼.
제11항에 있어서, 상기 출력부는

상기 제3출력 트랜지스터의 게이트와 드레인 사이에 연결되어 출력신호를 안정화시키는 안정화 커패시터를 더 구비하는 것을 특징으로 하는 출력버퍼.