KR20040056832A - Semiconductor device and fabrication method of thereof - Google Patents

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Abstract

PURPOSE: A semiconductor device is provided to prevent a via hole from being excessively etched in a CMP(chemical mechanical polishing) process and avoid a dishing phenomenon by forming a passivation layer of 500-1500 angstrom on an interlayer dielectric. CONSTITUTION: A lower metal interconnection(3) is formed on a structure(1) of a semiconductor substrate. An interlayer dielectric(4) includes the lower metal interconnection and is formed on the upper surface of the structure of the semiconductor substrate, having a via hole for exposing a part of the lower metal interconnection. A dielectric layer is formed on the inner wall of the via hole. A via metal layer is filled in the via hole. An upper metal interconnection is formed on the via metal layer and the interlayer dielectric. A passivation layer(5) made of one of SiN, SiC, SiCN, SiON or SiOCN is formed on the interlayer dielectric.

Description

반도체 소자 및 그 제조 방법 {Semiconductor device and fabrication method of thereof}Semiconductor device and fabrication method

본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 금속/ 절연체/ 금속 (MIM) 구조의 커패시터를 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a semiconductor device comprising a capacitor of a metal / insulator / metal (MIM) structure and a method of manufacturing the same.

최근 고속 동작을 요구하는 아날로그 회로에서는 고용량의 커패시터를 구현하기 위한 반도체소자 개발이 진행 중에 있다. 일반적으로, 커패시터가 다결정실리콘(polysilicon)/ 절연체(insulator)/ 다결정실리콘(polysilicon)의 PIP 구조일 경우에는 상부전극 및 하부전극을 도전성 다결정실리콘으로 사용하기 때문에 상,하부전극과 유전체 박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체커패시턴스의 크기가 줄어들게 되는 단점이 있다.Recently, in the analog circuit requiring high-speed operation, development of a semiconductor device for implementing a high-capacity capacitor is underway. In general, when the capacitor is a PIP structure of polysilicon / insulator / polysilicon, the upper electrode and the lower electrode are used as the conductive polysilicon, so that the oxides are oxidized at the upper and lower electrodes and the dielectric thin film interface. The reaction occurs to form a natural oxide film has the disadvantage that the size of the total capacitance is reduced.

이를 해결하기 위해 커패시터의 구조를 금속/절연체/실리콘(metal/insulator/silicon : MIS) 또는 금속/절연체/금속(metal/insulator/metal : MIM)으로 변경하게 되었는데, 그 중에서도 MIM 구조의 커패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생 커패시턴스가 없기 때문에 고성능 반도체 장치에 주로 이용되고 있다.To solve this problem, the structure of the capacitor was changed to metal / insulator / silicon (MIS) or metal / insulator / metal (MIM). Among them, the capacitor of the MIM structure Because of its small size and no parasitic capacitance due to depletion inside, it is mainly used for high performance semiconductor devices.

종래 MIM 구조의 커패시터 제조방법에서는 층간절연막을 선택적으로 식각하여 비아를 형성하고 비아의 내벽에 실질적인 커패시터의 절연체 역할을 수행할 유전체층을 형성하고, 유전체층 상에 금속막을 형성하여 비아를 매립한다.In the conventional MIM structure capacitor manufacturing method, vias are selectively etched to form vias, a dielectric layer is formed on the inner wall of the via to serve as a substantially insulator of the capacitor, and a metal film is formed on the dielectric layer to fill the vias.

금속막을 형성할 때에는, 유전체층 상에 비아를 충분히 매립하도록 금속막을 두껍게 형성한 후 화학기계적 연마하여 상면을 평탄화시킨다.In forming the metal film, a thick metal film is formed on the dielectric layer so as to sufficiently fill the vias, followed by chemical mechanical polishing to planarize the top surface.

그런데, 화학기계적 연마 시 금속배선의 종류 또는 밀도 등에 따라 웨이퍼 내에서의 지역간 연마율의 차이가 있고, 또는 하나의 칩 구조 내에서도 연마율의 차이가 있기 때문에, 화학기계적 연마 종료 후 비아의 높이가 지나치게 낮거나 또는 상면이 움푹 패이는 디슁(dishing) 현상이 발생한다.However, since the polishing rate is different between regions in the wafer depending on the type or density of metal wiring in the chemical mechanical polishing, or the polishing rate is different even in one chip structure, the height of the via after the completion of chemical mechanical polishing is excessive. Low or topside dishing occurs.

또한, 커패시터와 이웃하는 제2비아를 또 하나 형성하고 제2비아를 금속막으로 매립한 후 화학기계적 연마하는데, 이와 같이 수회에 걸친 금속막의 연마를 거치면서 원하는 비아 구조를 가지는 커패시터를 형성하기가 더욱 어려워지는 문제점이 있었다.In addition, another second via adjacent to the capacitor is formed, and the second via is filled with a metal film, followed by chemical mechanical polishing. Thus, a capacitor having a desired via structure can be formed while the metal film is polished several times. There was a problem that became more difficult.

본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 원하는 비아 모양을 가지는 박막 커패시터를 제조하는 것이다.The present invention is to solve the above problems, the object is to manufacture a thin film capacitor having a desired via shape.

도 1a 내지 도 1e는 본 발명에 따른 반도체 소자 제조 방법을 도시한 단면도이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.

상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 층간절연막 상에 보호막을 500-1500Å 두께로 형성하는 것을 특징으로 한다.In order to achieve the above object, the present invention is characterized in that the protective film is formed on the interlayer insulating film to a thickness of 500-1500Å.

즉, 본 발명에 따른 반도체 소자 제조 방법은, 반도체 기판의 구조물 상에 하부금속배선을 형성하는 단계; 하부금속배선을 포함한 반도체 기판의 구조물의 상부 전면에 층간절연막 및 보호막을 차례로 형성하되, 보호막을 500-1000Å의 두께로 형성하는 단계; 보호막 및 층간절연막을 선택적으로 식각하여 하부금속배선을 일부분 노출시키는 비아홀을 형성하는 단계; 비아홀의 내벽에 유전체층을 형성하는 단계; 비아홀의 내부에 비아금속막을 매립하도록 형성한 후, 보호막이 노출될 때까지 비아금속막 및 유전체층을 화학기계적 연마하되, 비아홀이 목적하는 깊이를 가질 때까지 보호막을 제거하는 단계; 보호막 및 비아금속막 상에 상부금속배선을 형성하는 단계를 포함하여 이루어진다.That is, the semiconductor device manufacturing method according to the present invention comprises the steps of forming a lower metal wiring on the structure of the semiconductor substrate; Forming an interlayer insulating film and a protective film in order on the upper front surface of the structure of the semiconductor substrate including the lower metal wiring, and forming a protective film having a thickness of 500-1000 Å; Selectively etching the passivation layer and the interlayer insulating layer to form a via hole exposing a portion of the lower metal wiring; Forming a dielectric layer on an inner wall of the via hole; Forming a via metal film in the via hole and chemically polishing the via metal film and the dielectric layer until the protective film is exposed, and removing the protective film until the via hole has a desired depth; And forming an upper metal wiring on the protective film and the via metal film.

여기서, 하부금속배선 및 비아홀을 각각 두 개로 형성하고, 두 개의 비아홀 중에서 하나의 비아홀 내벽에는 유전체층을 형성하고, 나머지 하나의 비아홀에는 유전체층 없이 비아금속막으로 매립하는 것이 바람직하다.Here, it is preferable to form two lower metal interconnections and two via holes, and to form a dielectric layer in one via hole inner wall of the two via holes, and to fill the via via film without a dielectric layer in the other via hole.

또한, 두 개의 비아홀 중에서 하나의 비아홀을 비아금속막으로 매립하고 1차로 화학기계적 연마한 후, 나머지 하나의 비아홀을 비아금속막으로 매립하고 2차로 화학기계적 연마하는 것이 바람직하다.In addition, it is preferable that one of the two via holes is buried with a via metal film and chemically polished first, and then the other via hole is buried with a via metal film and chemically polished secondly.

이 때, 1차로 화학기계적 연마할 때에는 보호막을 전체두께의 10% 이상 연마하여 제거하고, 2차로 화학기계적 연마할 때에는 보호막을 최초 전체두께의 30% 이상 연마하여 제거하는 것이 바람직하다.At this time, it is preferable to remove the protective film by polishing at least 10% of the total thickness when chemically polishing first, and to remove and remove the protective film by at least 30% of the initial total thickness when chemically polishing the second time.

보호막으로는 SiN, SiC, SiCN, SiON, SiOCN 중의 어느 한 물질을 형성하는 것이 바람직하다.As a protective film, it is preferable to form any one of SiN, SiC, SiCN, SiON, and SiOCN.

이하, 본 발명에 따른 반도체 소자 및 그 제조 방법에 대해 상세히 설명한다. 도 1a 내지 도 1e는 본 발명에 따른 반도체 소자 제조 방법을 도시한 단면도이다.Hereinafter, a semiconductor device and a manufacturing method thereof according to the present invention will be described in detail. 1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.

본 발명에 따라 제조된 반도체 소자는 도 1e에 도시되어 있으며, 이에 도시된 바와 같이, 본 발명에 따른 반도체 소자에서는, 반도체 기판의 구조물(1) 상의 하부절연막(2) 상에 하부금속배선(3)이 형성되어 있고, 하부금속배선(3)을 포함하여 반도체 기판의 구조물의 상부 전면에는 층간절연막(4)이 형성되어 있으며, 층간절연막(4)에는 하부금속배선(3)의 일부분을 노출시키는 비아홀이 형성되어 있다.The semiconductor device manufactured according to the present invention is shown in FIG. 1E, and as shown therein, in the semiconductor device according to the present invention, the lower metal wiring 3 is formed on the lower insulating film 2 on the structure 1 of the semiconductor substrate. ), An interlayer insulating film 4 is formed on the upper front surface of the structure of the semiconductor substrate including the lower metal wiring 3, and the interlayer insulating film 4 exposes a part of the lower metal wiring 3. Via holes are formed.

비아홀의 내벽에는 유전체층(7)이 형성되고 유전체층(7) 상에 제1비아금속막(9)이 형성되어 비아홀의 내부를 매립할 수도 있고, 또는 유전체층(7) 없이 비아홀의 내벽 상에 제2비아금속막(12)이 형성되어 비아홀의 내부를 매립할 수도 있다.A dielectric layer 7 is formed on the inner wall of the via hole, and a first via metal film 9 is formed on the dielectric layer 7 to fill the inside of the via hole, or a second layer on the inner wall of the via hole without the dielectric layer 7. The via metal film 12 may be formed to fill the inside of the via hole.

이 때 유전체층(7)은 실리콘나이트라이드 또는 산화막으로 이루어지거나, 또는 실리콘나이트라이드 및 산화막의 2층구조로 이루어질 수 있으며, 유전체층(7)의 두께는 300-1000Å 이다.In this case, the dielectric layer 7 may be formed of silicon nitride or an oxide film, or may be formed of a two-layer structure of silicon nitride and an oxide film, and the thickness of the dielectric layer 7 is 300-1000 Å.

제1 및 제2비아금속막(9, 12)의 형성 전에는 각각 제1 및 제2베리어금속막(8, 11)을 형성할 수도 있으며, 그 위에 비아홀의 내부를 매립하도록 제1 및 제2비아금속막(9, 12)이 형성되어 있다.Prior to the formation of the first and second via metal films 9 and 12, the first and second barrier metal films 8 and 11 may be formed, respectively, and the first and second vias may be embedded to fill the inside of the via hole. Metal films 9 and 12 are formed.

제1 및 제2비아금속막(9, 12)은 텅스텐으로 이루어지는 것이 바람직하다.It is preferable that the first and second via metal films 9 and 12 be made of tungsten.

층간절연막(4)의 상면에는 SiN, SiC, SiCN, SiON, SiOCN 중의 어느 한 물질로 이루어진 보호막(5)이 형성되어 있는 것이 특징이다.The upper surface of the interlayer insulating film 4 is characterized in that a protective film 5 made of any one of SiN, SiC, SiCN, SiON, and SiOCN is formed.

제1 및 제2비아금속막(9, 12) 및 보호막(5) 상에는 상부금속배선(14)이 형성되어 있다.The upper metal wiring 14 is formed on the first and second via metal films 9 and 12 and the protective film 5.

그러면, 상기한 바와 같은 본 발명의 반도체 소자를 제조하는 방법에 대해 상세히 설명한다.Then, the method of manufacturing the semiconductor device of the present invention as described above will be described in detail.

먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1)의 상부에 통상의 반도체 소자 공정을 진행하고 하부절연막(2)을 형성한 다음, 하부절연막(2) 상에 하부금속배선(3)을 형성한다.First, as shown in FIG. 1A, a conventional semiconductor device process is performed on the semiconductor substrate 1 to form a lower insulating film 2, and then the lower metal wiring 3 is disposed on the lower insulating film 2. Form.

다음, 하부금속배선(3)을 포함하여 하부절연막(2)의 상부 전면에 층간절연막(4)을 형성하고, 층간절연막(4) 상에 보호막(5)을 형성한다.Next, an interlayer insulating film 4 is formed on the entire upper surface of the lower insulating film 2 including the lower metal wiring 3, and a protective film 5 is formed on the interlayer insulating film 4.

보호막(5)으로는 SiN, SiC, SiCN, SiON, SiOCN 중의 어느 한 물질을 500-1500Å의 두께로 형성하며, 가장 바람직한 보호막(5)의 두께는 1000Å이다.As the protective film 5, any one of SiN, SiC, SiCN, SiON, and SiOCN is formed to a thickness of 500-1500 kPa, and the most preferable protective film 5 is 1000 kPa.

이어서, 보호막(5)의 상부 전면에 감광막을 도포하고 노광 및 현상하여 제1비아로 예정된 영역을 노출시키는 제1감광막 패턴(6)을 형성한다.Subsequently, a photosensitive film is coated on the entire upper surface of the protective film 5, and the photosensitive film is exposed and developed to form a first photosensitive film pattern 6 exposing a region intended as a first via.

다음, 도 1b에 도시된 바와 같이, 제1감광막 패턴(6)을 마스크로 하여 상면이 노출된 보호막(5) 및 그 하부의 층간절연막(4)을 식각하여 하부금속배선(3)을 노출시키는 제1비아홀(100)을 형성한 후, 제1감광막 패턴(6)을 제거하고 세정공정을 수행한다.Next, as shown in FIG. 1B, the protective film 5 having the upper surface exposed and the interlayer insulating film 4 below thereof are etched by using the first photoresist pattern 6 as a mask to expose the lower metal wiring 3. After forming the first via hole 100, the first photoresist pattern 6 is removed and a cleaning process is performed.

이어서, 제1비아홀(100)의 내벽을 포함하여 보호막(5)의 상부 전면에 유전체층(7) 및 제1베리어금속막(8)을 차례로 증착한 후, 제1베리어금속막(8) 상에 제1비아금속막(9)을 제1비아홀(100)이 충분히 매립되도록 두껍게 증착한다.Subsequently, the dielectric layer 7 and the first barrier metal film 8 are sequentially deposited on the entire upper surface of the protective film 5 including the inner wall of the first via hole 100, and then on the first barrier metal film 8. The first via metal film 9 is thickly deposited so that the first via hole 100 is sufficiently buried.

유전체층(7)으로는 실리콘나이트라이드 또는 일반산화막을 형성하거나, 또는 실리콘나이트라이드와 일반산화막의 적층구조로 형성할 수 있으며, 유전체층(7)을 300-1000Å의 두께로 증착한다. 가장 바람직한 유전체층(7)의 두께는 600Å이다.As the dielectric layer 7, a silicon nitride or a general oxide film may be formed, or a laminate structure of silicon nitride and a general oxide film may be formed, and the dielectric layer 7 is deposited to a thickness of 300 to 1000 Å. Most preferred dielectric layer 7 has a thickness of 600 kPa.

제1베리어금속막(8)으로는 Ti, TiN, Ta, TaN, Co 또는 CoN 등의 물질을 형성할 수 있다.The first barrier metal film 8 may be formed of a material such as Ti, TiN, Ta, TaN, Co, or CoN.

제1비아금속막(9)으로는 텅스텐을 형성한다.Tungsten is formed as the first via metal film 9.

다음, 도 1c에 도시된 바와 같이, 제1비아금속막(9), 베리어금속막(8), 유전체층(7)을 화학기계적 연마하여 평탄화시키며, 이 때 보호막(5)이 전체 보호막(5) 두께의 10% 이상이 제거될 때까지 화학기계적 연마하도록 한다.Next, as shown in FIG. 1C, the first via metal film 9, the barrier metal film 8, and the dielectric layer 7 are planarized by chemical mechanical polishing, wherein the protective film 5 is the entire protective film 5. The chemical mechanical polishing is performed until at least 10% of the thickness is removed.

화학기계적 연마한 후에는 200-400℃의 온도로 약 60분 미만의 시간동안 열처리할 수 있으며, 가장 바람직한 열처리 온도는 300℃이다.After chemical mechanical polishing, heat treatment may be performed at a temperature of 200-400 ° C. for less than about 60 minutes, and the most preferable heat treatment temperature is 300 ° C.

이어서, 평탄화된 상면 상에 감광막을 도포하고 노광 및 현상하여 제2비아로 예정된 영역을 노출시키는 제2감광막 패턴(10)을 형성한다.Subsequently, a photoresist film is applied on the planarized top surface, and the photoresist film is exposed and developed to form a second photoresist pattern 10 exposing a region intended as a second via.

다음, 도 1d에 도시된 바와 같이, 제2감광막 패턴(10)을 마스크로 하여 상면이 노출된 보호막(5) 및 그 하부의 층간절연막(4)을 식각하여 하부금속배선(3)을 노출시키는 제2비아홀(200)을 형성한 후, 제2감광막 패턴(10)을 제거하고 세정공정을 수행한다.Next, as shown in FIG. 1D, the protective film 5 having the upper surface exposed and the interlayer insulating film 4 below thereof are etched using the second photoresist film pattern 10 as a mask to expose the lower metal wiring 3. After the second via hole 200 is formed, the second photoresist pattern 10 is removed and a cleaning process is performed.

이어서, 제2비아홀(200)의 내벽을 포함한 상부 전면에 제2베리어금속막(11)을 증착한 후, 제2베리어금속막(11) 상에 제2비아금속막(12)을 제2비아홀(200)이 충분히 매립되도록 두껍게 증착한다.Subsequently, after the second barrier metal film 11 is deposited on the entire top surface including the inner wall of the second via hole 200, the second via metal film 12 is deposited on the second barrier metal film 11. Thickly deposited so that 200 is sufficiently buried.

제2베리어금속막(11)은 제1베리어금속막(8)과 마찬가지로 Ti, TiN, Ta, TaN, Co 또는 CoN 등의 물질로 형성할 수 있다.Like the first barrier metal film 8, the second barrier metal film 11 may be formed of a material such as Ti, TiN, Ta, TaN, Co, or CoN.

제2비아금속막(12)은 제1비아금속막(9)과 마찬가지로 텅스텐을 형성한다.The second via metal film 12 forms tungsten similarly to the first via metal film 9.

다음, 도 1e에 도시된 바와 같이, 제2비아금속막(12), 제2베리어금속막(11), 제1비아금속막(9), 제1베리어금속막(8) 및 유전체층(7)을 화학기계적 연마하여 평탄화시키며, 이 때 보호막(5)이 전체 보호막(5) 최초 두께의 30% 이상이 제거될 때까지 화학기계적 연마하도록 한다.Next, as shown in FIG. 1E, the second via metal film 12, the second barrier metal film 11, the first via metal film 9, the first barrier metal film 8, and the dielectric layer 7 are shown. Is chemical mechanically polished to planarize, at which time the protective film 5 is chemical mechanically polished until at least 30% of the initial thickness of the entire protective film 5 is removed.

이어서, 평탄화된 상면 상에 글루층(13) 및 상부금속배선막(14)을 차례로 증착하고 이들을 패터닝하여 상부금속배선을 형성한다.Subsequently, the glue layer 13 and the upper metallization film 14 are sequentially deposited on the planarized top surface and patterned to form the upper metallization.

글루층(13)은 제1 및 제2베리어금속막(8, 11)과 마찬가지로 Ti, TiN, Ta, TaN, Co, CoN 등의 물질로 형성할 수 있다.The glue layer 13 may be formed of a material such as Ti, TiN, Ta, TaN, Co, CoN and the like as the first and second barrier metal films 8 and 11.

상술한 바와 같이, 본 발명에서는 층간절연막 상에 보호막을 500-1500Å 두께로 형성하여 화학기계적 연마 시 과도하게 연마되어 비아홀의 높이가 지나치게 낮거나 디슁 현상이 일어나는 것을 방지해주며, 원하는 비아홀 형상을 가지는 박막 커패시터를 제공하는 효과가 있다.As described above, in the present invention, the protective film is formed on the interlayer insulating film to have a thickness of 500-1500Å, which is excessively polished during chemical mechanical polishing, thereby preventing the via hole from becoming too low or dimming, and having a desired via hole shape. There is an effect to provide a thin film capacitor.

따라서, 커패시터의 안정적인 동작을 가능하게 하고, 이로써 소자의 신뢰성을 향상시키는 효과가 있다.Therefore, the stable operation of the capacitor is possible, thereby improving the reliability of the device.

Claims (17)

반도체 기판의 구조물 상에 형성된 하부금속배선;A lower metal interconnection formed on the structure of the semiconductor substrate; 상기 하부금속배선을 포함하여 상기 반도체 기판의 구조물의 상부 전면에 형성되고, 상기 하부금속배선의 일부분을 노출시키는 비아홀이 형성된 층간절연막;An interlayer insulating layer formed on the entire upper surface of the structure of the semiconductor substrate including the lower metal interconnection and having a via hole exposing a portion of the lower metal interconnection; 상기 비아홀의 내벽에 형성된 유전체층;A dielectric layer formed on an inner wall of the via hole; 상기 비아홀의 내부에 매립된 비아금속막;A via metal film embedded in the via hole; 상기 비아금속막 및 층간절연막 상에 형성된 상부금속배선을 포함하는 반도체 소자에 있어서,In a semiconductor device comprising an upper metal wiring formed on the via metal film and the interlayer insulating film, 상기 층간절연막의 상면에 SiN, SiC, SiCN, SiON, SiOCN 중의 어느 한 물질로 이루어진 보호막이 형성된 것을 특징으로 하는 반도체 소자.And a protective film made of any one of SiN, SiC, SiCN, SiON, and SiOCN formed on an upper surface of the interlayer insulating film. 제 1 항에 있어서,The method of claim 1, 상기 하부금속배선 및 비아홀이 각각 두 개이고,The lower metal wiring and two via holes are each two, 상기 두 개의 비아홀 중에서 하나의 비아홀 내벽에는 유전체층이 형성되고, 나머지 하나의 비아홀에는 유전체층 없이 상기 비아금속막으로 매립된 것을 특징으로 하는 반도체 소자.And a dielectric layer is formed on an inner wall of one of the two via holes, and the other via hole is filled with the via metal film without a dielectric layer. 제 2 항에 있어서,The method of claim 2, 상기 비아금속막의 하면에 형성된 베리어금속막을 더 포함하는 것을 특징으로 하는 반도체 소자.And a barrier metal film formed on the bottom surface of the via metal film. 제 3 항에 있어서,The method of claim 3, wherein 상기 유전체층은 실리콘나이트라이드 또는 산화막으로 이루어지지고 두께가 300-1000Å것을 특징으로 하는 반도체 소자.Wherein said dielectric layer is made of silicon nitride or an oxide film and has a thickness of 300-1000 Å. 제 3 항에 있어서,The method of claim 3, wherein 상기 유전체층은 실리콘나이트라이드 및 산화막의 2층 구조로 이루어지고, 총 두께가 300-1000Å인 것을 특징으로 하는 반도체 소자.The dielectric layer has a two-layer structure of silicon nitride and oxide film, the semiconductor device characterized in that the total thickness is 300-1000Å. 제 4 항 또는 제 5 항에 있어서,The method according to claim 4 or 5, 상기 상부금속배선의 하면에 형성된 글루층을 더 포함하는 것을 특징으로 하는 반도체 소자.The semiconductor device further comprises a glue layer formed on the lower surface of the upper metal wiring. 제 6 항에 있어서,The method of claim 6, 상기 비아금속막은 텅스텐으로 이루어지는 것을 특징으로 하는 반도체 소자.The via metal film is a semiconductor device, characterized in that made of tungsten. 반도체 기판의 구조물 상에 하부금속배선을 형성하는 단계;Forming a lower metal interconnection on the structure of the semiconductor substrate; 상기 하부금속배선을 포함한 반도체 기판의 구조물의 상부 전면에 층간절연막 및 보호막을 차례로 형성하되, 상기 보호막을 500-1000Å의 두께로 형성하는 단계;Sequentially forming an interlayer insulating film and a protective film on the upper front surface of the structure of the semiconductor substrate including the lower metal wiring, and forming the protective film to a thickness of 500-1000-; 상기 보호막 및 층간절연막을 선택적으로 식각하여 상기 하부금속배선을 일부분 노출시키는 비아홀을 형성하는 단계;Selectively etching the passivation layer and the interlayer insulating layer to form a via hole exposing the lower metal wiring part; 상기 비아홀의 내벽에 유전체층을 형성하는 단계;Forming a dielectric layer on an inner wall of the via hole; 상기 비아홀의 내부에 비아금속막을 매립하도록 형성한 후, 상기 보호막이 노출될 때까지 상기 비아금속막 및 유전체층을 화학기계적 연마하되, 상기 비아홀이 목적하는 깊이를 가질 때까지 보호막을 제거하는 단계; 및Forming a via metal film in the via hole, and chemically polishing the via metal film and the dielectric layer until the protective film is exposed, and removing the protective film until the via hole has a desired depth; And 상기 보호막 및 비아금속막 상에 상부금속배선을 형성하는 단계Forming an upper metal wiring on the passivation layer and the via metal layer; 를 포함하는 반도체 소자 제조 방법.Semiconductor device manufacturing method comprising a. 제 8 항에 있어서,The method of claim 8, 상기 하부금속배선 및 비아홀을 각각 두 개로 형성하고,Two lower metal interconnections and two via holes are formed, 상기 두 개의 비아홀 중에서 하나의 비아홀 내벽에는 유전체층을 형성하고, 나머지 하나의 비아홀에는 유전체층 없이 상기 비아금속막으로 매립하는 것을 특징으로 하는 반도체 소자 제조 방법.A method of manufacturing a semiconductor device, characterized in that a dielectric layer is formed on an inner wall of one of the two via holes, and the other via hole is filled with the via metal film without a dielectric layer. 제 9 항에 있어서,The method of claim 9, 상기 두 개의 비아홀 중에서 하나의 비아홀을 비아금속막으로 매립하고 1차로 화학기계적 연마한 후,One of the two via holes is buried with a via metal film, and firstly subjected to chemical mechanical polishing, 상기 나머지 하나의 비아홀을 비아금속막으로 매립하고 2차로 화학기계적 연마하는 것을 특징으로 하는 반도체 소자 제조 방법.And the second via hole is filled with a via metal film and chemically polished secondly. 제 10 항에 있어서,The method of claim 10, 상기 1차로 화학기계적 연마할 때에는 상기 보호막을 전체두께의 10% 이상 연마하여 제거하고,In the first chemical mechanical polishing, the protective film is removed by polishing at least 10% of the total thickness, 상기 2차로 화학기계적 연마할 때에는 상기 보호막을 최초 전체두께의 30% 이상 연마하여 제거하는 것을 특징으로 하는 반도체 소자 제조 방법.And when the chemical mechanical polishing is performed in the second step, removing the protective film by polishing at least 30% of the initial total thickness. 제 8 항 또는 제 10 항에 있어서,The method according to claim 8 or 10, 상기 보호막으로는 SiN, SiC, SiCN, SiON, SiOCN 중의 어느 한 물질을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.The protective film is a semiconductor device manufacturing method characterized by forming any one of SiN, SiC, SiCN, SiON, SiOCN. 제 12 항에 있어서,The method of claim 12, 상기 비아홀의 내벽에는 베리어금속막을 형성하고, 상기 베리어금속막 상에 유전체층 또는 비아금속막을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.A barrier metal film is formed on an inner wall of the via hole, and a dielectric layer or a via metal film is formed on the barrier metal film. 제 13 항에 있어서,The method of claim 13, 상기 유전체층으로는 실리콘나이트라이드 또는 산화막을 300-1000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.The method of manufacturing a semiconductor device, characterized in that the dielectric layer to form a silicon nitride or oxide film 300-1000 Å thickness. 제 13 항에 있어서,The method of claim 13, 상기 유전체층으로는 실리콘나이트라이드 및 산화막의 2층구조를 300-1000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.The dielectric layer is a semiconductor device manufacturing method characterized in that the two-layer structure of silicon nitride and oxide film to form a thickness of 300-1000-. 제 14 항 또는 제 15 항에 있어서,The method according to claim 14 or 15, 상기 상부금속배선 형성 전에는 글루층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.And forming a glue layer before forming the upper metal wiring. 제 16 항에 있어서,The method of claim 16, 상기 비아금속막으로는 텅스텐을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.Tungsten is formed as the via metal film.
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