KR20040056602A - 알씨디 타임의 특성을 향상시킬 수 있는 반도체 기억 장치 - Google Patents

Abstract

본 발명은 리드명령 후 데이터가 출력될 때까지의 지연시간을 변경시킴으로써 tRCD의 특성을 개선시킬 수 있는 반도체 기억 장치를 제공하기 위하여 리드 명령에 의해 발생되는 컬럼 어드레스 스트로브 펄스 신호를 지연시켜 하나 이상의 지연된 컬럼 어드레스 스트로브 펄스 신호를 포함하는 신호를 출력하기 위한 지연수단; 상기 지연수단으로부터 출력되는 신호 중 어느 하나를 선택할 수 있는 테스트 모드 스위치 플래그 신호들을 입력받기 위한 노아 게이트; 및 상기 노아 게이트의 출력, 상기 테스트 모드 스위치 플래그 신호, 제1 전원전압 그리고 제2 전원전압 중 어느 하나를 제어신호로 하여 상기 지연수단으로부터 출력되는 신호 중 어느 하나를 선택하여 출력하기 위한 스위치수단을 포함하는 것을 특징으로 한다.

Description

알씨디 타임의 특성을 향상시킬 수 있는 반도체 기억 장치{Semiconductor for improving the tRCD characteristics}

본 발명은 반도체 기억 장치에 관한 것으로, 구체적으로는 로우 어드레스 스트로브로부터 컬럼 어드레스 스트로브까지의 지연시간에 관한 특성을 향상시킬 수 있는 반도체 기억 장치에 관한 것이다.

일반적으로, 반도체 기억 장치 내에 액티브 명령(ACT)과 거의 동시에 입력되는 로우 어드레스 스트로브 신호(RAS)와 리드 명령(RD)과 거의 동시에 입력되는 컬럼 어드레스 스트로브 신호(CAS) 사이에는 항상 일정시간의 지연이 존재하고, 이와 같은 지연시간을 당업자들은 tRCD라 칭해 사용하고 있다.

그런데, Async DRAM이건 DDR DRAM이건 간에 tRCD가 일정범위내의 값을 가져야 한다는 사양은 존재해 왔다. 반도체 기억 장치의 기억 용량이 증가하고, 그에 따라 상대적으로 신호 경로의 길이가 늘어나게 되면서 요구되는 tRCD의 사양을 충족시키기가 힘들어지고 있다.

도 1은 일반적인 tRCD의 특성을 설명하기 위한 지연파형도이다.

반도체 기억 장치내의 회로동작과 연관지어 설명하면, RAS(Row Address Strobe) 신호와 거의 동시에 입력되는 액티브 명령에 의해 워드라인이 인에이블되고, 이후 비트라인 센스앰프(BLSA, 도시되지 않음)의 동작으로 비트라인(BL/BLB)이 벌어지게 된다. 여기서, 액티브명령이 입력되는 클럭으로부터 비트라인(BL/BLB)이 센싱에 필요한 최소한의 차이까지 벌어지는 시간이 도 1에 보이는 ① + ② 이다.

한편, CAS(Column Address Strobe) 신호와 거의 동시에 입력되는 리드 명령이 시작되는 클럭으로부터 직전의 액티브 명령에 의해 벌어진 비트라인(BL/BLB)의 신호를 입출력라인(I/O Line)에 실어주기 위하여 인에이블되는 컬럼선택신호(YSEL)까지의 신호지연시간이 도 1에 보이는 ③ 이다.

이 때, 반도체 기억 장치내의 RAS 신호로부터 CAS 신호까지의 지연은 ① + ② - ③ 의 지연시간을 계산하여 추정하게 되며, tRCD는 ① 과 ②의 지연시간이 작을수록, ③의 지연시간이 클수록 유리하다.

그런데, 반도체 기억 장치의 고집적화에 따라 소자의 특성도 향상되지만, 소자의 특성이 향상되더라도 tRCD의 특성은 비례하여 향상되지는 않는다. 왜냐하면, ① 과 ②의 지연특성이 향상됨에 따라 ③의 지연특성도 향상되며, ③의 지연특성이 향상됨으로 인하여 오히려 ③의 지연특성이 향상됨으로 인하여 tRCD 특성이 악화될 수도 있기 때문이다.

한편, ③의 지연특성은 리드명령 후 데이터가 출력될 때까지의 지연시간, tAA(Address Access time)의 일부이기도 하다. 소자의 성능이 좋을수록 tAA의 특성은 향상되고, 그 일부분인 ③의 지연시간 또한 단축된다. 소자성능이 향상될 때 tRCD와 tAA를 고려하면, tRCD는 tAA에 비하여 효과가 크지 않다는 것을 알 수 있다. 결국, 트랜지스터의 성능이 향상됨에 따라 tAA의 특성은 향상되지만, tRCD 특성의 향상을 기대하기는 극히 어렵다.

본 발명은 위와 같은 문제점을 해결하기 위하여 반도체 기억 장치에서 리드명령 후 데이터가 출력될 때까지의 지연시간을 변경시킴으로써 tRCD의 특성을 개선시킬 수 있는 반도체 기억 장치를 제공함에 목적이 있다.

도 1은 일반적인 tRCD의 특성을 설명하기 위한 지연파형도,

도 2는 본 발명에 따른 지연 블록 구성도,

도 3은 본 발명에 따른 테스트 모드 플래그 발생용 블록 구성도,

도 4는 본 발명에 따른 테스트 모드전 스위치 및 옵션 구성도,

도 5는 본 발명에 따른 테스트 모드후 스위치 및 옵션 구성도.

* 도면의 주요 부분에 대한 설명 *

200: 지연부 300: 테스트 모드 플래그 발생부

400: 스위치부

t0 ~ t4: 전달게이트

상기 목적을 달성하기 위한 본 발명의 반도체 기억 장치는 리드 명령에 의해 발생되는 컬럼 어드레스 스트로브 펄스 신호를 지연시켜 하나 이상의 지연된 컬럼 어드레스 스트로브 펄스 신호를 포함하는 신호를 출력하기 위한 지연수단; 상기 지연수단으로부터 출력되는 신호 중 어느 하나를 선택할 수 있는 테스트 모드 스위치 플래그 신호들을 입력받기 위한 노아 게이트; 및 상기 노아 게이트의 출력, 상기 테스트 모드 스위치 플래그 신호, 제1 전원전압 그리고 제2 전원전압 중 어느 하나를 제어신호로 하여 상기 지연수단으로부터 출력되는 신호 중 어느 하나를 선택하여 출력하기 위한 스위치수단을 포함하는 것을 특징으로 한다.

또한, 본 발명의 상기 지연수단은, 상기 컬럼 어드레스 스트로브 펄스 신호를 지연없이 출력하기 위한 제1 지연부; 및 상기 컬럼 어드레스 스트로브 펄스 신호를 각기 다른 지연량만큼 지연시켜 상기 하나 이상의 지연된 컬럼 어드레스 스트로브 펄스 신호를 병렬적으로 출력하기 위한 제2 지연부를 포함하는 것을 특징으로 한다.

또한, 본 발명의 상기 스위치 수단은, 상기 제1 전원전압에 제어받아 상기 하나 이상의 지연된 컬럼 어드레스 스트로브 펄스 신호 중 어느 하나의 지연된 컬럼 어드레스 스트로브 펄스 신호를 출력하기 위한 제1 스위치부를 포함하는 것을 특징으로 한다.

또한, 본 발명의 상기 스위치 수단은, 상기 제2 전원전압에 제어받아 상기 하나 이상의 지연된 컬럼 어드레스 스트로브 펄스 신호 중 상기 어느 하나의 지연된 컬럼 어드레스 스트로브 펄스 신호를 제외한 나머지의 펄스 신호를 출력하기 위한 제2 스위치부를 포함하는 것을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 잔신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

도 2는 본 발명에 따른 지연 블록 구성도이다.

본 발명의 지연 블록 구성도는 tAA의 일부분을 형성하는 ③에 해당하는 컬럼 선택 지연을 주기 위하여 리드 커맨드에 의해 발생되는 컬럼 어드레스 스트로브 펄스 신호(CASP)를 지연시키는데 사용된다. 즉, 컬럼 어드레스 스트로브 펄스 신호(CASP)가 단위 지연소자의 개수를 달리함으로써 다양하게 출력될 수 있다. 이 지연량은 tAA 중 사양에서 요구하는 수준을 만족시키고 남는 양이 되게 한다. 예를 들어, 본 발명의 실시예에 보이는 바와 같이 다섯개의 출력 중 테스트 모드를 통하여 하나를 선택한다. 여기서, 컬럼 어드레스 스트로브 펄스 신호(CASP)를 지연량에 따라 다섯개의 출력을 갖도록 하는 것은 단지 일실시예일 뿐이며, 단위지연소자의지연량을 더 작게 세분화함으로써 지연 블록 구성도의 출력수를 더욱 늘릴 수 있다는 것은 당해 분야의 통상의 지식을 가진 자라면 너무나도 당연한 사항에 불과하다.

한편, 지연 블록 구성도의 복수의 출력 중 하나를 선택하는 것은 반도체 기억 장치 내에 구현된 테스트 모드 블록에서 테스트 모드를 수행함으로써 결정할 수 있다.

도 3은 본 발명에 따른 테스트 모드 플래그 발생용 블럭 구성도로서, tRCD 확보를 위한 테스트 모드의 입력 조건이 되었을 때, 제1 CASP 지연신호(CASP, 입력되는 CASP신호가 지연없이 출력), 제2 CASP 지연신호(CASP1, 입력되는 CASP신호가 1개의 단위지연소자를 거친후 출력), 제3 CASP 지연신호(CASP2, 입력되는 CASP신호가 2개의 단위지연소자를 거친후 출력), 제4 CASP 지연신호(CASP3, 입력되는 CASP신호가 3개의 단위지연소자를 거친후 출력) 그리고 제5 CASP 지연신호(CASP4, 입력되는 CASP신호가 4개의 단위지연소자를 거친후 출력)중 하나를 선택하기 위한 플래그를 발생시키는 논리회로로 구현될 수 있다.

여기서, 테스트 모드 블럭은 도 2의 지연 블럭 구성도에서의 출력을 몇개로 하느냐에 따라 기존의 테스트 모드용 논리회로에 할당하는 어드레스의 개수를 달리할 수 있어, 구현 가능한 회로의 종류가 무수히 많기 때문에 본 발명의 본질을 벗어나지 않도록 하기 위해 논리소자 레벨의 실시예는 들지 않기로 한다.

한편, 도 2의 지연 블럭 구성도의 출력 중 어느 하나를 선택하여 메탈 옵션을 확정하기 위한 방법은 다음과 같다.

우선, 도 2의 제2 내지 제5 CASP 지연신호를 사용하기 전에 반도체 기억 장치의 tRCD와 tAA를 측정하여 tAA에 어느 정도의 여유가 있는지를 확인하고, 이에 따라 지연가능한 양을 추정하여 제1 내지 제5 CASP 지연신호 중 어느 하나를 선택하고 시뮬레이션 등을 통해 추정한 지연양이 적절한 지를 검토한다. 이와 같은 과정을 통해 컬럼 어드레스 스트로브 펄스 신호(CASP)의 적절한 지연양이 확정되면 메탈 옵션을 통해 반도체 기억 장치가 최적의 tRCD 값을 갖도록 한다.

이를 위하여, 제1 내지 제5 CASP 지연신호 중 어느 하나를 선택할 수 있는 테스트 모드 스위치 플래그 신호(TSW<1:4>)들을 노아 게이트에 입력시켜, 테스트 모드의 수행전에는 그 출력인 스위치 플래그 신호(SW0)로 하여금 제1 CASP 지연신호를 선택할 수 있게 한다. 즉, 테스트 모드가 아닌 정상적인 동작시에는 스위치 플래그 신호(SW0)가 동작하여 기존의 경로와 동일하게 구현되고, 테스트 모드시에는 제2 내지 제5 CASP 지연신호 중 어느 하나를 선택하도록 하면 테스트 모드 스위치 플래그 신호(TSW<1:4>) 중 어느 하나가 동작하여 스위치 플래그 신호(SW0)가 디저블되도록 구성한다. 이후, 테스트 모드시에 어드레스 코딩을 달리하면서 테스트를 수행하여 제1 내지 제5 CASP 지연신호 중 최적의 하나를 선택할 수 있다.

도 4는 본 발명에 따른 테스트 모드전 스위치 및 옵션 구성도로서, 스위치 플래그 신호(SW0) 및 테스트 모드 스위치 플래그 신호(TSW<1:4>)를 사용하여 도 2의 제1 내지 제5 CASP 지연신호를 선택적으로 취할 수 있는 테스트 모드의 수행전 구성이다. 그리고, 도 5는 본 발명에 따른 테스트 모드후 스위치 및 옵션 구성도이다.

여기에서의 스위치들(s0 ~ s14)은 메탈 옵션으로 처리되어 있으며, t0 내지 t4는 제1 내지 제5의 전달게이트들이다. 상단의 스위치 플래그 신호(SW0) 및 테스트 모드 스위치 플래그 신호(TSW<1:4>)들이 "H"상태이면 전달게이트가 턴온되어 입력되는 제1 내지 제5 CASP 신호가 출력되고, "L"상태이면 전달게이트가 턴오프되어 출력이 없다.

테스트 모드의 수행 전에는 테스트 모드 스위치 플래그 신호(TSW<1:4>)들은 "L"상태인 반면, 스위치 플래그 신호(SW0)는 "H"상태이므로 출력신호인 CASPD 신호는 스위치 플래그 신호(SW0)는 제1 전달게이트(t0)를 인에이블시켜 제1 CASP 지연신호(CASP)가 된다.

이 때, 위에서 설명한 바와 같이, 테스트 모드의 수행으로 어드레스 코딩을 통해 제1 테스트 모드 스위치 플래그 신호(TSW1)를 선택하여 제2 전달게이트(t1)를 인에이블시킬 때, tRCD 및 tAA의 조건이 만족스럽다면 도 5와 같은 메탈 옵션으로 수정하는 것이 바람직하다.

즉, 전원전압(Vcc)으로 제2 전달게이트(t1)를 제어하도록 하여 CASPD신호로서 제2 CASP 지연신호(CASP1)를 사용한다. 여기서, 전원전압이 스위치(s3)를 통하여 제1 테스트 모드 스위치 플래그 신호단과 단락(Short)될 가능성을 배제하기 위하여 나머지 스위치부의 전달게이트의 제어신호로 접지전압(Vss)을 인가하기 위한 스위치(s2, s8, s11 및 s14)를 추가할 필요가 있다.

이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

본 발명은 반도체 기억 장치에서 리드명령 후 데이터가 출력될 때까지의 지연시간을 인위적으로 증가시킴으로써 tRCD의 특성을 개선시키는 유리한 효과가 있다

Claims (4)

1. 리드 명령에 의해 발생되는 컬럼 어드레스 스트로브 펄스 신호를 지연시켜 하나 이상의 지연된 컬럼 어드레스 스트로브 펄스 신호를 포함하는 신호를 출력하기 위한 지연수단;

   상기 지연수단으로부터 출력되는 신호 중 어느 하나를 선택할 수 있는 테스트 모드 스위치 플래그 신호들을 입력받기 위한 노아 게이트; 및

   상기 노아 게이트의 출력, 상기 테스트 모드 스위치 플래그 신호, 제1 전원전압 그리고 제2 전원전압 중 어느 하나를 제어신호로 하여 상기 지연수단으로부터 출력되는 신호 중 어느 하나를 선택하여 출력하기 위한 스위치수단

   을 포함하는 것을 특징으로 하는 반도체 기억 장치.
2. 제1항에 있어서, 상기 지연수단은,

   상기 컬럼 어드레스 스트로브 펄스 신호를 지연없이 출력하기 위한 제1 지연부; 및

   상기 컬럼 어드레스 스트로브 펄스 신호를 각기 다른 지연량만큼 지연시켜 상기 하나 이상의 지연된 컬럼 어드레스 스트로브 펄스 신호를 병렬적으로 출력하기 위한 제2 지연부

   를 포함하는 것을 특징으로 하는 반도체 기억 장치.
3. 제1항 또는 제2항에 있어서, 상기 스위치 수단은,

   상기 제1 전원전압에 제어받아 상기 하나 이상의 지연된 컬럼 어드레스 스트로브 펄스 신호 중 어느 하나의 지연된 컬럼 어드레스 스트로브 펄스 신호를 출력하기 위한 제1 스위치부

   를 포함하는 것을 특징으로 하는 반도체 기억 장치.
4. 제3항에 있어서, 상기 스위치 수단은,

   상기 제2 전원전압에 제어받아 상기 하나 이상의 지연된 컬럼 어드레스 스트로브 펄스 신호 중 상기 어느 하나의 지연된 컬럼 어드레스 스트로브 펄스 신호를 제외한 나머지의 펄스 신호를 출력하기 위한 제2 스위치부

   를 포함하는 것을 특징으로 하는 반도체 기억 장치.